KR20110033787A - 반도체 장치 - Google Patents

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Abstract

ESD 보호용 N 형 MOS 트랜지스터의 기판 전위 고정용 P 형 확산 영역과 ESD 보호용 N 형 MOS 트랜지스터의 소스 및 드레인 영역 사이에 설치된 트렌치 분리 영역의 깊이는, 내부 소자의 N 형 MOS 트랜지스터의 기판 전위 고정용 P 형 확산 영역과 내부 소자의 N 형 MOS 트랜지스터의 소스 및 드레인 영역 사이에 설치된 상기 트렌치 분리 영역의 깊이에 비해 깊게 설정되어 있는 반도체 장치로 하였다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 외부 접속 단자와 내부 회로 영역 사이에, 상기 내부 회로 영역에 형성된 내부 소자를 ESD 에 의한 파괴로부터 보호하기 위해서 형성된, ESD 보호 소자를 갖는 반도체 장치에 관한 것이다.
MOS 형 트랜지스터를 갖는 반도체 장치에서는, 외부 접속용 PAD 로부터의 정전기에 의한 내부 회로의 파괴를 방지하기 위한 ESD 보호 소자로서, N 형 MOS 트랜지스터의 게이트 전위를 그라운드 (Vss) 에 고정시켜 오프 상태로 하여 설치하는, 이른바 오프 트랜지스터가 알려져 있다.
내부 회로 소자의 ESD 파괴를 방지하기 위해서, 가능한 한 많은 비율의 정전기 펄스를 오프 트랜지스터에 인입하면서 내부 회로 소자에는 전파시키지 않거나, 혹은 빠르고 큰 정전기 펄스를 느리고 작은 신호로 변화시키고 나서 전파하도록 하는 것이 중요해진다.
또, 오프 트랜지스터는, 다른 로직 회로 등의 내부 회로를 구성하는 MOS 형 트랜지스터와 달리, 일시에 인입된 다량의 정전기에 의한 전류를 다 흐르게 할 필요가 있기 때문에, 수백 미크론 레벨의 큰 트랜지스터 폭 (W 폭) 으로 설정되는 경우가 많다.
이 때문에 오프 트랜지스터의 점유 면적은 커서, 특히 작은 IC 칩에서는 IC 전체의 비용 상승 원인이 된다는 문제점을 가지고 있었다.
또, 오프 트랜지스터는 복수의 드레인 영역, 소스 영역, 게이트 전극을 빗살형으로 조합한 형태를 취하는 경우가 많은데, 복수의 트랜지스터를 조합한 구조를 취함으로써, ESD 보호용 N 형 MOS 트랜지스터 전체에서 균일한 동작을 하게 하는 것은 어렵고, 예를 들어 외부 접속 단자로부터의 거리가 가까운 부분에 전류 집중이 일어나, 본래의 ESD 보호 기능을 충분히 발휘하지 못하고 파괴되어 버리는 경우가 있었다.
이 개선책으로서, 외부 접속 단자로부터의 거리에 따라, 특히 드레인 영역 상의 컨택트 홀과 게이트 전극의 거리를, 외부 접속 단자로부터의 거리가 멀수록 작게 하여, 트랜지스터의 동작을 빠르게 하는 연구를 한 예도 제안되어 있다 (예를 들어, 일본 공개특허공보 문헌 1 참조).
일본 공개특허공보 평7-45829호
그러나, 오프 트랜지스터의 점유 면적을 작게 하려고 하여, W 폭을 작게 하면, 충분한 보호 기능을 이룰 수 없게 된다. 또 개선예에서는, 드레인 영역에 있어서의, 컨택트로부터 게이트 전극까지의 거리를 조정함으로써, 국소적으로 트랜지스터 동작 속도를 조정하는 것인데, 드레인 영역의 폭의 축소화에 수반하여 원하는 컨택트 폭을 확보할 수 없는, 최근의 고융점 금속을 포함하는 배선에 의한 배선의 저저항화로, 서지의 전파 스피드가 더욱 빨라져, 컨택트와 게이트 전극까지의 거리만으로는 다 조정할 수 없는 경우가 생기는 것 등의 문제점을 가지고 있고, 또, 내부 회로 소자의 ESD 파괴를 방지하기 위해서, 내부 회로 소자에 비해 낮은 전압으로 오프트라 동작을 가능하게 하여, 가능한 한 많은 비율의 정전기 펄스를 오프 트랜지스터에 인입하면서 내부 회로 소자에는 전파시키지 않기 위한 개선책은 개시되어 있지 않았다.
상기 문제점을 해결하기 위해서, 본 발명은 반도체 장치를 이하와 같이 구성하였다.
내부 회로 영역에 적어도 내부 소자의 N 형 MOS 트랜지스터를 가지며, 외부 접속 단자와 상기 내부 회로 영역 사이에, 상기 내부 소자의 N 형 MOS 트랜지스터나 그 밖의 내부 소자를 ESD 에 의한 파괴로부터 보호하기 위한 ESD 보호용 N 형 MOS 트랜지스터를 갖는, 트렌치 분리 영역을 갖는 반도체 장치에 있어서, 상기 ESD 보호용 N 형 MOS 트랜지스터의 기판 전위 고정용 P 형 확산 영역과 상기 ESD 보호용 N 형 MOS 트랜지스터의 소스 및 드레인 영역 사이에 설치된 상기 트렌치 분리 영역의 깊이는, 상기 내부 소자의 N 형 MOS 트랜지스터의 기판 전위 고정용 P 형 확산 영역과 상기 내부 소자의 N 형 MOS 트랜지스터의 소스 및 드레인 영역 사이에 설치된 상기 트렌치 분리 영역의 깊이에 비해 깊게 설정되어 있는 반도체 장치로 하였다.
이들 수단에 의해, 공정의 증가나 점유 면적의 증가도 없고, ESD 보호용 N 형 MOS 트랜지스터의 바이폴라 동작을 계속하기 위한 홀드 전압을 내부 소자의 N 형 MOS 트랜지스터의 홀드 전압보다 낮게 하는 것이 가능해져, 충분한 ESD 보호 기능을 갖게 한 ESD 보호용 N 형 MOS 트랜지스터를 갖는 반도체 장치를 얻을 수 있다.
이상에 설명한 수단에 의해, 공정의 증가나 점유 면적의 증가도 없고, ESD 보호용 N 형 MOS 트랜지스터의 바이폴라 동작을 계속하기 위한 홀드 전압을 내부 소자의 N 형 MOS 트랜지스터의 홀드 전압보다 낮게 하는 것이 가능해져, 충분한 ESD 보호 기능을 갖게 한 ESD 보호용 N 형 MOS 트랜지스터를 갖는 반도체 장치를 얻을 수 있다.
도 1 은 본 발명의 반도체 장치의 ESD 보호용 N 형 MOS 트랜지스터와 내부 소자의 N 형 MOS 트랜지스터의 1 실시예를 나타내는 모식적 단면도.
발명을 실시하기 위한 형태
실시예 1
도 1 은, 본 발명의 반도체 장치의 ESD 보호용 N 형 MOS 트랜지스터와 내부 소자의 N 형 MOS 트랜지스터의 1 실시예를 나타내는 모식적 단면도이다.
우선, ESD 보호용 N 형 MOS 트랜지스터 (601) 부터 설명한다.
제 1 도전형 반도체 기판으로서의 P 형 실리콘 기판 (101) 상에는, 1 쌍의 N 형 고농도 불순물 영역으로 이루어지는 소스 영역 (201) 과 드레인 영역 (202) 이 형성되어 있고, 그 밖의 소자와의 사이에는 샬로 트렌치 아이솔레이션에 의한 제 1 트렌치 분리 영역 (301) 이 형성되어 절연 분리되어 있다.
소스 영역 (201) 과 드레인 영역 (202) 사이의 P 형 실리콘 기판 (101) 에 의한 채널 영역의 상부에는 실리콘 산화막 등으로 이루어지는 게이트 절연막 (401) 을 개재하여 폴리실리콘막 등으로 이루어지는 게이트 전극 (402) 이 형성된다. 또, ESD 보호용 N 형 MOS 트랜지스터 (601) 의 기판 전위 고정용 P 형 확산 영역 (501) 과 소스 영역 (201) 사이에는, 제 2 트렌치 분리 영역 (302) 이 설치된다. 여기서 제 2 트렌치 분리 영역 (302) 의 깊이는, 그 밖의 제 1 트렌치 분리 영역에 비해 깊게 형성되어 있다.
또한, 도시하지 않지만, 소스 영역 (201) 은 게이트 전극 (402) 과 동일한 그라운드 전위 (Vss) 가 되도록 전기적으로 접속되어 있고, 이로써, ESD 보호용 N 형 MOS 트랜지스터 (601) 는 오프 상태를 유지하는, 이른바 오프 트랜지스터 상태를 만들고 있다. 또 드레인 영역 (202) 은 외부 접속 단자에 접속되어 있다.
또한, 도 1 의 예에서는 간단하게 하기 위해, 1 쌍의 N 형 고농도 불순물 영역으로 이루어지는 소스 영역 (201) 과 드레인 영역 (202) 으로 이루어지는 ESD 보호용 N 형 MOS 트랜지스터밖에 나타내지 않았지만, 실제의 ESD 보호용 N 형 MOS 트랜지스터에서는, 정전기에 의한 대전류를 흐르게 하기 위해 큰 트랜지스터 폭이 필요해져, 다수의 소스 및 드레인 영역을 갖는 형태로 형성되는 경우가 많아진다.
다음으로, 내부 소자를 구성하고 있는 N 형 MOS 트랜지스터 (602) 에 대해 설명한다.
제 1 도전형 반도체 기판으로서의 P 형 실리콘 기판 (101) 상에는, 1 쌍의 N 형 고농도 불순물 영역으로 이루어지는 소스 영역 (201) 과 드레인 영역 (202) 이 형성되어 있고, 그 밖의 소자와의 사이에는 샬로 트렌치 아이솔레이션에 의한 트렌치 분리 영역 (301) 이 형성되어 절연 분리되어 있다.
소스 영역 (201) 과 드레인 영역 (202) 사이의, 내부 소자가 형성되는 P 형 실리콘 기판 (101) 상부에는 실리콘 산화막 등으로 이루어지는 게이트 절연막 (401) 을 개재하여 폴리실리콘막 등으로 이루어지는 게이트 전극 (402) 이 형성된다. 내부 소자의 N 형 MOS 트랜지스터 (602) 의 기판 전위 고정용 P 형 확산 영역 (502) 과 소스 영역 (201) 사이에는, 제 1 트렌치 분리 영역 (301) 이 설치된다. 또한, 간단하게 하기 위해, 내부 소자에 대해 N 형 MOS 트랜지스터 (602) 만을 도시했지만, 실제의 IC 에 있어서는 P 형 M0S 트랜지스터나 그 외 반도체 회로를 구성하는 요소 소자가 다수 형성되어 있다.
계속해서, ESD 보호용 N 형 MOS 트랜지스터 (601) 와 내부 소자의 N 형 MOS 트랜지스터 (602) 를 비교하면서, 본 발명의 특징을 설명한다.
ESD 보호용 N 형 MOS 트랜지스터 (601) 의 기판 전위 고정용 P 형 확산 영역 (501) 과 상기 ESD 보호용 N 형 MOS 트랜지스터의 소스 영역 (201) 및 드레인 영역 (202) 사이에 설치된 제 2 트렌치 분리 영역 (302) 의 깊이는, 내부 소자의 N 형 MOS 트랜지스터 (602) 의 기판 전위 고정용 P 형 확산 영역 (502) 과 상기 내부 소자의 N 형 MOS 트랜지스터의 소스 및 드레인 영역 사이에 설치된 상기 트렌치 분리 영역 (301) 에 비해 깊게 설정되어 있다.
이로 인해, ESD 보호용 N 형 MOS 트랜지스터 (601) 의 바이폴라 동작을 계속하기 위한 홀드 전압을 내부 소자의 N 형 MOS 트랜지스터 (602) 의 홀드 전압보다 낮게 하는 것이 가능해져, 외부로부터 대량의 전류나 펄스가 인가된 경우, ESD 보호용 N 형 MOS 트랜지스터 (601) 에 빠르게 우선적으로 흐르게 할 수 있게 된다. 이로써, 충분한 ESD 보호 기능을 갖게 한 ESD 보호용 N 형 MOS 트랜지스터 (601) 를 갖는 반도체 장치를 얻을 수 있다.
또한, 실시예 1 에서는 간편하게 하기 위해, ESD 보호용 N 형 MOS 트랜지스터 (601) 및, 내부 소자의 N 형 MOS 트랜지스터 (602) 는 종래의 구조의 경우를 나타냈지만, ESD 보호용 N 형 MOS 트랜지스터 (601) 및, 내부 소자의 N 형 MOS 트랜지스터 (602) 는 DDD 구조나 오프셋 드레인 구조여도 상관없다.
101 P 형 실리콘 기판
201 소스 영역
202 드레인 영역
301 제 1 트렌치 분리 영역
302 제 2 트렌치 분리 영역
401 게이트 산화막
402 게이트 전극
501 ESD 보호용 N 형 MOS 트랜지스터 (601) 의 기판 전위 고정용 P 형 확산 영역
502 내부 소자의 N 형 MOS 트랜지스터 (602) 의 기판 전위 고정용 P 형 확산 영역
601 ESD 보호용 N 형 MOS 트랜지스터
602 내부 소자의 N 형 MOS 트랜지스터

Claims (3)

  1. 내부 회로 영역에 적어도 내부 소자의 N 형 MOS 트랜지스터를 가지며, 외부 접속 단자와 상기 내부 회로 영역 사이에, 상기 내부 소자의 N 형 MOS 트랜지스터나 그 밖의 내부 소자를 ESD 에 의한 파괴로부터 보호하기 위한 ESD 보호용 N 형 MOS 트랜지스터를 갖는, 트렌치 분리 영역을 갖는 반도체 장치로서, 상기 ESD 보호용 N 형 MOS 트랜지스터의 기판 전위 고정용 P 형 확산 영역과 상기 ESD 보호용 N 형 MOS 트랜지스터의 소스 및 드레인 영역 사이에 설치된 상기 트렌치 분리 영역의 깊이는, 상기 내부 소자의 N 형 MOS 트랜지스터의 기판 전위 고정용 P 형 확산 영역과 상기 내부 소자의 N 형 MOS 트랜지스터의 소스 및 드레인 영역 사이에 설치된 상기 트렌치 분리 영역의 깊이에 비해 깊게 설정되어 있는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 ESD 보호용 N 형 MOS 트랜지스터 및 상기 내부 소자의 N 형 MOS 트랜지스터는 DDD 구조인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 ESD 보호용 N 형 MOS 트랜지스터 및 상기 내부 소자의 N 형 MOS 트랜지스터는 오프셋 드레인 구조인, 반도체 장치.
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