KR100535274B1 - 반도체 회로 시스템의 보호 회로부 - Google Patents

반도체 회로 시스템의 보호 회로부 Download PDF

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Abstract

반도체 회로 시스템은 상호 전기적으로 분리된 제1, 제2 및 제3 외부 단자(11, 15, 14)를 갖는다. 제1 외부 단자에는 통상 동작 시에 제1 전원 전압이 공급된다. 회로 시스템의 보호 회로부는, 서지 전류를 통과시키기 위한 정류 소자(SCR)를 포함한다. 정류 소자는 등가적으로 사이리스터를 형성하도록 상호 조합된 PNP 트랜지스터(Q5) 및 NPN 트랜지스터(Q6)를 포함한다. 정류 소자의 전류 통로는 보호 대상부가 접속된 특정 단자와 제3 외부 단자와의 사이에 접속된다. 보호 회로부는, 또한 제2 외부 단자에 입력되는 서지 전압에 기초하여 정류 소자를 트리거하기 위한 제1 PMOS 트랜지스터(QP)를 포함한다. 제1 PMOS 트랜지스터의 전류 통로는 제2 외부 단자와 NPN 트랜지스터의 베이스와의 사이에 접속된다. 제1 PMOS 트랜지스터의 소스와 채널 영역은 상호 접속된다. 제1 PMOS 트랜지스터의 게이트는 제1 외부 단자에 접속된다.

Description

반도체 회로 시스템의 보호 회로부{PROTECTION CIRCUIT PART OF SEMICONDUCTOR CIRCUIT SYSTEM}
본 발명은 반도체 회로 시스템 내의 보호 대상부를 서지로부터 보호하기 위한 보호 회로부에 관한 것이다. 이 보호 회로부는 실리콘 제어 정류 소자(Silicon controlled rectifier : SCR)를 이용하여 정전기 방전(Electro Static Discharge : ESD)으로부터 보호 대상부를 보호하는 것이 전형적이다. 예를 들면, 이 보호 회로부는 저전원 전압 타입의 CMOS형 LSI에 적용된다.
CMOS형 LSI의 입력 회로나 출력 회로를 ESD 파괴로부터 보호하기 위해, 동일한 회로에 ESD 보호 회로를 접속하는 기술이 알려져 있다. 이 ESD 보호 회로에서는 다이오드, 트랜지스터, SCR 등이 보호 소자로서 사용된다.
SCR을 이용한 ESD 보호 회로는, 일반적으로 SCR의 동작 전압이 높다. 이 때문에, 동작 전원이 저전압화되는 미세화된 CMOS형 LSI에 이것을 적용하는 경우, 게이트 내압이 낮은 MOS 트랜지스터를 보호하기 위해 저전압 트리거를 가능하게 할 필요가 있다. 이러한 배경에 의해, 저전원 전압 타입의 CMOS형 LSI에 SCR을 이용한 ESD 보호 회로를 적용한 예가, "A Gate-Coupled PTLSCR/NTLSCR ESD Protection Circuit for Deep-Submicron Low-Voltage CMOS IC's 1", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.32, NO.1, JANUARY 1997에 개시되어 있다.
도 17은 상기 문헌에 개시된 CMOS형 LSI의 입력 회로에 접속된 ESD 보호 회로의 주요부를 도시한 등가 회로도이다. 여기서는, ESD 보호 회로의 SCR로서 LVTSCR(Low-Voltage Triggered lateral SCR, 저전압 트리거 가능한 횡형 SCR)을 이용한 예(종래예1)를 나타낸다.
도 17에서, 내부 회로(Internal circuits)에 접속되는 입력 패드 PAD와 전원 전위 VDD가 인가되는 VDD 노드와의 사이에 제1 ESD 보호 회로(121)가 접속된다. 입력 패드 PAD와 접지 전위 VSS(GND)와의 사이에 제2 ESD 보호 회로(122)가 접속된다.
상기 제1 ESD 보호 회로(121)에서는 VDD 노드와 입력 패드 PAD와의 사이에 제1 SCR인 LVTSCR1의 애노드·캐소드 사이의 전류 통로가 접속된다. 이 LVTSCR1은 PNP 트랜지스터 Q1의 베이스 및 콜렉터에 NPN 트랜지스터 Q2의 콜렉터 및 베이스가 각각 접속되어 이루어진다. 상면 PNP 트랜지스터 Q1의 에미터가 애노드로 되고, 상기 NPN 트랜지스터 Q2의 에미터가 캐소드로 된다.
VDD 노드와 NPN 트랜지스터 Q2의 베이스와의 사이에는, 게이트 산화막이 얇게 형성된 PMOS 트랜지스터 Mp1의 소스 S·드레인 D 사이의 전류 통로가 접속된다. PMOS 트랜지스터 Mp1의 게이트 G는 VDD 노드에 접속된다.
PNP 트랜지스터 Q1의 베이스 및 NPN 트랜지스터 Q2의 콜렉터(N-Well)와 VDD 노드와의 사이에는 웰층 저항 Rw1이 존재한다. NPN 트랜지스터 Q2의 에미터와 입력 패드 PAD와의 사이에는 웰층 저항 Rw2가 존재한다. PNP 트랜지스터 Q1의 콜렉터 및 NPN 트랜지스터 Q2의 베이스(p-sub)와 GND와의 사이에는 기판 저항 Rsub1이 존재한다.
제2 ESD 보호 회로(122)에서는 입력 패드 PAD와 GND와의 사이에 제2 SCR인 LVTSCR2의 애노드·캐소드 사이의 전류 통로가 접속된다. 이 LVTSCR2는 PNP 트랜지스터 Q3의 베이스 및 콜렉터에 NPN 트랜지스터 Q4의 콜렉터 및 베이스가 각각 접속되어 이루어진다. 상기 PNP 트랜지스터 Q3의 에미터가 애노드로 되고, 상기 NPN 트랜지스터 Q4의 에미터가 캐소드로 된다.
PNP 트랜지스터 Q3의 베이스와 NPN 트랜지스터 Q4의 에미터와의 사이에는, 게이트 산화막이 얇게 형성된 NMOS 트랜지스터 Mn1의 드레인 D·소스 S 사이의 전류 통로가 접속된다. NMOS 트랜지스터 Mn1의 게이트 G는 GND에 접속된다.
PNP 트랜지스터 Q3의 베이스 및 NPN 트랜지스터 Q4의 콜렉터(N-Well)와 VDD 노드와의 사이에는 웰층 저항 Rw3이 존재한다. 『NPN 트랜지스터 Q4의 에미터와 GND와의 사이에는 저항 Rw4가 존재한다.』 NPN 트랜지스터 Q4의 베이스(NMOS 트랜지스터 TN의 기판 영역)와 GND와의 사이에는 기판 저항 Rsub2가 존재한다.
도 18은, 도 17에 도시한 LVTSCR1, LVTSCR2 중 LVTSCR2를 대표적으로 인출하여 그 단면 구조를 개략적으로 도시한다.
도 18에서, P 기판(P-Substrate)(130)의 표면에는 N 웰층(N-Well)(131)이 형성된다. 이 N 웰층(PNP 트랜지스터 Q3의 베이스 영역)(131)의 표면에는 P+ 영역(PNP 트랜지스터 Q3의 에미터 영역)(132)과 N+ 영역(N 웰층 인출 영역)(133)이 인접하여 형성된다. 이 P+ 영역(132) 및 N+ 영역(133)은 LVTSCR의 애노드(Anode)로 된다.
상기 N 웰층(131)과 P 기판(PNP 트랜지스터 Q3의 콜렉터 영역 및 NPN 트랜지스터 Q4의 베이스 영역)(130)과의 계면을 포함하는 표면에는, N+ 영역(NPN 트랜지스터 Q4의 콜렉터 영역 및 NMOSFET의 드레인 영역)(135)이 형성된다. N+ 영역(135)과 P+ 영역(132)과의 사이에는 소자 분리 영역(134)이 형성된다.
상기 N+ 영역(135) 근방에서 P 기판(130)의 표면에는 N+ 영역(NPN 트랜지스터 Q4의 에미터 영역 및 NMOS 트랜지스터 Mn1의 소스 영역)(136)이 형성된다. 이 N+ 영역(136)은 LVTSCR의 캐소드(Cathode)로 된다.
상기 2개의 N+ 영역(135, 136) 상호간의 채널 영역 위에는 얇은 게이트 산화막을 개재하여 NMOS 트랜지스터 Mn1의 게이트 전극(137)이 형성된다. 이 게이트 전극(137)은 상기 캐소드(N+ 영역 : 135)에 접속된다.
상기한 LVTSCR2에서는, 그것을 구성하는 PNP 트랜지스터 Q3 및 NPN 트랜지스터 Q4가 모두 P 기판(130)과 N 웰층(131)과의 접합부를 사용한다. 이 접합부의 일부에 NMOSFET의 드레인 영역(135)이 형성되는 점에 특징이 있다.
상기 구성의 LVTSCR2를 이용한 도 17에 도시한 제2 ESD 보호 회로(122)는 입력 패드 PAD에 정극성의 서지 전압이 입력되었을 때, 다음과 같이 동작한다. 즉, 서지 전압에 의해 LVTSCR2에 스냅백 내압 이상의 전압이 인가되면, 스냅백 전류를 베이스 전류로 하여 LVTSCR2가 온 상태로 된다. 이에 의해 서지 전류를 GND에 방전하여, 입력 회로의 입력 게이트를 보호한다. 그러나, LVTSCR2에 인가된 스냅백 내압 이상의 전압이 NMOS 트랜지스터 Mn1의 게이트 내압보다도 높은 경우에는, 서지 전압 입력에 의해 내부 회로에 손상을 줄 가능성이 있다.
도 19는 상기 문헌에 개시되는 다른 ESD 보호 회로의 주요부를 도시한 회로도이다. 여기서는, ESD 보호 회로의 SCR로서, 게이트 결합 테크닉을 이용한 저전압 트리거가 한층 더 가능한 횡형 SCR을 이용한 예(종래예2)를 나타낸다.
도 19에서, 제1 ESD 보호 회로(151)는, 도 17에 도시한 제1 ESD 보호 회로(1 21)와 비교하면, 다음 (1)∼(4)와 같이 서로 다르다.
(1) 도 17 중 LVTSCR1 대신에 하나의 PTLSCR(PMOS-Triggered lateral SCR, PMOS 트랜지스터에 의한 트리거 가능한 횡형 SCR)이 사용된다.
(2) VDD 노드와 PTLSCR의 게이트 노드(NPN 트랜지스터 Q2의 베이스)와의 사이에 병렬로 PMOS 트랜지스터 Mp1의 소스·드레인 사이의 전류 통로가 접속된다.
(3) VDD 노드와 PMOS 트랜지스터 Mp1의 게이트와의 사이에 저항 소자 Rp가 접속된다.
(4) PMOS 트랜지스터 Mp1의 게이트와 입력 패드 PAD와의 사이에 용량 소자 Cp가 접속된다.
또한, 제2 ESD 보호 회로(152)는 도 17에 도시한 제2 ESD 보호 회로(122)와 비교하여, 다음 (1)∼(4)와 같이 서로 다르다.
(1) 도 17 중 LVTSCR2 대신에 하나의 NTLSCR(NMOS-Triggered lateral SCR, NMOS 트랜지스터에 의한 트리거 가능한 횡형 SCR)이 사용된다.
(2) NTLSCR의 게이트 노드(PNP 트랜지스터 Q3의 베이스)와 캐소드(NPN 트랜지스터 Q4의 에미터)와의 사이에 병렬로 NMOS 트랜지스터 Mn1의 드레인·소스사이의 전류 통로가 접속된다.
(3) 입력 패드 PAD와 NMOS 트랜지스터 Mn1의 게이트와의 사이에 용량 소자 Cn이 접속된다.
(4) NMOS 트랜지스터 Mn1의 게이트와 GND와의 사이에 저항 소자 Rn이 접속된다.
상기 구성에서, PTLSCR을 이용한 제1 ESD 보호 회로(151)는 입력 패드 PAD에 부극성의 서지 전압이 입력되었을 때, PMOS 트랜지스터 Mp1이 과도적으로 온 상태로 되어 PTLSCR에 트리거를 건다. 이에 의해, 서지 전류를 VDD 노드에 흘려, 입력 회로의 입력 게이트를 보호한다. 이 경우, PMOS 트랜지스터 Mp1은 저항 소자 Rp와 용량 소자 Cp에 의한 소정 시간의 지연 후에 오프 상태로 되돌아간다.
또한, NTLSCR을 이용한 제2 ESD 보호 회로(152)는 입력 패드 PAD에 정극성의 서지 전압이 입력되었을 때, NMOS 트랜지스터 Mn1이 과도적으로 온 상태로 되어 NTLSCR에 트리거를 건다. 이에 의해, 서지 전류를 GND에 흘려, 입력 회로의 입력 게이트를 보호한다. 이 경우, NMOS 트랜지스터 Mn1은, 용량 소자 Cn과 저항 소자 Rn에 의한 소정 시간의 지연 후에 오프 상태로 되돌아간다.
상기한 바와 같이, 종래의 SCR을 이용한 ESD 보호 회로는, SCR이 접속되는 입력 패드의 서지 전압 입력 시의 과도적인 전위 변화를 이용하여 트리거를 건다.
이 때문에, 반드시 양호한 보호 특성을 얻을 수는 없다. 저전원 전압화된 LSI에 SCR을 이용한 ESD 보호 회로를 적용하는 경우, 저전압 트리거로 양호한 보호 특성을 실현하고, 신뢰성을 높이는 것이 바람직하다.
본 발명의 하나의 특징에 의하면, 반도체 회로 시스템의 보호 회로부가 제공되며, 이것은,
상기 반도체 회로 시스템은 상호 전기적으로 분리된 제1, 제2 및 제3 외부 단자를 가지며, 상기 제1 외부 단자에는 통상 동작시에 제1 전원 전압이 공급되고,
상기 보호 회로부는,
서지 전류를 통과시키기 위한 정류 소자를 포함하며, 상기 정류 소자는, 등가적으로 사이리스터를 형성하도록 상호 조합된 PNP 트랜지스터 및 NPN 트랜지스터를 포함하고, 상기 정류 소자의 전류 통로는 보호 대상부가 접속된 특정 단자와 상기 제3 외부 단자와의 사이에 접속되며,
상기 제2 외부 단자에 입력되는 서지 전압에 기초하여 상기 정류 소자를 트리거하기 위한 제1 PMOS 트랜지스터와, 상기 제1 PMOS 트랜지스터의 전류 통로는 상기 제2 외부 단자와 상기 NPN 트랜지스터의 베이스와의 사이에 접속되고, 상기 제1 PMOS 트랜지스터의 소스와 채널 영역은 상호 접속되며, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 외부 단자에 접속되는 것을 특징으로 한다.
이하에, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 또, 이하의 설명에서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 붙여, 중복 설명은 필요한 경우에만 행한다.
도 1은, 본 발명의 몇개의 실시예에 따른 복수의 보호 회로부를 내장한 반도체 회로 시스템인 CMOS형 LSI를 도시한 회로도이다. 이들 실시예에서, 복수의 패드는, 동일한 반도체 칩(LSI 칩) 위에 형성된다. 이 칩이 패키징된 경우, 이들 패드는 외부 접속 단자(핀, 범프 전극 등)에 접속된다.
또한, 이들의 실시예에서, 보호 회로부는 SCR(Silicon controlled rectifier)로 이루어지는 정류 소자가 보호 소자로서 사용되는 ESD 보호 회로로서 형성된다. 또, 여기서, SCR은 보호 회로부가 실리콘 기판 위에 형성되는 경우의 정류 소자의 전형적인 명칭을 나타낼 뿐이다. 즉, 보호 회로부에서 보호 소자로서 사용되는 정류 소자는, 기판의 반도체 재료와 무관하게, 등가적으로 사이리스터를 형성하도록 상호 조합된 PNP 트랜지스터 및 NPN 트랜지스터를 포함하는 것이면 된다.
도 1에 도시한 바와 같이, 이 반도체 회로 시스템은 CMOS형 LSI의 내부 회로(입력 회로 또는 출력 회로 : 10)와, 복수의 패드(외부 단자 : 11∼15)를 갖는다. VDD1 패드(11)는 제1 전원 전위 VDD1(예를 들면 3.3V)이 인가되도록 설치된다. VDD2 패드(12)는 제2 전원 전위 VDD2(예를 들면 1.5V)가 인가되도록 설치된다. VDD3 패드(13)는 제3 전원 전위 VDD3(예를 들면 2.5V)이 인가되도록 설치된다. GND 패드(14)는 접지 전위 GND가 인가되도록 설치된다. 신호 패드(15)는 내부 회로(10)에 접속된다.
ESD 보호 회로 ESD1∼ESD5, ESD7은 각각 보호 소자로서의 SCR과 그것에 트리거를 입력하기 위한 PMOS 트랜지스터 QP를 갖는다. ESD 보호 회로 ESD6은 트리거 입력용 PMOS 트랜지스터 QP를 갖고는 있지만, ESD1로부터의 사이리스터 동작 신호도 부여되도록 하고 있다. 또한, ESD 보호 회로 ESD1∼ESD7에는 각각의 SCR에 대하여 병렬로 다이오드 D가 접속된다. 각 다이오드 D는 대응하는 SCR에 역방향의 전압이 인가되었을 때에 순방향 바이어스로 되고, SCR과는 역방향의 전류를 흘리기 위한 정류 소자로서 동작한다.
상기 제1 ESD 보호 회로 ESD1과 다이오드 D의 쌍은 신호 패드(15)와 GND 패드(14) 사이에 접속된다. 상기 제2 ESD 보호 회로 ESD2와 다이오드 D의 쌍은 VDD1 패드(11)와 신호 패드(15) 사이에 접속된다. 상기 제3 ESD 보호 회로 ESD3과 다이오드 D의 쌍은 VDD1 패드(11)와 GND 패드(14)와의 사이에 접속된다. 상기 제4 ESD 보호 회로 ESD4와 다이오드 D의 쌍은 VDD1 패드(11)와 GND 패드(14)와의 사이에 접속된다. 상기 제5 ESD 보호 회로 ESD5와 다이오드 D의 쌍은 VDD2 패드(12)와 GND 패드(14) 사이에 접속된다. 상기 제6 ESD 보호 회로 ESD6과 다이오드 D의 쌍은 VDD1 패드(11)와 VDD2 패드(12) 사이에 접속된다. 상기 제7 ESD 보호 회로 ESD7과 다이오드 D의 쌍은 VDD3 패드(13)와 GND 패드(14) 사이에 접속된다.
ESD 보호 회로 ESD1∼ESD7의 SCR에 트리거를 입력하기 위한 PMOS 트랜지스터 QP의 게이트는 CMOS형 LSI의 통상 동작시에는 전원 전위가 되는 노드에 접속된다. 그러나, 이들 노드는 ESD 보호 회로에 대한 서지 전압의 입력이 문제가 될 때(예를 들면 CMOS형 LSI의 사용 전)에는 GND가 된다(SCR의 애노드 혹은 캐소드가 접속되는 노드가 아님).
제4 ESD 보호 회로 ESD4, 제5 ESD 보호 회로 ESD5의 SCR에는, 이들 내부에 설치된 PMOS 트랜지스터 QP로부터 트리거가 입력된다. 이들 PMOS 트랜지스터 QP의 게이트는 전원 패드(VDD1 패드(11) 혹은 VDD2 패드(12))에 상호 접속된다.
제2 ESD 보호 회로 ESD2, 제3 ESD 보호 회로 ESD3, 제7 ESD 보호 회로 ESD7의 SCR에도, 이들 내부에 설치된 PMOS 트랜지스터 QP로부터 트리거가 입력된다. 이들 PMOS 트랜지스터 QP의 게이트는, 적분 회로의 출력 노드에 트리거 바이어스선(16)을 통해 접속된다. 이 적분 회로는, 최고 전위의 전원 패드(VDD1 패드(11))와 GND 패드(14) 사이에 저항 소자 R 및 용량 소자 C가 직렬로 접속되어 이루어진다.
한편, 제6 ESD 보호 회로 ESD6의 SCR에는, 별도의 ESD 보호 회로(예를 들면, 제6 ESD 보호 회로 ESD6과 동일한 서지 전류가 흐르는 경로에 속하는 제1 ESD 보호 회로 ESD1)의 내부에 설치된 PMOS 트랜지스터 QP로부터 트리거가 입력되는 것도 가능하도록 한다. 구체적으로 설명하면, 후술하는 바와 같이, 제1 ESD 보호 회로 ESD1의 PMOS 트랜지스터 QP의 드레인이, 제6 ESD 보호 회로 ESD6의 SCR의 NPN 트랜지스터의 게이트에 트리거 공급선(17)을 통해 접속된다.
상기 구성에서, ESD 보호 회로에 대한 서지 전압의 입력이 문제가 될 때, 각 전원 패드(11∼13), 트리거 바이어스선(16) 및 트리거 공급선(17)은 아직 정규 전원 전위가 인가되어 있지 않아, GND가 되는 것이 통상적이다.
이 상태에서 신호 패드(15)에 정극성의 서지 전압이 입력되었을 때, 제1 ESD 보호 회로 ESD1은 다음과 같이 동작한다. 즉, 서지 전압에 의해 제1 ESD 보호 회로 ESD1의 PMOS 트랜지스터 QP의 게이트·소스 사이에 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, PMOS 트랜지스터 QP가 온 상태로 된다. 이 때문에, PMOS 트랜지스터 QP로부터 제1 ESD 보호 회로 ESD1의 SCR로 트리거가 입력된다. 이에 의해, 이 SCR이 온 상태로 되어 서지 전류를 방전시키고, 내부 회로(10)를 보호한다.
또한, 신호 패드(15)에 부극성의 서지 전압이 입력되었을 때 혹은 VDD1 패드(11)에 정극성의 서지 전압이 입력되었을 때, 제2 ESD 보호 회로 ESD2는 다음과 같이 동작한다. 즉, 서지 전압에 의해 제2 ESD 보호 회로 ESD2의 PMOS 트랜지스터 QP의 게이트·소스 사이에, 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, PMOS 트랜지스터 QP가 온 상태로 된다. 이 때문에, PMOS 트랜지스터 QP로부터 제2 ESD 보호 회로 ES2의 SCR에 트리거가 입력된다. 이에 의해, 이 SCR이 온 상태로 되어 서지 전류를 방전시켜, 내부 회로(10)를 보호한다.
또한, VDD1 패드(11)에 정극성의 서지 전압이 입력되었을 때, 제3 ESD 보호 회로 ESD3의 SCR 및 제4 ESD 보호 회로 ESD4의 SCR에 트리거가 입력된다. 이에 의해, 각각의 SCR이 온 상태로 되어 서지 전류를 방전시켜, VDD1 패드(11)·GND간 회로를 보호한다.
또한, VDD2 패드(12)에 정극성의 서지 전압이 입력되었을 때, 제5 ESD 보호 회로 ESD5의 SCR에 트리거가 입력된다. 이에 의해, 그 SCR이 온 상태로 되어 서지 전류를 방전시켜, VDD2 패드(12)·GND간 회로를 보호한다.
또한, VDD3 패드(13)에 정극성의 서지 전압이 입력되었을 때, 제7 ESD 보호 회로 ESD7의 SCR에 트리거가 입력된다. 이에 의해, 그 SCR이 온 상태로 되어 서지 전류를 방전시켜, VDD3 패드(13)·GND간 회로를 보호한다.
상기한 바와 같은 동작시에, 트리거된 SCR은, 그 자체의 정귀환 작용에 의해 온 동작이 유지된다. 이 때문에, 트리거 입력용 PMOS 트랜지스터 QP는 서지 입력의 인가 직후부터 SCR이 트리거되기까지의 단시간만 온 상태로 하면 된다. 게다가, 트리거 입력용 PMOS 트랜지스터 QP의 게이트 임계값 전압 Vthp의 절대값은 적으므로, 저전압 트리거에 의한 SCR의 기동이 가능해진다.
(제1 실시예)
도 2는 본 발명의 실시예에 따른 보호 회로부를 도시한 등가 회로도로서, 이것은 도 1 중 제1 ESD 보호 회로 ESD1에 대응한다. 또, 상술한 바와 같이, VDD1 패드(11), 입력 패드(15), GND 패드(14)는 상호 전기적으로 분리된 패드이다.
도 2에 도시한 보호 회로부는 CMOS형 LSI의 예를 들면 입력 회로(10)에 접속되는 입력 패드(15)와, GND 패드(14)와의 사이에, 애노드·캐소드 사이의 전류 통로가 접속된 ESD 보호용 SCR을 갖는다. 이 SCR은 등가적으로 사이리스터를 형성하도록 상호 조합된 PNP 트랜지스터 Q5 및 NPN 트랜지스터 Q6을 포함한다. 즉, PNP 트랜지스터 Q5의 베이스 및 콜렉터에 NPN 트랜지스터 Q6의 콜렉터 및 베이스가 각각 접속된다. 상기 PNP 트랜지스터 Q5의 에미터가 애노드로 되어, 상기 NPN 트랜지스터 Q6의 에미터가 캐소드로 된다. 상기 NPN 트랜지스터 Q6의 베이스와 GND와의 사이에는 기판 저항 Rsub가 존재한다.
입력 패드(15)와 NPN 트랜지스터 Q6의 베이스 사이에는 트리거 입력용 PMOS 트랜지스터 QP의 소스 S·드레인 D 사이의 전류 통로가 접속된다. PMOS 트랜지스터 QP의 게이트 G는 VDD1 패드(11)에 접속된다. 이 PMOS 트랜지스터 QP의 기판 영역(채널 영역)은 소스 S에 접속된다. 또, 상기 SCR과 병렬로, SCR에 역방향의 전압이 인가되었을 때 순방향 바이어스로 되는 정류 소자로서 다이오드(도 1의 참주 부호 D)가 접속된다.
상기 구성에서, 서지 전압의 입력이 문제로 될 때, VDD1 패드(11)는 아직 정규의 전원 전위 VDD1이 인가되어 있지 않아, 트리거 입력용 PMOS 트랜지스터 QP의 게이트는 GND가 된다. 따라서, 이 상태에서 입력 패드(15)에 정극성의 서지 전압이 입력되었을 때, 도 2에 도시한 보호 회로부는 다음과 같이 동작한다.
즉, 서지 전압에 의해 PMOS 트랜지스터 QP의 게이트·소스 사이에, 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, PMOS 트랜지스터 QP 온 상태로 된다. 이 때문에, PMOS 트랜지스터 QP로부터 SCR로 트리거가 입력된다. 이에 의해, 이 SCR이 온 상태로 되어 서지 전류를 GND에 접속하고, 입력 회로(10)의 입력 게이트를 보호한다. 이 경우, PMOS 트랜지스터 QP의 게이트 임계값 전압 Vthp의 절대값은 적으므로, 저전압 트리거에 의한 SCR의 기동이 가능해진다.
도 3은, 도 1에 도시한 SCR의 전압·전류 특성을 개략적으로 도시하는 특성도이다. 이 특성도는, SCR의 홀드 전압 이상의 영역에서, SCR의 내압 이하의 낮은 트리거 전압이 입력됨으로써, ESD 전류가 흐르는 모습을 도시한다.
(제1 실시예의 변형예1)
도 4는, 도 2에 도시한 보호 회로부의 변형예를 도시한 등가 회로도이다. 도 4에 도시한 보호 회로부는, 입력 패드(15)와 SCR의 애노드와의 사이에 직렬로 접속된 복수개의 전압 강하 소자(51)를 갖는다. 또, 하나의 전압 강하 소자(51)만을 입력 패드(15)와 SCR의 애노드 사이에 접속해도 된다.
전압 강하 소자(51)는 도 2에 도시한 보호 회로부에 대하여 SCR의 홀드 전압을 조정하기 위해 추가된다. 전압 강하 소자(51)는, 예를 들면 다이오드, 또는 드레인·게이트끼리 접속된 NMOS 트랜지스터로 이루어진다. 이 경우, 복수개 직렬로 접속한 다이오드(51)의 중간 접속 노드에 상기 PMOS 트랜지스터 QP의 소스를 접속함으로써 트리거 전압을 조정하는 것이 가능해진다. 또한, PMOS 트랜지스터 QP의 사이즈(W/L), 임계값을 바꾸거나, 혹은 전압 강하 소자(51)의 직렬 접속 단수를 바꾸어도 트리거 전압을 조정하는 것이 가능해진다.
(제1 실시예의 변형예2)
도 5는, 도 4에 도시한 보호 회로부의 변형예를 도시한 등가 회로도이다. 도 5에 도시한 보호 회로부는, 도 4에 도시한 보호 회로부와 비교하여, 다음 (1)∼(2)와 같이 서로 다르다.
(1) 입력 패드(15)와 SCR의 NPN 트랜지스터 Q6의 베이스와의 사이에 트리거 입력용 제2 PMOS 트랜지스터 QP2가 부가 접속된다.
(2) 제2 PMOS 트랜지스터 QP2의 게이트는 VDD1 패드(11)(제1 FMOS 트랜지스터 QP의 게이트가 접속)와는 서로 다른 전원 패드(11a)에 접속된다. 전원 패드(11a)는 VDD1 패드(11), 입력 패드(15), GND 패드(14)로부터 전기적으로 분리된 패드이다. 전원 패드(11a)에는 통상 동작 시에 VDD1 패드(11)에 대한 전원 단자와는 서로 다른 전원 단자가 공급된다.
상기 구성에서, 서지 전압의 입력이 문제가 될 때, VDD1 패드(11) 및 전원 패드(11a)는 아직 정규의 전원 전위가 인가되어 있지 않아, GND가 된다. 따라서, 이 상태에서 입력 패드(15)에 정극성의 서지 전압이 입력되었을 때, 도 5에 도시한 보호 회로부는 다음과 같이 동작한다.
즉, 서지 전압에 의해 2개의 PMOS 트랜지스터 QP, QP2 중 적어도 한쪽의 게이트·소스 사이에, 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, 그 PMOS 트랜지스터 QP나 QP2가 온 상태로 된다. 이 때문에, 온 상태로 된 PMOS 트랜지스터 QP나 QP2로부터 SCR로 트리거가 입력된다. 이에 의해, SCR이 온 상태로 되어 서지 전류를 GND에 방전함으로써, 입력 회로(10)의 입력 게이트를 보호한다.
(제1 실시예의 변형예3)
도 6a는, 도 4에 도시한 보호 회로부의 다른 변형예를 도시한 등가 회로도이다. 도 6a에 도시한 보호 회로부에서는 SCR은 동일한 반도체 회로 시스템 내의 입력 패드(15)와는 상이한 노드(15a)에 접속된다. 노드(15a)는 적어도 VDD1 패드(11), GND 패드(14)로부터 전기적으로 분리된 노드이다.
상기 구성에서, 서지 전압의 입력이 문제가 될 때, VDD1 패드(11)는 아직 정규의 전원 전위가 인가되어 있지 않고, GND가 된다. 따라서, 이 상태에서 입력 패드(15)에 정극성의 서지 전압이 입력되었을 때, 도 4에 도시한 보호 회로부는 다음과 같이 동작한다.
즉, 서지 전압에 의해 PMOS 트랜지스터 QP의 게이트·소스 사이에, 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, PMOS 트랜지스터 QP가 온 상태가 된다. 이 때문에, PMOS 트랜지스터 QP로부터 SCR에 트리거가 입력된다. 이에 의해, SCR가 온 상태로 할 수 있는 노드(15a)가 방전 경로인 경우에 입력 패드(15)로 인가한 직후에 SCR을 사전에 온 상태로 유도할 수 있으며, 전류 경로를 빨리 형성함으로써 노드(15a)측의 서지 전류를 GND로 방전함으로써, 노드(15a)에 접속된 보호 대상부를 보호한다.
도 6b는, 도 5에 도시한 보호 회로부의 특징과 도 6a에 도시한 보호 회로부의 특징을 조합한 보호 회로부를 도시한 등가 회로도이다. 도 6b에 도시한 보호 회로부에서는, SCR은 동일한 반도체 회로 시스템 내의 입력 패드(15)와는 별도의 노드(15a)에 접속된다. 이 경우, 노드(15a)는 적어도 VDD1 패드(11), 전원 패드(11a), GND 패드(14)로부터 전기적으로 분리된 노드이다.
상기 구성에서, 서지 전압의 입력이 문제가 될 때, VDD1 패드(11) 및 전원 패드(11a)는 아직 정규의 전원 전위가 인가되지 않고, GND가 된다. 따라서, 이 상태에서 입력 패드(16)에 정극성의 서지 전압이 입력되었을 때, 도 6b에 도시한 보호 회로부는 다음과 같이 동작한다.
즉, 서지 전압에 의해 2개의 PMOS 트랜지스터 QP, QP2 중 적어도 한쪽의 게이트·소스 사이에, 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, 그 PMOS 트랜지스터 QP나 QP2가 온 상태로 된다. 이 때문에, 온 상태로 된 PMOS 트랜지스터 QP나 QP2로부터 SCR에 트리거가 입력된다. 이에 의해, SCR이 온 상태로 되어 노드(15a)측의 서지 전류를 GND에 방전함으로써, 노드(15a)에 접속된 보호 대상부를 빨리 보호한다.
(제1 실시예의 변형예4)
도 7은, 도 4에 도시한 보호 회로부의 또 다른 변형예를 도시한 등가 회로도이다. 도 7에 도시한 보호 회로부는, 도 4에 도시한 보호 회로부와 비교하면, 다음 (1)∼(4)와 같이 서로 다르다. 또, 이 변형예에서의 ESD 보호 회로 ESD1과 별도의 ESD 보호 회로 ESDX와의 관계는 도 1에 도시한 보호 회로부 ESD1과 ESD 보호 회로 ESD6과의 관계에 대응한다.
(1) 입력 패드(15)는 별도의 노드(15a)와 제1 ESD 보호 회로 ESD1의 SCR의 NPN 트랜지스터 Q6의 베이스와의 사이에 트리거 입력용 제2 PMOS 트랜지스터 QP2가 부가 접속된다.
(2) 제2 PMOS 트랜지스터 QP2의 게이트는, VDD1 패드(11)(제1 PMOS 트랜지스터 QF의 게이트가 접속됨)와는 상이한 전원 패드(11a)에 접속된다.
(3) 제1 ESD 보호 회로 ESD1의 SCR과는 별도의 ESD 보호 회로 ESDX의 SCR2가 동일한 반도체 회로 시스템 내의 입력 패드(15)와는 별도의 노드(15b)에 접속된다. 노드(15b)는 적어도 VDD1 패드(11), 전원 패드(11a), GND 패드(14)로부터 전기적으로 분리된 노드이다.
(4) 2개의 PMOS 트랜지스터 QP, QP2의 드레인 상호 접속점이, 트리거 공급선(17)을 통해 ESD 보호 회로 ESDX의 SCR2의 NPN 트랜지스터 Q6의 베이스에 접속된다.
상기 구성에서, 서지 전압의 입력이 문제가 될 때, VDD1 패드(11) 및 전원 패드(11a)는 아직 정규의 전원 전위가 인가되지 않고, GND가 된다.
이 상태에서 제1 입력 패드(15)에 정극성의 서지 전압이 입력되었을 때, 도 7에 도시한 보호 회로부는 다음과 같이 동작한다. 즉, 서지 전압에 의해 제1 PMOS 트랜지스터 QP의 게이트·소스 사이에, 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, 이 PMOS 트랜지스터 QP가 온 상태로 된다. 이 때문에, PMOS 트랜지스터 QP로부터 제1 ESD 보호 회로 ESD1의 SCR에 트리거가 입력된다. 이에 의해, 이 SCR가 온 상태로 되어 서지 전류를 GND에 방전함으로써, 입력 패드(15)에 접속하는 회로를 보호한다.
또한, 제2 입력 패드(15a)에 정극성의 서지 전압이 입력되었을 때, 도 7에 도시한 보호 회로부는 다음과 같이 동작한다. 즉, 서지 전압에 의해 제2 PMOS 트랜지스터 QP2의 게이트·소스 사이에, 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, 이 PMOS 트랜지스터 QP2가 온 상태로 된다. 이 때문에, PMOS 트랜지스터 QP2로부터 제1 ESD 보호 회로 ESD1의 SCR에 트리거가 입력된다. 이에 의해, 이 SCR가 온 상태로 되어 서버 전류를 GND에 방전함으로써, 입력 패드(15)에 접속하는 회로를 보호한다.
또한, 제1 PMOS 트랜지스터 QP 또는 제2 PMOS 트랜지스터 QP2 중 하나가 온 상태로 되면, 트리거 공급선(17)을 통해 별도의 ESD 보호 회로 ESDX의 SCR2에도 트리거가 입력된다. 이에 의해, 이 SCR2가 온 상태로 되어 노드(15b) 측의 서지 전류를 GND에 방전함으로써, 노드(15b)에 접속된 보호 대상부를 사전에 보호한다.
(제1 실시예의 변형예5)
도 8a는, 도 4에 도시한 보호 회로부의 또 다른 변형예를 도시한 등가 회로도이다. 복수의 전원을 사용하는 LSI에서, 전원 투입 시의 복수의 전원 전위의 상승에 시간차가 있다. 빨리 전원 전위가 상승하는 전원에 접속된 ESD 보호 회로에 예를 들면 도 4의 보호 회로부를 적용한 경우, PMOS 트랜지스터 QP의 게이트에 접속된 전원 패드의 전원 전위가 끝까지 상승할 수 없으면, PMOS 트랜지스터 QP가 온 상태로 될 가능성이 있다. 이 경우, SCR에 불필요하게 트리거가 입력된다. 도 8a에 도시한 보호 회로부에 의하면 이 문제점을 해결할 수 있다.
도 8a에 도시한 보호 회로부는, 도 4에 도시한 보호 회로부와 비교하면, 다음 (1)∼(2)와 같이 서로 다르다.
(1) 입력 패드(15)와 SCR의 NPN 트랜지스터의 베이스와의 사이에, SCR 트리거용 복수개(본 예에서는 3개)의 PMOS 트랜지스터 QP가, 각각의 소스·드레인 사이의 전류 통로가 직렬이 되도록 접속된다. 3개의 PMOS 트랜지스터 QP 각각의 기판 영역(채널 영역)은 입력 패드(15)에 접속된다.
(2) 3개의 PMOS 트랜지스터 QP 각각의 게이트는 VDD1 패드(11), VDD2 패드(12), VDD3 패드(13)에 접속된다. VDD1 패드(11), VDD2 패드(12), VDD3 패드(13)에는, 통상 동작시에 각각 상이한 전원 단자 VDD1, VDD2, VDD3이 공급된다.
도 8a에 도시한 보호 회로부에서는, 3개의 VDD1 패드(11),VDD2 패드(12), VDD3 패드(13) 모두 GND일 때에 ESD 보호 동작이 가능해지도록 3개의 PMOS 트랜지스터 QP가 논리적 접속된다. 따라서, 전원 투입 시의 과도적인 상태에 있어도, 3개의 VDD1 패드(11), VDD2 패드(12), VDD3 패드(13) 중 어느 하나가 소정 전위에 도달하여 3개의 PMOS 트랜지스터 QP 중 하나가 오프 상태로 되면, 이 후에는 트리거가 입력되는 것을 금지한다. 그 결과, 전원 투입시나 특정 전원의 오프 시의 ESD 보호 회로의 오동작을 방지할 수 있게 된다.
또, 도 8a에 도시한 보호 회로부와 같은 직렬로 접속된 트리거 입력용 복수개의 PMOS 트랜지스터 QP에 대하여, 또한 도 5에 도시한 보호 회로부와 같이, 트리거 입력용 PMOS 트랜지스터 QP2를 논리합 접속하도록 변경할 수 있다. 이 구성에 의하면, 도 5에 도시한 보호 회로부의 효과와 도 8a에 도시한 보호 회로부의 효과를 얻을 수 있게 된다. 또한, 트리거 입력용 복수개의 PMOS 트랜지스터 QP의 직렬 접속·병렬 접속을 조합하여 트리거 입력용 논리 회로를 구성하는 것도 가능하다.
도 8b는, 도 6a에 도시한 보호 회로부의 특징과 도 8a에 도시한 보호 회로부의 특징을 조합한 보호 회로부를 도시하는 등가 회로도이다. 도 8b에 도시한 보호 회로부에서는 SCR은 동일한 반도체 회로 시스템 내의 입력 패드(15)와는 별도의 노드(15a)에 접속된다. 이 경우, 노드(15a)는 적어도 VDD1 패드(11), VDD2 패드(12), VDD3 패드(13), GND 패드(14)로부터 전기적으로 분리된 노드이다.
도 8b에 도시한 보호 회로부에 의하면, 입력 패드(15)에 입력하는 서지 전압에 기초하여, 노드(15a) 측의 서지 전류를 GND에 방전함으로써, 노드(15a)에 접속된 보호 대상부를 사전에 보호할 수 있다.
(제2 실시예)
ESD 보호 회로는, 입력 회로나 출력 회로의 보호뿐만 아니라, 전원간의 전위를 클램프하여 전원 사이의 전류 자체를 보호하기 위해서도 이용 가능하다. 그 일례로서, CMOS형 LSI에서의 복수의 전원 계통에 각각 ESD 보호 회로가 접속된 제2 실시예를 설명한다.
도 9는, 도 1의 제4 ESD 보호 회로 ESD4 및 제5 ESD 보호 회로 ESD5를 역방향 전류 흡수용 다이오드 D와 함께 빼내어 도시하는 회로도이다. 도 9에 도시한 바와 같이, VDD1 패드(11)와 GND 패드(14) 사이에, 제4 ESD 보호 회로 ESD4와 역방향 전류 흡수용 다이오드 D의 쌍이 접속된다. 상기한 바와 같이, 상기 VDD1 패드(11)와는 분리된 VDD2 패드(12)와 GND 패드(14) 사이에, 제5 ESD 보호 회로 ESD5와 역방향 전류 흡수용 다이오드 D의 쌍이 접속된다.
제4 ESD 보호 회로 ESD4의 트리거 입력용 PMOS 트랜지스터 QP의 게이트는 VDD2 패드(12)에 전기적으로 접속된다. 제5 ESD 보호 회로 ESD5의 트리거 입력용 PMOS 트랜지스터 QP의 게이트는 VDD1 패드(11)에 전기적으로 접속된다.
이러한 구성에서도, 제1 실시예와 같이 ESD 보호 회로에 대한 서지 전압의 입력이 문제가 될 때에는, 통상은 VDD1 패드(11) 및 VDD2 패드(12)는, 아직 정규의 전원 전위가 인가되어 있지 않고, 각각 GND가 된다. 이 때문에 어느 하나에 ESD가 인가되면 참조하고 있는 PMOS 게이트가 GND 때문에 낮은 트리거 전압으로 트리거 입력용 PMOS 트랜지스터 QP가 온 상태로 되고, 각각 대응하는 SCR에 트리거가 입력된다. 이와 같이 전원을 상호 참조시킴으로써, SCR가 온 상태로 되어 서지 전류를 방전함으로써, VDD1 패드(11)·GND간 회로 및 VDD2 패드(12)·GND간 회로를 보호한다.
이와 같이 트리거된 SCR은, 그 자체의 정귀환 작용에 의해 온 동작이 유지된다. 이 때문에, 트리거 입력용 PMOS 트랜지스터 QP는 서지 입력의 인가 직후부터 SCR가 트리거되기까지의 단시간만 온 상태로 하면 된다. 통상적인 동작 중에는 VDD1 패드(11) 및 VDD2 패드(12)에 각각 대응하여 VDD1 및 VDD2가 인가됨으로써 PMOS 트랜지스터 QP 모두는 오프 상태로 되므로, 통상적인 동작을 방해하지 않는다.
(제3 실시예)
도 10은 도 1의 제3 ESD 보호 회로 ESD3, 제7 ESD 보호 회로 ESD7 및 그 트리거 바이어스 회로를 역방향 전류 흡수용 다이오드 D와 함께 빼내어 도시하는 회로도이다.
도 10에 도시한 각 ESD 보호 회로 회로의 트리거 입력용 PMOS 트랜지스터 QP의 게이트는, RC 적분 회로의 출력 노드에 트리거 바이어스선(16)을 통해 접속된다. 이 RC 적분 회로는, 최고 전위의 전원 패드(VDD1 패드(11))와 GND 패드(14) 사이에 저항 소자 R 및 용량 소자 C가 직렬로 접속되어 이루어진다.
상기 구성에서, ESD 보호 회로에 대한 서지 전압의 입력이 문제가 될 때, 트리거 바이어스선(16)은 GND가 된다. 따라서, 이 형태에서 VDD1 패드(11)에 정극성의 서지 전압이 입력되었을 때, PMOS 트랜지스터 QP의 게이트·소스간에, 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, PMOS 트랜지스터 QP가 온 상태로 된다.
이 때문에, PMOS 트랜지스터 QP로부터 SCR로 트리거가 입력된다. 이에 의해, SCR가 온 상태로 되어 서지 전류를 방전함으로써, VDD1 패드(11)·GND간 회로 및 VDD3 패드(13)·GND간 회로를 보호한다. 통상적인 동작에서는 전원은 천천히 구동되므로, RC 적분 회로의 적분 동작이 기능하지 않고, 트리거 바이어스선(16)의 전위가 상승함으로써 PMOS 트랜지스터 QP는 오프 상태로 된다. 즉, ESD 인가는 순간적이므로 시정수에 의해 동작을 전환하는 것이 가능하다.
또한, 도 10에 점선으로 나타낸 바와 같이, 트리거 바이어스선(16)을 도 1의 제5 ESD 보호 회로 ESD5의 트리거 입력용 PMOS 트랜지스터 QP의 게이트에 접속할 수 있다. 이 경우, 상기한 바와 같이 VDD1 패드(11)에 정극성의 서지 전압이 입력되었을 때 상기 PMOS 트랜지스터 QP도 온 상태로 되고, VDD2 패드(12)·GND간 회로를 보호하는 것이 가능해진다.
(제4 실시예)
제4 실시예는, 도 1의 어느 하나의 서지 전류 경로에 속하는 제1 ESD 보호 회로 ESD1, 제4 ESD 보호 회로 ESD4, 제6 ESD 보호 회로 ESD6에 관한 것이다.
제6 ESD 보호 회로 ESD6의 SCR은 동일한 서지 전류 경로에 속하는 제1 ESD 보호 회로 ESD1의 트리거 입력용 PMOS 트랜지스터 QP에 트리거 공급선(17)을 통해 접속된다. 그 형태는, 도 7에 도시한 ESD 보호 회로 ESDX의 ESD 보호 회로 ESD1에 대한 관계와 동일하다.
상기 구성에서, ESD 보호 회로에 대한 서지 전압의 입력이 문제가 될 때, VDD1 패드(11)는 아직 정규 전원 전위가 인가되지 않고, GND가 된다. 따라서, 이 상태에서, VDD2 패드(12)의 전위를 기준으로 하여 입력 패드(15)에 정극성의 서지 전압이 입력되었을 때, 보호 회로부는 다음과 같이 동작한다.
즉, 서지 전압에 의해 ESD 보호 회로 ESD1의 PMOS 트랜지스터 QP의 게이트· 소스간에 그 게이트 임계값 전압 Vthp의 절대값보다 큰 순방향의 바이어스가 인가되면, 이 PMOS 트랜지스터 QP가 온 상태로 된다. 이 때문에, PMOS 트랜지스터 QP로부터 제1 ESD 보호 회로 ESD1의 SCR에 트리거가 입력된다. 이에 의해, 이 SCR이 온 상태로 되어 서지 전류를 방전하는 경로의 GND로의 형성이 이루어진다. 또한 PMOS 트랜지스터지 QP가 온 상태로 되면, 트리거 공급선(17)을 통해 제6 ESD 보호 회로 ESD6의 SCR에도 트리거가 입력된다. 이에 의해, 이 SCR도 온 상태로 되어 GND로부터 ESD4에 수반하는 다이오드를 경유하여 ESD 전류 경로가 빨리 형성되어 서지 전류를 방전한다.
이 때, 상기 서지 전류는, 입력 패드(15)→제1 ESD 보호 회로 ESD1의 SCR →제4 ESD 보호 회로 ESD4와 병렬 접속되는 역방향 전류 흡수용 다이오드 D→제6 ESD 보호 회로 ESD6의 SCR→VDD2 패드(12)의 경로로 흐른다. 이에 의해, 입력 회로(10) 및 VDD1 패드(11)·VDD(2) 패드(12)간 회로를 보호한다.
상기한 바와 같이, 제1 ESD 보호 회로 ESD1 및 제6 ESD 보호 회로 ESD6의 트리거 입력용 각 PMOS 트랜지스터가 각각 온 상태로 후, VDD1 패드(11)에 전원 전위가 인가됨으로써 상기 각 PMOS 트랜지스터는 오프 상태로 된다.
(제5 실시예)
도 11은, 도 2에 도시한 SCR의 단면 구조를 개략적으로 도시한 단면도이다. 도 12는, 도 11에 도시한 SCR의 평면 패턴의 일례를 개략적으로 도시한 평면도이다.
도 11 및 도 12에서, P 기판(P-Substrate : 20)의 표면에는 N 웰층(WN : 21) 및 P 웰층(WP : 22)이 형성된다. 이 경우, 상기 N 웰층(21) 및 P 웰층(22)은 떨어져 있지만, 인접시켜도 된다.
상기 N 웰층(21)은 상기 PNP 트랜지스터 Q5의 베이스 영역으로 된다. N 웰층(21)의 표면에는 2개의 P+ 영역(23, 24)과, N+ 영역(25)과, N- 영역(26)이 형성된다. P+ 영역(23, 24) 및 N+ 영역(25)은 각각 가늘고 긴 사각형의 큰 패턴 면적을 갖는다. N- 영역(26)은 패턴 면적이 작다. P+ 영역(23)은 PNP 트랜지스터 Q5의 에미터 영역이다. P+ 영역(24)은 PNP 트랜지스터 Q5의 콜렉터 영역이다. N+ 영역(25)은 PNP 트랜지스터 Q5의 베이스 인출 영역이다. N- 영역(26)은 N 웰층 인출 영역이다. 이 N- 영역(26)과 P+ 영역(23)은 상호 접속되어 SCR의 애노드(Anode)가 된다.
한편, 상기 P 웰층(22)은 상기 NPN 트랜지스터 Q6의 베이스 영역으로 된다. P 웰층(22)의 표면에는 2개의 N+ 영역(27, 28)과, P+ 영역(29)과, P- 영역(30)이 형성된다. N+ 영역(27, 28) 및 P+ 영역(29)은 각각 가늘고 긴 사각형의 큰 패턴 면적을 갖는다. P- 영역(30)은 패턴 면적이 작다. N+ 영역(27)은 NPN 트랜지스터 Q6의 콜렉터 영역이다. N+ 영역(28)은 NPN 트랜지스터 Q6의 에미터 영역이다. P+ 영역(29)은 NPN 트랜지스터 Q6의 베이스 인출 영역이다. P- 영역(30)은 P 웰층 인출 영역이다. 이 P- 영역(30)과 N+ 영역(27)은 상호 접속되어 SCR의 캐소드(Cathode)로 된다.
N 웰층(21)에 형성된 N+ 영역(25)과 P 웰층(22)에 형성된 N+ 영역(27)은, 예를 들면 3개의 배선(31)에 의해 상호 접속된다. 배선 S1은, 예를 들면 알루미늄을 주성분으로 하는 메탈 배선으로 이루어져, P 기판(20) 위에 절연층(도시하지 않음)을 개재하여 형성된다. 마찬가지로, N 웰층(21)에 형성된 P+ 영역(24)과 P 웰층(22)에 형성된 P+ 영역(29)은, P 기판(20) 위에서 절연층(도시하지 않음)을 개재하여 형성된 예를 들면 3개의 메탈 배선(32)이 형성된다.
도 2에 도시한 등가 회로로부터 알 수 있듯이, SCR에서의 2개의 전류 경로(메탈 배선(31)을 포함하는 경로 및 메탈 배선(32)을 포함하는 경로)에는 상보적으로 전류가 흐른다. 도 11 및 도 12에 도시한 구조의 SCR에서의 2개의 전류 경로는 이차원적으로 배치되므로, 프로세스 변동에 의한 PNP 트랜지스터 및 NPN 트랜지스터의 전류 증폭율 hfe 등의 변동에 대하여 강하다.
또한, N 웰층(21)에 형성된 N+ 영역(25)과 P 웰층(22)에 형성된 P+ 영역(29)의 패턴 폭(도면의 가늘고 긴 사각형의 길이 방향)은, P+ 영역(23), P+ 영역(24), N+ 영역(27), N+ 영역(28)의 패턴 폭과 동일하게 설정된다. 이에 의해, 베이스 저항의 저저항화가 용이해진다.
또, 도 11에 도시한 바와 같이, 상기 구조의 SCR은 SOI(Silicon On Insulator) 기판 위에 실현하는 데 적합하다.
(제6 실시예)
도 1에 도시한 제2 ESD 보호 회로 ESD2)의 SCR은, 그 N 웰층 및 P 웰층을 P 기판으로부터 절연 분리해 둘 필요가 있다. 이 때문에, P 기판의 표면에 깊은 N 웰층을 형성하고, 이 깊은 N 웰층 내에 SCR의 N 웰층 및 P 웰층을 형성하면 된다.
(제7 실시예)
도 12를 참조하여 설명한 SCR의 2개의 전류 경로 중, 한쪽의 전류 경로(PNP 트랜지스터 Q5의 베이스와 NPN 트랜지스터 Q6의 콜렉터를 포함하는 전류 경로)에 다른 쪽의 전류 경로(PNP 트랜지스터 Q5의 콜렉터와 NPN 트랜지스터 Q6의 베이스를 포함하는 전류 경로)로부터도 전류가 흐른다. 그래서, 주요한 전류가 흐르는 지배적인 전류 경로가 명확한 경우에는, 그 지배적인 전류 경로를 최적화하는 것이 바람직하다.
도 13은, 도 12에 도시한 SCR의 평면 패턴의 변형예를 개략적으로 도시한 평면도이다. 이 평면 패턴에서는, 지배적인 전류 경로에 속하는 영역의 패턴 폭이 잔여 전류 경로에 속하는 영역의 패턴 폭보다도 크게 설정된다. 지배적인 전류 경로에 속하는 영역은, N 웰층(21)의 N+ 영역(PNP 트랜지스터 Q5의 베이스 인출 영역)(25)과, P 웰층(22)의 2개의 N+ 영역(NPN 트랜지스터 Q6의 콜렉터 영역 및 에미터 영역)(27, 28)이다. 잔여 전류 경로에 속하는 영역은, N 웰층(21)의 P+ 영역(PNP 트랜지스터 Q5의 에미터 영역 및 콜렉터 영역)(23a, 24a)과, P 웰층(22)의 P+ 영역(NPN 트랜지스터 Q6의 베이스 인출 영역)(29a)이다.
(제8 실시예)
도 14는, 도 11에 도시한 SCR의 단면 구조의 변형예를 개략적으로 도시한 단면도이다. 도 15는, 도 14에 도시한 SCR의 평면 패턴의 일례를 개략적으로 도시한 평면도이다.
도 14에 도시한 단면 구조는, 도 11을 참조하여 상술한 SCR의 단면 구조와 비교하여, 이하의 점(1)∼(2)이 서로 다르다.
(1) N 웰층(21)과 P 웰층(22)이 계면(80)을 개재하여 상호 접촉한다.
(2) N 웰층(21)과 P 웰층(22)과의 계면(80)을 포함하는 표면에는, 예를 들면 정방형을 이루는, 복수의 N+ 영역(81)과 복수의 P+ 영역(82)이 계면(80)을 따라 교대로 형성된다. N+ 영역(81)은 PNP 트랜지스터 Q5의 베이스 인출 영역 및 NPN 트랜지스터 Q6의 콜렉터 영역으로 된다. P+ 영역(82)은 PNP 트랜지스터 Q5의 콜렉터 영역 및 NPN 트랜지스터 Q6의 베이스 인출 영역으로 된다.
N 웰층(21)에 형성되는 P+ 영역(PNP 트랜지스터 Q5의 에미터 영역 : 23)과, P 웰층(22)에 형성되는 N+ 영역(NPN 트랜지스터 Q6의 에미터 영역 : 28)은 각각 가늘고 긴 사각형의 큰 패턴 면적을 갖는다.
도 14 및 도 15에 도시한 구조에서는, 계면(80)을 포함하는 표면에, PNP 트랜지스터 Q5의 베이스 인출 영역 및 NPN 트랜지스터 Q6의 에미터 영역을 공유하도록 공통된 N+ 영역(81)이 형성된다. 또한, 계면(80)을 포함하는 표면에, PNP 트랜지스터 Q5의 콜렉터 영역 및 NPN 트랜지스터 Q6의 베이스 인출 영역을 공유하도록 공통된 P+ 영역(82)이 형성된다. 이 때문에, 전류 경로에 메탈 배선(31, 32)을 삽입하는 경우와 비교하여, 전류의 제한이 완화되어, 큰 전류를 흘릴 수 있게 된다.
(제9 실시예)
상술한 제8 실시예에서, 상술한 제7 실시예와 마찬가지로, 주요한 전류가 흐르는 지배적인 전류 경로가 명확한 경우에는 그 전류 경로를 최적화하도록 변형해도 된다.
도 16은, 도 15에 도시한 평면 패턴의 변형예의 일부를 도시한 평면도이다. 이 평면 패턴은, 도 15에 도시한 평면 패턴에 대하여, N 웰층(21)과 P 웰층(22)과의 계면(80)을 포함하는 표면에 형성된 N+ 영역(81a) 및 P+ 영역(82a) 중, 지배적인 전류 경로에 속하는 N+ 영역(81a)의 패턴 폭을, 잔여 전류 경로에 속하는 P+ 영역(82a)의 패턴 폭보다도 크게 한 것이다. 이러한 구성에 의하면, 상술한 제7 실시예에 따른 SCR과 기본적으로 마찬가지의 효과를 얻을 수 있다.
이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다.
따라서, 본 발명은 모든 점에서 상술한 설명 및 실시예에 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
이상, 본 발명에 따르면 저전압 트리거를 사용하여 양호한 보호 특성을 실현할 수 있다.
도 1은 본 발명의 몇개의 실시예에 따른 복수의 보호 회로부를 내장한 반도체 회로 시스템인 CMOS형 LSI를 도시한 회로도.
도 2는 본 발명의 실시예에 따른 보호 회로부를 도시한 등가 회로도로서, 이것은 도 1 내의 제1 ESD 보호 회로 ESD1에 대응하는 것을 도시한 도면.
도 3은 도 1에 도시한 SCR의 전압·전류 특성을 개략적으로 도시한 특성도.
도 4는 도 2에 도시한 보호 회로부의 변형예를 도시한 등가 회로도.
도 5는 도 4에 도시한 보호 회로부의 변형예를 도시한 등가 회로도.
도 6a는 도 4에 도시한 보호 회로부의 다른 변형예를 도시한 등가 회로도.
도 6b는 도 4에 도시한 보호 회로부의 또 다른 변형예를 도시한 등가 회로도.
도 7은 도 4에 도시한 보호 회로부의 또 다른 변형예를 도시한 등가 회로도.
도 8a는, 도 4에 도시한 보호 회로부의 또 다른 변형예를 도시한 등가 회로도.
도 8b는 도 4에 도시한 보호 회로도의 또 다른 변형예를 도시한 등가 회로도.
도 9는 도 1의 제4 ESD 보호 회로 ESD4 및 제5 ESD 보호 회로 ESD5를 역방향 전류 흡수용 다이오드와 함께 빼내어 도시한 등가 회로도.
도 10은 도 1의 제3 ESD 보호 회로 ESD3, 제7 ESD 보호 회로 ESD7 및 그 트리거 바이어스 회로를 역방향 전류 흡수용 다이오드와 함께 빼내어 도시하는 등가 회로도.
도 11은 도 2에 도시한 SCR의 단면 구조를 개략적으로 도시한 단면도.
도 12는 도 11에 도시한 SCR의 평면 패턴의 일례를 개략적으로 도시한 평면도.
도 13은 도 12에 도시한 SCR의 평면 패턴의 변형예를 개략적으로 도시한 평면도.
도 14는 도 11에 도시한 SCR의 단면 구조의 변형예를 개략적으로 도시한 단면도.
도 15는 도 14에 도시한 SCR의 평면 패턴의 일례를 개략적으로 도시한 평면도.
도 16은 도 15에 도시한 평면 패턴의 변형예의 일부를 도시한 평면도.
도 17은 CMOS형 LSI의 입력 회로에 접속된 SCR을 이용한 ESD 보호 회로의 종래예를 도시한 등가 회로도.
도 18은 도 17의 LVTSCR2를 대표적으로 인출하여 그 구조를 개략적으로 도시한 단면도.
도 19는 CMOS형 LSI의 입력 회로에 접속된 SCR을 이용한 ESD 보호 회로의 다른 종래예를 도시한 등가 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 내부 회로
14 : GND 패드
15 : 신호 패드
51 : 전압 강하 소자

Claims (21)

  1. 반도체 회로 시스템의 보호 회로부에 있어서,
    상기 반도체 회로 시스템은 상호 전기적으로 분리된 제1, 제2 및 제3 외부 단자(11, 15, 14)를 가지며, 상기 제1 외부 단자에는, 통상 동작시에 제1 전원 전압이 공급되고,
    상기 보호 회로부는,
    서지 전류를 통과시키기 위한 정류 소자(SCR)를 포함하며, 상기 정류 소자는 등가적으로 사이리스터를 형성하도록 상호 조합된 PNP 트랜지스터(Q5) 및 NPN 트랜지스터(Q6)를 포함하며, 상기 정류 소자의 전류 통로는 보호 대상부가 접속된 특정 단자와 상기 제3 외부 단자와의 사이에 접속되고,
    상기 제2 외부 단자에 입력되는 서지 전압에 기초하여 상기 정류 소자를 트리거하기 위한 제1 PMOS 트랜지스터(QP)와, 상기 제1 PMOS 트랜지스터의 전류 통로는 상기 제2 외부 단자와 상기 NPN 트랜지스터의 베이스 사이에 접속되며, 상기 제1 PMOS 트랜지스터의 소스와 채널 영역은 상호 접속되며, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제1 외부 단자에 접속되는 반도체 회로 시스템의 보호 회로부.
  2. 제1항에 있어서,
    상기 정류 소자(SCR)의 홀드 전압을 설정하기 위해 상기 제2 외부 단자(15)와 상기 정류 소자 사이에 접속된 전압 강하 소자(51)를 더 포함하는 반도체 회로 시스템의 보호 회로부.
  3. 제1항에 있어서,
    상기 정류 소자(SCR)와는 역 방향의 전류를 흘리기 위해 상기 정류 소자와 병렬로 접속된 별도의 정류 소자(D)를 더 포함하는 반도체 회로 시스템의 보호 회로부.
  4. 제1항에 있어서,
    상기 특정 단자는 상기 제2 외부 단자(15)인 반도체 회로 시스템의 보호 회로부.
  5. 제1항에 있어서,
    상기 반도체 회로 시스템은 상기 제1 및 제3 외부 단자(11, 14)로부터 전기적으로 분리된 제4 외부 단자(15a)를 더 갖고, 상기 특정 단자는 상기 제4 외부 단자인 반도체 회로 시스템의 보호 회로부.
  6. 제1항에 있어서,
    상기 반도체 회로 시스템은 상기 제1, 제2, 및 제3 외부 단자(11, 15, 14)로부터 전기적으로 분리된 제4 외부 단자(11a)를 더 포함하고,
    상기 제4 외부 단자에는 통상적 동작시에 제2 전원 전압이 공급되며,
    상기 보호 회로부는, 상기 제2 외부 단자에 입력되는 서지 전압에 기초하여 상기 정류 소자(SCR)를 트리거하기 위한 제2 PMOS 트랜지스터(QP2)를 더 포함하며, 상기 제2 PMOS 트랜지스터의 전류 통로는 상기 제1 PMOS 트랜지스터(QP)의 전류 통로와 병렬로 상기 제2 외부 단자와 상기 NPN 트랜지스터의 베이스와의 사이에 접속되고, 상기 제2 PMOS 트랜지스터의 소스와 채널 영역은 상호 접속되며, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제4 외부 단자에 접속되는 것을 특징으로 하는 반도체 회로 시스템의 보호 회로부.
  7. 제6항에 있어서,
    상기 특정 단자는 상기 제2 외부 단자(15)인 반도체 회로 시스템의 보호 회로부.
  8. 제6항에 있어서,
    상기 반도체 회로 시스템은 상기 제1, 제3, 및 제4 외부 단자로부터 전기적으로 분리된 제5 외부 단자(15a)를 더 갖고, 상기 특정 단자는 상기 제5 외부 단자인 반도체 회로 시스템의 보호 회로부.
  9. 제1항에 있어서,
    상기 반도체 회로 시스템은 상기 제1 및 제3 외부 단자11, 14)로부터 전기적으로 분리된 제4 외부 단자(15a)와, 상기 제1, 제2, 제3 및 제4 외부 단자(11, 15, 14, 15a)로부터 전기적으로 분리된 제5 외부 단자(11a)를 더 포함하며, 상기 제5 외부 단자에는 통상적인 동작시에 제2 전원 전압이 공급되고,
    상기 보호 회로부는, 상기 제4 외부 단자에 입력되는 서지 전압에 기초하여 상기 정류 소자를 트리거하기 위한 제2 PMOS 트랜지스터(QP2)를 더 포함하며, 상기 제2 PMOS 트랜지스터의 전류 통로는 제4 외부 단자와 상기 NPN 트랜지스터의 베이스와의 사이에 접속되고, 상기 제2 PMOS 트랜지스터의 소스와 채널 영역은 상호 접속되며, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제5 외부 단자에 접속되는 반도체 회로 시스템의 보호 회로부.
  10. 제9항에 있어서,
    상기 특정 단자는 상기 제2 외부 단자(15)인 반도체 회로 시스템의 보호 회로부.
  11. 제9항에 있어서,
    상기 반도체 회로 시스템은 상기 제1, 제3 및 제5 외부 단자(11, 14, 11a)로부터 전기적으로 분리된 제6 외부 단자(15b)를 더 가지며, 상기 특정 단자는 상기 제6 외부 단자인 반도체 회로 시스템의 보호 회로부.
  12. 제1항에 있어서,
    상기 반도체 회로 시스템은 상기 제1, 제2 및 제3 외부 단자(11, 15, 14)로부터 전기적으로 분리된 제4 외부 단자(12)를 더 가지며, 상기 제4 외부 단자에는 통상 동작시에 제2 전원 전압이 공급되고,
    상기 보호 회로부는, 상기 제2 외부 단자에 입력되는 서지 전압에 기초하여 상기 정류 소자를 트리거하기 위한 제2 PMOS 트랜지스터(QP)를 더 포함하며, 상기 제2 PMOS 트랜지스터의 전류 통로는 상기 제1 PMOS 트랜지스터(QP)의 전류 통로와 상기 NPN 트랜지스터의 베이스와의 사이에 접속되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제4 외부 단자에 접속되는 반도체 회로 시스템의 보호 회로부.
  13. 제12항에 있어서,
    상기 특정 단자는 상기 제2 외부 단자(15)인 반도체 회로 시스템의 보호 회로부.
  14. 제12항에 있어서,
    상기 반도체 회로 시스템은 상기 제1, 제3 및 제4 외부 단자(11, 14, 12)로부터 전기적으로 분리된 제5 외부 단자(15a)를 더 가지며, 상기 특정 단자는 상기 제5 외부 단자인 반도체 회로 시스템의 보호 회로부.
  15. 제1항에 있어서,
    반도체 활성층(20)의 표면에 형성된 N 웰층(21) 및 P 웰층(22)과,
    상기 N 웰층 표면에 형성된 제1 P+ 영역(23), 제2 P+ 영역(24), 및 제1 N+ 영역(25)과,
    상기 P 웰층의 표면에 형성된 제2 N+ 영역(27), 제3 N+ 영역(28), 및 제3 P+ 영역(29)과,
    상기 제1 N+ 영역과 상기 제2 N+ 영역을 상호 접속하도록 상기 활성층 위에 절연막을 개재하여 형성된 제1 배선층(31)과,
    상기 제2 P+ 영역과 상기 제3 p+ 영역을 상호 접속하도록 상기 활성층 위에 절연층을 개재하여 형성된 제2 배선층(32)
    을 포함하고,
    상기 PNP 트랜지스터(Q5)는 그 베이스 영역, 에미터 영역, 콜렉터 영역 및 베이스 인출 영역이 각각 상기 N 웰층, 상기 제1 P+ 영역, 상기 제2 P+ 영역 및 상기 제1 N+ 영역이 되고, 상기 N 웰층 및 상기 제1 P+ 영역이 상호 접속되며,
    상기 NPN 트랜지스터(Q6)는 그 베이스 영역, 콜렉터 영역, 에미터 영역 및 베이스 인출 영역이 각각 상기 P 웰층, 상기 제2 N+ 영역, 상기 제3 N+ 영역 및 상기 제3 P+ 영역이 되고, 상기 P 웰층 및 상기 제3 N+ 영역이 상호 접속되는 반도체 회로 시스템의 보호 회로부.
  16. 제15항에 있어서,
    상기 N 웰층(21) 및 P 웰층(22)은 서로 떨어져 형성되는 반도체 회로 시스템의 보호 회로부.
  17. 제15항에 있어서,
    상기 반도체 활성층(20)은 절연층(41)을 개재하여 반도체 지지층(40) 위에 설치되는 반도체 회로 시스템의 보호 회로부.
  18. 제15항에 있어서,
    상기 제1, 제2 및 제3 N+ 영역(25, 27, 28)의 패턴 폭은 상기 제2 및 제3 P+ 영역(24a, 29a)의 패턴 폭보다도 큰 반도체 회로 시스템의 보호 회로부.
  19. 제15항에 있어서,
    상기 N 웰층(21) 및 상기 P 웰층(22)은 계면(80)을 개재하여 상호 접촉하고, 상기 제1 N+ 영역 및 상기 제2 N+ 영역은, 상기 계면을 걸쳐 상기 N 웰층 및 상기 P 웰층 내에 형성된 일체적인 공통 N+ 영역(81)의 부분으로 이루어지며, 상기 제2 P+ 영역 및 상기 제3 P+ 영역은, 상기 계면을 걸쳐 상기 N 웰층 및 상기 P 웰층 내에 형성된 일체적인 공통 P+ 영역(82)의 부분으로 이루어지는 반도체 회로 시스템의 보호 회로부.
  20. 제19항에 있어서,
    상기 공통 N+ 영역과 상기 공통 P+ 영역은 각각 복수의 공통 N+ 영역과 복수의 공통 P+ 영역을 구비하고, 상기 복수의 공통 N+ 영역과 상기 복수의 공통 P+ 영역은 교대로 설치되는 반도체 회로 시스템의 보호 회로부.
  21. 제19항에 있어서,
    상기 공통 N+ 영역(81a)의 패턴 폭은, 상기 공통 P+ 영역(82a)의 패턴 폭보다도 큰 반도체 회로 시스템의 보호 회로부.
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