DE102019121374B4

DE102019121374B4 - Fehlertoleranter Schalter mit geringem Leckverlust, Halbleiter-Die mit fehlertolerantem Schalten und Verfahren zum fehlertoleranten Schalten

Info

Publication number: DE102019121374B4
Application number: DE102019121374.6A
Authority: DE
Inventors: Srivatsan Parthasarathy; Sirui Luo; Thomas Paul Kearney; Yuanzhong Zhou; Donal Bourke; Jean-Jacques Hajjar
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2018-08-17
Filing date: 2019-08-07
Publication date: 2021-06-24
Anticipated expiration: 2039-08-08
Also published as: DE102019121374A1

Abstract

Halbleiter-Die (5) mit fehlertolerantem Schalten, wobei der Halbleiter-Die (5) Folgendes aufweist:ein erstes Pad (SW) und ein zweites Pad (GND);einen Schalter (6, 14) mit einem Schalter-p-Typ-Feldeffekttransistor (11), Schalter-PFET, und einem Schalter-n-Typ-Feldeffekttransistors (12), Schalter-NFET, die zwischen dem ersten Pad (SW) und dem zweiten Pad (GND) elektrisch in Reihe geschaltet sind;einen Gatetreiber (23), der dazu ausgebildet ist, eine Gatespannung des Schalter-PFET (11) und eine Gatespannung des Schalter-NFET (12) zu steuern; undeine Klemme (24), die elektrisch parallel zum Schalter (6, 14) geschaltet ist, wobei die Klemme (24) eine Vorwärtsschutzschaltung (27) mit einer ersten Diode (31) und einem ersten Klemmen-FET (33) in Reihe zwischen dem ersten Pad (SW) und dem zweiten Pad (GDN) und einer ersten Gate-Bias-Schaltung (35), die zum Vorspannen eines Gates des ersten Klemmen-FET (33) ausgebildet ist, aufweist, wobei der Halbleiter-Die (5) einen Verstärker (413) aufweist, der dazu ausgebildet ist, eine Spannungsdifferenz über den Schalter (6, 14) zu verstärken.

Description

Querverweis auf verwandte Anmeldungen
Die vorliegende Anmeldung beansprucht den Vorteil auf die vorläufige US-Patentanmeldung mit der Nr. 62/719,282 , eingereicht am 17. August 2018 und mit dem Titel „FAULT TOLERANT LOW LEAKAGE SWITCH‟, die hiermit in ihrer Gesamtheit unter Bezugnahme aufgenommen wird.
GEBIET DER OFFENBARUNG
Ausführungsformen der Erfindung betreffen elektronische Systeme und insbesondere elektronische Schalter mit Überspannungsschutz.
TECHNISCHER HINTERGRUND
Elektronische Schaltungen können einem transienten Überlastungsereignis oder einem elektrischen Signal mit einer relativ kurzen Dauer, das eine sich schnell ändernde Spannung und hohe Leistung aufweist, ausgesetzt werden. Transiente Überlastungsereignisse schließen elektrostatische Entladungsereignisse (ESD-Ereignisse; ESD: electrostatic discharge) und/oder elektrische Überlastungsereignisse (EOS-Ereignisse; EOS: electrical overstress) ein, wie etwa jene, die aus der abrupten Ladungsabgabe von einem Objekt oder einer Person zu einer elektronischen Schaltung entstehen. Transiente Überlastungsereignisse können eine integrierte Schaltung (IC: integrated circuit) aufgrund von Überspannungszuständen und/oder hohen Niveaus von Leistungsdissipation über relativ kleine Bereiche der IC beschädigen. Eine hohe Leistungsdissipation kann die Schaltungstemperatur erhöhen und kann zu zahlreichen Problemen führen, wie etwa Übergangsbeschädigung, Metallbeschädigung und/oder Oberflächenladu ngsakkum ulati on.
In dem Patent US 8 228 651 B2 wird eine ESD-Schutzschaltung beschrieben, die eine Serienschaltung von Dioden mit einem Widerstand aufweist.
Das Patent US 7 405 915 B2 beschreibt eine weitere ESD-Schutzschaltung.
Das Patent US 6 847 511 B2 zeigt eine ESD-Schutzschaltung mit einer gegen Masse geschalteten HF-Übertragungsleitung.
Eine Schutzschaltung für ein Halbleiterschaltungssystem wird in dem Patent US 7 106 562 B2 beschrieben.
Das Patent zeigt eine integrierte Schaltung mit einem Ausgang, der mit einer ESD-Schutzschaltung verbunden ist.
KURZDARSTELLUNG DER OFFENBARUNG
Hierin werden fehlertolerante Schalter bereitgestellt. Bei gewissen Ausführungsformen weist ein fehlertoleranter Schalter einen Schalter, einen Treiber zum Öffnen oder Schließen des Schalters und eine Klemme parallel zum Schalter auf, die funktionsfähig ist, dem Schalter Überspannungsschutz bereitzustellen. Die Lehren hierin können verwendet werden, um einen Schalter mit integriertem Überspannungsschutz bereitzustellen, während außerdem ein hoher Grad an Schalterleistungsfähigkeit erzielt wird. Der fehlertolerante Schalter kann zum Beispiel mit niedriger Leistungsdissipation arbeiten, wenn der Schalter geöffnet ist, und kann beim Vorhandensein von EOS-Ereignissen, ESD-Ereignissen und/oder Fehlerzuständen mit hoher Zuverlässigkeit arbeiten. Des Weiteren kann die Ein-Zustand-Impedanz des Schalters durch den Treiber genau gesteuert werden, wodurch eine akkurate Signalverarbeitung ermöglicht wird, wenn der Schalter geschlossen ist, um einen Signalstrom zu empfangen.
Bei einem Aspekt ist ein Halbleiter-Die mit fehlertolerantem Schalten bereitgestellt. Der Halbleiter-Die weist ein erstes Pad und ein zweites Pad, einen Schalter einschließlich eines Schalter-p-Typ-Feldeffekttransistors (Schalter-PFET) und eines Schalter-n-Typ-Feldeffekttransistors (Schalter-NFET), die zwischen dem ersten Pad und dem zweiten Pad elektrisch in Reihe geschaltet sind, einen Gatetreiber, der zum Steuern einer Gatespannung des Schalter-PFET und einer Gatespannung des Schalter-NFET ausgebildet ist, und eine Klemme, die elektrisch parallel zum Schalter geschaltet ist, auf. Die Klemme weist eine Vorwärtsschutzschaltung einschließlich einer ersten Diode und eines ersten Klemmen-FET in Reihe zwischen dem ersten Pad und dem zweiten Pad und eine erste Gate-Bias-Schaltung, die zum Vorspannen eines Gates des ersten Klemmen-FET ausgebildet ist, auf.
Bei einem anderen Aspekt ist ein fehlertoleranter Schalter mit integriertem Überspannungsschutz bereitgestellt. Der fehlertolerante Schalter weist einen Schalter einschließlich eines Schalter-PFET und eines Schalter-NFET, die zwischen einem ersten Knoten und einem zweiten Knoten elektrisch in Reihe geschaltet sind, ein Mittel zum Steuern einer Gatespannung des Schalter-PFET und einer Gatespannung des Schalter-NFET und eine Klemme, die elektrisch parallel zum Schalter geschaltet ist, wobei die Klemme eine Vorwärtsschutzschaltung einschließlich einer ersten Diode und eines ersten Klemmen-FET in Reihe zwischen dem ersten Knoten und dem zweiten Knoten aufweist, und ein Mittel zum Biasing eines Gates des ersten Klemmen-FET auf.
Bei einem anderen Aspekt ist ein Verfahren zum fehlertoleranten Schalten in einem Halbleiter-Die bereitgestellt. Das Verfahren weist Steuern eines Schalters unter Verwendung eines Gatetreibers auf, einschließlich Biasing eines Schalter-PFET und eines Schalter-NFET, die in Reihe geschaltet sind. Das Verfahren weist ferner Schützen des Schalters vor einer Überspannung unter Verwendung einer Klemme auf, die zwischen einem ersten Pad und einem zweiten Pad parallel zum Schalter geschaltet ist, einschließlich Leiten eines Vorwärtsstroms durch eine erste Diode und einen ersten Klemmen-FET als Reaktion auf ein Überlastungsereignis zwischen dem ersten Pad und dem zweiten Pad. Das Verfahren weist ferner Biasing eines Gates des ersten Klemmen-FET unter Verwendung einer ersten Gate-Bias-Schaltung auf.
Figurenliste

1 ist ein schematisches Diagramm einer Ausführungsform eines elektronischen Systems, das einen fehlertoleranten Schalter aufweist.
2 ist ein schematisches Diagramm eines fehlertoleranten Schalters gemäß einer Ausführungsform.
3 ist ein schematisches Diagramm eines fehlertoleranten Schalters gemäß einer anderen Ausführungsform.
4A ist ein schematisches Diagramm einer Ausführungsform einer Klemme für einen fehlertoleranten Schalter.
4B ist ein schematisches Diagramm einer anderen Ausführungsform einer Klemme für einen fehlertoleranten Schalter.
5 ist ein Graph eines Beispiels für Klemmspannung gegenüber Gate-zu-Source-Spannung für die Klemme von 4B.
6 ist ein schematisches Diagramm einer anderen Ausführungsform einer Klemme für einen fehlertoleranten Schalter.
7A ist ein Graph eines Beispiels für Strom gegenüber Spannung für die Klemme von 6.
7B ist ein Graph eines Beispiels für Leckstrom gegenüber Spannung für die Klemme von 6.
8A ist ein schematisches Diagramm einer anderen Ausführungsform eines elektronischen Systems, das einen fehlertoleranten Schalter aufweist.
8B ist ein Graph eines Beispiels für Klemmspannung gegenüber Überlastungsspannung für das elektronische System von 8A.
9A ist ein schematisches Diagramm einer Gateklemme gemäß einer Ausführungsform.
9B ist ein schematisches Diagramm einer Gateklemme gemäß einer anderen Ausführungsform.
10 ist ein Graph eines Beispiels für Strom gegenüber Spannung für die Gateklemme von 9B.
11 ist ein Graph eines Beispiels für eine simulierte ESD-Leistungsfähigkeit für das elektronische System von 8A.
12A ist ein schematisches Diagramm eines Beispiels für Bias-Zustände eines Schalters.
12B ist ein schematisches Diagramm eines anderen Beispiels für Bias-Zustände eines Schalters.
13 ist ein schematisches Diagramm einer anderen Ausführungsform einer Klemme für einen fehlertoleranten Schalter.
14 ist ein schematisches Diagramm einer anderen Ausführungsform eines elektronischen Systems, das einen fehlertoleranten Schalter aufweist.

AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Die folgende ausführliche Beschreibung der Ausführungsformen legt verschiedene Beschreibungen spezifischer Ausführungsformen der Erfindung dar. Die Erfindung kann jedoch in einer Vielzahl unterschiedlicher Weisen umgesetzt werden. In dieser Beschreibung wird Bezugnahme auf die Zeichnungen genommen, in denen gleiche Bezugsziffern identische oder funktionell ähnliche Elemente angeben können. Es versteht sich, dass in den Figuren veranschaulichte Elemente nicht notwendigerweise maßstabsgetreu gezeichnet sind. Darüber hinaus versteht sich, dass gewisse Ausführungsformen mehr Elemente als in einer Zeichnung veranschaulicht und/oder eine Teilmenge der in einer Zeichnung veranschaulichten Elemente aufweisen können. Ferner können manche Ausführungsformen eine beliebige geeignete Kombination von Merkmalen aus zwei oder mehr Zeichnungen einbeziehen.
Um dabei zu helfen, zu garantieren, dass ein elektronisches System zuverlässig ist, können Hersteller das elektronische System unter definierten Belastungszuständen prüfen, die durch Standards beschrieben werden können, die durch verschiedene Organisationen festgelegt werden, wie etwa das Joint Electronic Device Engineering Council (JEDEC), die International Electrotechnical Commission (IEC) und das Automotive Engineering Council (AEC). Die Standards können eine breite Vielzahl von transienten elektrischen Überlastungsereignissen (EOS-Ereignissen) abdecken, einschließlich elektrostatischen Entladungsereignissen (ESD-Ereignissen).
Bei gewissen Anwendungen ist es wünschenswert, dass ein Halbleiter-Die oder -Chip einen Schalter aufweist, der mit der Schnittstelle des Chips gekoppelt ist. Ein derartiger Schalter kann zum Beispiel selektiv geöffnet oder geschlossen werden, um einen Signalstrom zu empfangen, der durch einen Schaltkreis des Chips weiter verarbeitet werden kann. Die Spannung über den Schalter kann beispielsweise verstärkt und/oder anderweitig verarbeitet werden, um eine Signalstromerfassung bereitzustellen.
Obwohl die Kopplung eines Schalters mit einer Schnittstelle des Chips die Erfassung eines Signalstroms unterstützt, setzt die Kopplung des Schalters mit Pads der Schnittstelle den Schalter zu an den Pads empfangenen ESD- und/oder EOS-Ereignissen aus. Des Weiteren kann der Schalter Fehlerbedingungen ausgesetzt werden, wie etwa einem unbeabsichtigten oder unabsichtlichen Anlegen einer Leistungsversorgungsspannung an die Pads, die mit dem Schalter gekoppelt sind.
Die Lehren hierin können verwendet werden, um einen Überspannungsschutz für einen derartigen Schalter bereitzustellen, während außerdem die Schalterleistungsfähigkeit beibehalten wird. Die Lehren hierin können zum Beispiel verwendet werden, um geringen Leckverlust zu erzielen, wenn der Schalter geöffnet oder ausgeschaltet ist, während dem Schalter außerdem eine robuste Zuverlässigkeit beim Vorhandensein von EOS-Ereignissen, ESD-Ereignissen und/oder Fehlerzuständen auf der Schnittstelle verliehen wird. Des Weiteren kann die Ein-Zustand-Impedanz des Schalters genau gesteuert werden, wodurch eine akkurate Signalverarbeitung ermöglicht wird, wenn der Schalter geschlossen ist, um einen Signalstrom zu empfangen.
Hierin werden fehlertolerante Schalter bereitgestellt. Bei gewissen Ausführungsformen weist ein fehlertoleranter Schalter einen Schalter, einen Gatetreiber und eine Klemme auf. Der Schalter weist einen Schalter-p-Typ-Feldeffekttransistor (Schalter-PFET) und einen Schalter-n-Typ-Feldeffekttransistor (Schalter-NFET) auf, die elektrisch in Reihe geschaltet sind und durch den Gatetreiber gesteuert werden. Zusätzlich dazu ist die Klemme elektrisch parallel zum Schalter geschaltet und weist eine Vorwärtsschutzschaltung einschließlich einer ersten Diode und eines ersten Klemmen-FET in Reihe und eine Rückwärtsschutzschaltung einschließlich einer zweiten Diode und eines zweiten Klemmen-FET in Reihe auf. Die Klemme weist ferner eine erste Gate-Bias-Schaltung, die zum Vorspannen eines Gates des ersten Klemmen-FET ausgebildet ist, und eine zweite Gate-Bias-Schaltung, die zum Vorspannen eines Gates des zweiten Klemmen-FET ausgebildet ist, auf.
Durch das Implementieren des fehlertoleranten Schalters auf diese Art und Weise wird ein robuster Schutz gegenüber Überlastungszuständen bereitgestellt, während außerdem geringer Leckverlust erzielt wird. Die Gate-Bias-Schaltungen der Klemme dienen zum Beispiel dazu, die Klemmen-FETs mit geringem Leckverlust vorzuspannen, während die Dioden dazu dienen, eine Rückwärtsspannungssperrung bereitzustellen. Zusätzlich dazu spannt der Gatetreiber die Transistoren des Schalters vor, um den Schalter ein- und auszuschalten, während eine gewünschte Steuerung über eine Ein-Zustand- und Aus-Zustand-Schalterimpedanz beibehalten wird.
Bei gewissen Implementierungen ist der Schalter zwischen einem Schalterknoten und Masse gekoppelt und wird selektiv geöffnet oder geschlossen, um einen Signalstrom zu empfangen. Der Schalterknoten und der Masseknoten können Überlastungsereignissen ausgesetzt sein, wie etwa ESD- und/oder EOS-Ereignissen. Der fehlertolerante Schalter kann zum Beispiel auf einem Halbleiter-Die gefertigt werden und der Schalterknoten kann mit einem ersten Stift oder Pad der Schnittstelle des Dies verbunden sein, während der Masseknoten mit einem zweiten Pad der Schnittstelle des Dies gekoppelt sein kann. Obwohl eine externe Schutzschaltung, wie etwa eine TVS-Diode (TVS: Transient-Voltage Suppression - Transiente-Spannung-Unterdrückung), extern mit dem Schalterknoten für den ESD-Schutz verbunden sein kann, kann die TVS-Diode eine relativ langsame Aktivierungszeit und/oder eine zu hohe Aktivierungsschwelle aufweisen, um den Schalter zuverlässig zu schützen.
Dementsprechend wird der fehlertolerante Schalter mit einem integrierten Klemmenschaltkreis implementiert, um die Zuverlässigkeit über einen breiten Bereich von Betriebszuständen beizubehalten. Darüber hinaus kann ein derartiger integrierter Schutz den Schalter vor Schaden als Reaktion auf ein Überlastungsereignis schützen, das an dem Chippad während einer Zeit empfangen wird, bevor die TVS-Diode und/oder eine andere externe Schutzstruktur aktiviert wird.
Bei gewissen Implementierungen wird der Schalter ferner mit Gate-zu-Source-Klemmen für den Schalter-PFET und/oder den Schalter-NFET implementiert. Derartige Klemmen unterstützen die Beibehaltung der Zuverlässigkeit des Schalters durch das Beschränken von Transistor-Gate-zu-Source-Spannungen. Der Schalter-PFET und der Schalter-NFET können zum Beispiel unter Verwendung von Metalloxidhalbleiter(MOS: metal oxide semiconductor)-Transistoren implementiert werden, die bei Anlegen einer großen Gate-zu-Source-Spannung unter einem Gateoxiddurchbruch leiden können.
Derartige Gate-zu-Source-Klemmen können auf eine breite Vielfalt von Weisen implementiert werden. Zwei oder mehr Dioden (beispielsweise Dioden mit p-n-Übergang und/oder diodengeschaltete Transistoren) können zum Beispiel in Reihe geschaltet sein, um eine gewünschte Auslösespannung zum Klemmen zu erzielen.
Bei gewissen Implementierungen werden der Schalter-NFET und/oder Schalter-PFET ferner durch eine Gateklemme zum Klemmen des Gates des Transistors zu einer Referenzspannung, beispielsweise einer Versorgungsspannung oder Masse, geschützt. Bei einem Beispiel ist eine Gateklemme zwischen dem Gate des Schalter-PFET und einer negativen Versorgungsspannung bereitgestellt. Derartige Gateklemmen können die Zuverlässigkeit von Transistoren des Schalters verbessern und können zusätzlich oder alternativ zu einer Gate-zu-Source-Klemme enthalten sein. Die Gateklemmen können auf eine breite Vielfalt von Weisen implementiert werden, einschließlich unter anderem der Verwendung von zwei oder mehr Dioden in Reihe zwischen dem Transistorgate und der Referenzspannung.
Der Gatetreiber weist Treibertransistoren auf, die zum Steuern der Gatespannungen des Schalter-PFET und des Schalter-NFET verwendet werden, wodurch der Schalter geöffnet oder geschlossen wird. Um zu gewährleisten, dass die Treibertransistoren des Gatetreibers innerhalb zuverlässiger Betriebsspannungsbereiche arbeiten, sind bei gewissen Implementierungen eine oder mehrere Sperrdioden enthalten, um den unbeabsichtigten Fluss von Rückwärtsstrom zu verhindern, der zu übermäßigen Bias-Spannungen führen kann. Bei einem Beispiel weist der Gatetreiber einen Treiber-PFET zum Steuern einer Gatespannung des Schalters mit einer Versorgungsspannung auf und eine Sperrdiode ist in Reihe mit dem Treiber-PFET enthalten, um den Rückwärtsfluss von Strom durch den Treiber-PFET zu der Versorgungsspannung zu verhindern.
Der erste Klemmen-FET und der zweite Klemmen-FET können auf eine Vielfalt von Weisen implementiert werden, einschließlich zum Beispiel der Verwendung von MOS-Transistoren. Das Gate des ersten Klemmen-FET wird durch die erste Gate-Bias-Schaltung vorgespannt, die bei gewissen Implementierungen zwei oder mehr Dioden aufweist, die elektrisch in Reihe geschaltet sind. Das Implementieren einer Gate-Bias-Schaltung auf diese Art und Weise unterstützt die Bereitstellung eines Bias-Zustands mit geringem Leckverlust, wodurch die Aus-Zustand-Leistungsfähigkeit des fehlertoleranten Schalters verbessert wird.
Das Gate des zweiten Klemmen-FET wird durch die zweite Gate-Bias-Schaltung vorgespannt, die auch unter Verwendung von zwei oder mehr Dioden in Reihe implementiert werden kann, um Biasing-Zustände zu erzielen, die sich für einen Betrieb mit geringem Leckverlust eignen. Die Anzahl von Dioden, die in der ersten Gate-Bias-Schaltung und der zweiten Gate-Bias-Schaltung enthalten sind, müssen nicht die gleichen sein, sondern können stattdessen so ausgewählt werden, dass gewünschte Leistungsfähigkeitscharakteristiken erzielt werden. Bei gewissen Implementierungen werden die zum Biasing verwendeten Dioden unter Verwendung von diodengeschalteten Transistoren implementiert. Zusätzlich dazu ist eine Body-Bias-Schaltung zum Biasing der Bodies der diodengeschalteten Transistoren enthalten, um einen Aus-Zustand-Leckverlust zu reduzieren, wodurch eine weitere Verbesserung für Aus-Zustand-Leckverlustcharakteristiken bereitgestellt wird.
Bei gewissen Implementierungen sind Auslöseschaltungen, wie etwa Widerstand-Kondensator(RC: Resistor-Capacitor)-Auslösenetzwerke, in der Klemme enthalten, um das Vorhandensein von Überlastungsereignissen mit positiver und negativer Polarität zu detektieren. Derartige Auslöseschaltungen können Gatespannungen steuern, um den ersten Klemmen-FET und den zweiten Klemmen-FET als Reaktion auf Überlastungsereignisse mit positiver bzw. negativer Polarität zu aktivieren.
Dementsprechend ist ein Schutz gegenüber einer Überspannung mit sowohl positiver als auch negativer Polarität bereitgestellt, wodurch ein bidirektionaler Überlastungsschutz bereitgestellt wird. Wenn der Schalter zum Beispiel zwischen einem Schalterknoten und Masse gekoppelt ist, wird der erste Klemmen-FET aktiviert, um einen Schutz gegenüber Überlastungsereignissen bereitzustellen, die die Spannung des Schalterknotens bezüglich Masse erhöhen, während der zweite Klemmen-FET aktiviert wird, um einen Schutz gegenüber Überlastungsereignissen bereitzustellen, die die Spannung des Schalterknotens bezüglich Masse verringern.
Der erste Klemmen-FET ist in Reihe mit der ersten Diode platziert, die derart gepolt ist, dass ein Vorwärtsstrom durch die Vorwärtsschutzschaltung läuft und ein Rückwärtsstrom durch die Vorwärtsschutzschaltung gesperrt wird. Zusätzlich dazu ist der zweite Klemmen-FET in Reihe mit der zweiten Diode platziert, die derart gepolt ist, dass ein Vorwärtsstrom durch die Rückwärtsschutzschaltung gesperrt wird und ein Rückwärtsstrom durch die Rückwärtsschutzschaltung läuft. Dementsprechend unterstützt der Einschluss der ersten Diode und der zweiten Diode in der Klemme gerichtete Ströme mit gewünschter Polarität durch die Vorwärtsschutzschaltung und Rückwärtsschutzschaltung der Klemme, wodurch ein zweckmäßiges Klemmen unterstützt wird.
1 ist ein schematisches Diagramm einer Ausführungsform eines elektronischen Systems 10. Das elektronische System 10 weist einen Systemstift 1, eine TVS(transient-voltage suppression)-Diode 2, einen Widerstand 3, einen Kondensator 4 und einen Halbleiter-Die 5 auf. Der Halbleiter-Die 5 weist einen Signalstift oder ein Signalpad 9, ein Massepad 13 und einen fehlertoleranten Schalter 15 auf. Ein Halbleiter-Die wird hierin auch als eine integrierte Schaltung (IC) oder ein Halbleiterchip bezeichnet. Wie in 1 dargestellt, weist der fehlertolerante Schalter 15 eine Schalterkomponente 6, eine ESD-Schutzkomponente 7 und eine EOS-Schutzkomponente 8 auf. Der fehlertolerante Schalter 15 kann gemäß einer beliebigen der Ausführungsformen hierin implementiert werden.
Das elektronische System 10 veranschaulicht eine Ausführungsform eines elektronischen Systems, das einen Halbleiter-Die mit einer elektrischen Schnittstelle aufweist, die gemäß den Lehren hierin implementiert wird. Obwohl eine Ausführungsform eines elektronischen Systems dargestellt ist, können die Lehren hierin bei elektronischen Systemen angewendet werden, die auf eine breite Vielfalt von Weisen implementiert werden. Obwohl nicht in 1 abgebildet, kann der Halbleiter-Die 5 einen zusätzlichen Schaltkreis und zusätzliche Pads aufweisen, die zur Übersichtlichkeit aus 1 weggelassen wurden.
Bei der veranschaulichten Ausführungsform sind der Systemstift 1, die TVS-Diode 2, der Widerstand 3 und der Kondensator 4 extern zum Halbleiter-Die 5 implementiert. Bei einem Beispiel ist der Halbleiter-Die 5 beispielsweise auf einem Modul enthalten und die TVS-Diode 2, der Widerstand 3 und der Kondensator 4 entsprechen anderen Komponenten auf dem Modul, wie etwa oberflächenbefestigten Komponenten. Bei einem anderen Beispiel wird das elektronische System 10 auf einer Leiterplatte implementiert, wobei die TVS-Diode 2, der Widerstand 3, der Kondensator 4 und der Halbleiter-Die 5 daran als Komponenten angebracht sind.
Wie in 1 dargestellt, ist die Schalterkomponente 6 elektronisch zwischen einem Schalterknoten (SW) und einem Masseknoten geschaltet. Zusätzlich dazu ist der SW mit dem Signalpad 9 verbunden und der Masseknoten ist mit dem Massepad 13 gekoppelt. Die Schalterkomponente 6 wird chipintern implementiert und kann eine Anzahl von Funktionen bereitstellen. Die Schalterkomponente 6 kann zum Beispiel verwendet werden, um eine Gleichtaktspannung des SW zu steuern und/oder einen Signalstrom zu leiten. Der Signalverarbeitungsschaltkreis kann beispielsweise verwendet werden, um die Spannung über die Schalterkomponente 6 zu erfassen, wenn die Schalterkomponente 6 geschlossen ist.
Bei gewissen Implementierungen wird die Schalterkomponente 6 durch ein Register (in 1 nicht dargestellt) gesteuert. Der spezifische Widerstand der geschlossenen Schalterkomponente 6 kann basierend auf der Anwendung variieren. Bei einem Beispiel liefert die Schalterkomponente 6 etwa einen 1-kΩ-Widerstandspfad zwischen dem SW und Masse. Obwohl ein Beispiel des spezifischen Schalterwiderstands bereitgestellt ist, sind andere Implementierungen möglich, wie etwa ein spezifischer Widerstand, der basierend auf einer Zielanwendung ausgewählt wird.
Der Spannungsbereich des Systemstifts 1 kann während des Betriebs und/oder basierend darauf, ob der Chip mit Leistung versorgt wird oder nicht mit Leistung versorgt wird, variieren. Bei einem Beispiel wird die Spannung des SW mit einem Spannungsbereich von etwa -1,6 V bis etwa 2,4 V betrieben. Wenn über dem Spannungsbereich gearbeitet wird, kann vorgegeben werden, dass der fehlertolerante Schalter 15 mit speziellen Aus-Zustand-Leckagebeschränkungen arbeitet, beispielsweise einem Aus-Zustand-Leckverlust von weniger als etwa 5 nA bei etwa 35 °C. Obwohl verschiedene beispielhafte Betriebs- und Leistungsfähigkeitsparameter beschrieben wurden, sind andere Implementierungen möglich.
Der Systemstift 1 kann eine Vielfalt von Überspannungsereignissen empfangen, wie etwa EOS- und/oder ESD-Ereignissen. Darüber hinaus kann der Systemstift 1 mit einem relativ großen Spannungsbereich arbeiten, beispielsweise +/-30 V.
2 ist ein schematisches Diagramm eines fehlertoleranten Schalters 40 gemäß einer Ausführungsform. Der fehlertolerante Schalter 40 weist einen Schalter 14, einen Gatetreiber 23 und eine Klemme 24 auf. Wie in 2 dargestellt, weist der Schalter 14 einen p-Typ-Metalloxidhalbleiter(PMOS)-Schaltertransistor 11 und einen n-Typ-Metalloxidhalbleiter(NMOS)-Schaltertransistor 12 auf.
Obwohl eine Ausführungsform mit MOS-Transistoren dargestellt ist, sind andere Implementierungen möglich. Andere Typen von Feldeffekttransistoren, die ein Gateoxid weglassen (beispielsweise Metall-Halbleiter-Feldeffekttransistoren oder MESFETs), können beispielsweise verwendet werden.
Wie in 2 dargestellt, sind der PMOS-Schaltertransistor 11 und der NMOS-Schaltertransistor 12 zwischen einem Schalterknoten (SW) und einem Masseknoten (GND) elektrisch in Reihe geschaltet, um als der Schalter 14 zu dienen. Zusätzlich dazu steuert die Gatetreiberschaltung 23 die Gatespannungen des PMOS-Schaltertransistors 11 und des NMOS-Schaltertransistors 12, um den Schalter 14 zu öffnen oder zu schließen.
Bei gewissen Implementierungen liefert die Gatetreiberschaltung 23 eine Pegelumsetzung. Die Gatetreiberschaltung 23 kann zum Beispiel ein oder mehrere Eingangssteuersignale (CTL) von einer ersten Spannungsdomäne empfangen und Gatesteuerspannungen für den PMOS-Schaltertransistor 11 und den NMOS-Schaltertransistor 12 in einer zweiten Spannungsdomäne ausgeben. Bei gewissen Implementierungen wird das CTL von chipinternen Registern (beispielsweise dem Register 411 von 14) empfangen. Andere Implementierungen sind jedoch möglich.
Der fehlertolerante Schalter 40 weist eine Klemme 24 auf, die eine Vorwärtsschutzschaltung 27 und eine Rückwärtsschutzschaltung 28 aufweist. Die Vorwärtsschutzschaltung 27 liefert einen Schutz gegenüber einer Überlastung, die die Spannung des SW bezüglich des GND erhöht, während die Rückwärtsschutzschaltung 28 einen Schutz gegenüber einer Überlastung liefert, die die Spannung des SW bezüglich des GND verringert. Somit arbeitet die Klemme 24 bidirektional, um die Robustheit des fehlertoleranten Schalters 40 gegenüber einer Überlastung mit sowohl positiver Polarität als auch negativer Polarität zu verbessern.
Bei der veranschaulichten Ausführungsform weist die Vorwärtsschutzschaltung 27 eine erste Diode 31 und einen ersten NMOS-Klemmentransistor 33 auf, die zwischen dem SW und dem GND elektrisch in Reihe geschaltet sind. Zusätzlich dazu weist die Vorwärtsschutzschaltung 27 eine erste Gate-Bias-Schaltung 35 zum Biasing des Gates des ersten NMOS-Klemmentransistors 33 auf. Die Rückwärtsschutzschaltung 28 weist eine zweite Diode 32 und einen zweiten NMOS-Klemmentransistor 34 auf, die zwischen dem SW und dem GND elektrisch in Reihe geschaltet sind. Zusätzlich dazu weist die Rückwärtsschutzschaltung 28 ferner eine zweite Gate-Bias-Schaltung 36 zum Biasing des Gates des zweiten NMOS-Klemmentransistors 34 auf. Bei diesem Beispiel werden die NMOS-Klemmentransistoren in der Klemme 24 verwendet. Andere Implementierungen sind jedoch möglich.
Wie in 2 dargestellt, ist die erste Diode 31 von einer Anode zu einer Kathode zwischen dem SW und dem GND geschaltet, während die zweite Diode 32 von der Kathode zu der Anode zwischen dem SW und dem GND geschaltet ist. Das Implementieren der ersten Diode 31 und der zweiten Diode 32 auf diese Art und Weise liefert eine Spannungssperrung, die verhindert, dass die Vorwärtsschutzschaltung 27 aufgrund einer Überlastung mit negativer Polarität aktiviert wird, und die verhindert, dass die Rückwärtsschutzschaltung 28 aufgrund einer Überlastung mit positiver Polarität aktiviert wird. Bei gewissen Implementierungen werden die erste Diode 31 und die zweite Diode 32 unter Verwendung von Dioden mit p-n-Übergang, diodengeschalteten Transistoren oder einer Kombination davon implementiert. Andere Implementierungen sind jedoch möglich.
Durch das Einschließen der Klemme 24 wird die Robustheit des Schalters 14 gegenüber einer Überlastung verbessert.
Bei gewissen Implementierungen werden der Gatetreiber 23 und/oder der Schalter 14 mit Schutzmerkmalen implementiert, um eine Toleranz gegenüber einer Überspannung und/oder harschen elektrischen Betriebszuständen zu verbessern. Zusätzlich oder alternativ dazu wird die Klemme 24 implementiert, um mit geringem Leckverlust zu arbeiten, beispielsweise Implementieren der ersten Gate-Bias-Schaltung 35 und der zweiten Gate-Bias-Schaltung 36, um den ersten Klemmentransistor bzw. den zweiten Klemmentransistor 36 für niedrige statische Leistungsdissipation vorzuspannen, während ein geeignetes Klemmen beibehalten wird.
3 ist ein schematisches Diagramm eines fehlertoleranten Schalters 100 gemäß einer anderen Ausführungsform. Der fehlertolerante Schalter 100 weist einen Schalter 41, einen Gatetreiber 43 und eine Klemme 44 auf. Wie in 3 dargestellt, sind der Schalter 41 und die Klemme 44 miteinander zwischen dem SW und dem GND elektrisch parallel geschaltet.
Bei der veranschaulichten Ausführungsform weist der Schalter 41 einen PMOS-Schaltertransistor 21, einen NMOS-Schaltertransistor 22 und einen Reihenschalterwiderstand 25 auf. Um eine verbesserte Robustheit gegenüber einem Bereich von Schalter-Biasing-Zuständen bereitzustellen, weist der Schalter 41 ferner eine erste Gateklemme 51, eine zweite Gateklemme 52 und eine dritte Gateklemme 53 auf.
Wie in 3 dargestellt, weist der Gatetreiber 43 eine Sperrdiode 60, einen ersten NMOS-Treibertransistor 61, einen ersten PMOS-Treibertransistor 63, einen ersten Eingangspuffer 65, einen zweiten NMOS-Treibertransistor 62, einen zweiten PMOS-Treibertransistor 64 und einen zweiten Eingangspuffer 66 auf.
Der erste Eingangspuffer 65 wird durch eine positive Versorgungsspannung (VPOS) und eine negative Versorgungsspannung (VNEG) mit Leistung versorgt. Bei einem Beispiel besitzen die VPOS und die VNEG einen Nennspannungspegel von etwa +1,6 V bzw. -1,6 V. Andere Implementierungen sind jedoch möglich. Wie in 3 dargestellt, sind die Sperrdiode 60, der erste PMOS-Treibertransistor 63 und der erste NMOS-Treibertransistor 61 zwischen der VPOS und der VNEG elektrisch in Reihe geschaltet. Zusätzlich dazu werden die Gates des ersten NMOS-Treibertransistors 61 und des ersten PMOS-Treibertransistors 63 durch einen Ausgang des ersten Eingangspuffers 65 gesteuert.
Weiterhin unter Bezugnahme auf 3 wird der zweite Eingangspuffer 66 durch die VPOS und den GND mit Leistung versorgt. Zusätzlich dazu sind der zweite PMOS-Treibertransistor 64 und der zweite NMOS-Treibertransistor 62 zwischen der VPOS und dem GND elektrisch in Reihe geschaltet. Zusätzlich dazu werden die Gates des zweiten NMOS-Treibertransistors 62 und des zweiten PMOS-Treibertransistors 64 durch einen Ausgang des zweiten Eingangspuffers 66 gesteuert.
Bei der veranschaulichten Ausführungsform empfängt der erste Eingangspuffer 65 einen ersten Steuereingang (CTL1) und empfängt der zweite Eingangspuffer 66 einen zweiten Steuereingang (CTL2). Bei gewissen Implementierungen werden der CTL1 und der CTL2 gemeinsam beispielsweise durch ein Schaltersteuersignal gesteuert, das zum Steuern der Gates des PMOS-Schaltertransistors 21 und des NMOS-Schaltertransistors 22 verwendet wird, um den Schalter zu öffnen oder zu schließen. Obwohl der CTL1 und der CTL2 während des Normalbetriebs gemeinsam gesteuert werden können, können transientes Schalten und/oder ungesteuerte Initialisierungszustände während des Startens oder des Anschaltens des Chips dazu führen, dass der CTL1 und der CTL2 unterschiedliche Werte aufweisen. Somit weist das Biasing der Gatespannungen des PMOS-Schaltertransistors 21 und des NMOS-Schaltertransistors 22 einen Bereich von Spannungszuständen auf.
Zum Beispiel können nicht nur sowohl der NMOS- als auch PMOS-Schaltertransistor zusammen aus- oder eingeschaltet werden, um den Schalter zu öffnen oder zu schließen, sondern kann der NMOS-Schaltertransistor 21 eingeschaltet werden und der PMOS-Schaltertransistor 22 ausgeschaltet werden, oder umgekehrt. Darüber hinaus kann das Biasing durch Zustände, in denen die VPOS und die VNEG nicht vorhanden sind (beispielsweise wenn der Chip nicht mit Leistung versorgt wird oder ein Teil des Chips, der den fehlertoleranten Schalter 100 enthält, nicht mit Leistung versorgt wird), und/oder durch einen DC-Spannungspegel des SW kompliziert werden.
Durch das Einschließen von einer oder mehreren der Gateklemmen 51-53 wird die Robustheit des NMOS-Schaltertransistors 21 und des PMOS-Schaltertransistors 22 über variierende Schalter-Biasing-Zustände verbessert.
Bei der veranschaulichten Ausführungsform ist die erste Gateklemme 51 zwischen dem Gate und der Source des PMOS-Schaltertransistors 21 geschaltet, während die zweite Gateklemme 52 zwischen dem Gate und der Source des NMOS-Schaltertransistors 22 geschaltet ist. Somit dienen die erste Gateklemme 51 und die zweite Gateklemme 52 als Gate-zu-Source(V_GS)-Klemmen, die die Gatespannung bezüglich der Sourcespannung klemmen. Zusätzlich dazu ist die dritte Gateklemme 53 zwischen dem Gate des PMOS-Schaltertransistors 21 und der VNEG geschaltet und unterstützt das Klemmen der Gatespannung bezüglich der VNEG.
Wie in 3 dargestellt, sind ein Body und eine Source des PMOS-Schaltertransistors 21 miteinander verbunden und sind ein Body und eine Source des NMOS-Schaltertransistors 22 miteinander verbunden. Obwohl eine Implementierung von Body-Biasing dargestellt ist, sind andere Implementierungen möglich, einschließlich unter anderem Implementierungen, in denen eine Body-Biasing-Schaltung enthalten ist, um den Body des PMOS-Schaltertransistors 21 und/oder den Body des NMOS-Schaltertransistors 22 vorzuspannen, um geringen Aus-Zustand-Leckverlust zu erzielen.
Bei der veranschaulichten Ausführungsform ist die Sperrdiode 60 zwischen der VPOS und einer Source des ersten PMOS-Treibertransistors 63 enthalten. Die Sperrdiode 60 liefert eine Isolation während eines Herunterfahrzustands, beispielsweise wenn die veranschaulichten Spannungsversorgungen und die Masse bei dem gleichen elektrischen Potenzial arbeiten.
Die durch die Sperrdiode 60 bereitgestellte Isolation hilft auch dabei, das Gateoxid der Transistoren des Schalters 41 zu schützen. Die Sperrdiode 60 kann beispielsweise unterstützen, einen Spannungsaufbau über den Gate-zu-Drain-Übergang des PMOS-Schaltertransistors 21 zu verhindern, wodurch die Gateoxidzuverlässigkeit verbessert wird. Die Sperrdiode 60 unterstützt ferner die Reduzierung von Leckstrom, um eine niedrige statische Leistungsdissipation zu erzielen.
Weiterhin unter Bezugnahme auf 3 weist die Klemme 44 einen Sperrwiderstand 70, eine erste Diode 31, eine zweite Diode 32, einen ersten Klemmen-NMOS-Transistor 33, einen zweiten Klemmen-NMOS-Transistor 34, eine erste Gate-Bias-Schaltung 45, eine zweite Gate-Bias-Schaltung 46, einen ersten Auslösewiderstand 71, einen ersten Auslösekondensator 73, einen zweiten Auslösewiderstand 72 und einen zweiten Auslösekondensator 74 auf.
Die erste Gate-Bias-Schaltung 45 weist diodengeschaltete PMOS-Transistoren 71-75 (in diesem Beispiel fünf) und einen Widerstand 87 in Reihe auf. Obwohl fünf Transistoren dargestellt sind, können mehr oder weniger Transistoren in Reihe enthalten sein. Die erste Gate-Bias-Schaltung 45 steuert eine DC-Gate-Bias-Spannung des ersten NMOS-Klemmentransistors 33, um ein Strom-Biasing mit geringem Leckverlust bereitzustellen. Die Anzahl von Dioden (beispielsweise Dioden mit p-n-Übergang und/oder diodengeschaltete Transistoren) können die Steuerung einer Auslösespannung des ersten NMOS-Klemmentransistors 33 unterstützen.
Bei dieser Ausführungsform sind der erste Auslösewiderstand 71 und der erste Auslösekondensator 73 enthalten, um eine Kopplung bereitzustellen, die eine Einschaltgeschwindigkeit des ersten NMOS-Klemmentransistors 33 als Reaktion auf ein Überlastungsereignis mit positiver Polarität am SW verbessert. Bei einer anderen Ausführungsform sind der erste Auslösewiderstand 71 und der erste Auslösekondensator 73 zugunsten der Verwendung der ersten Gate-Bias-Schaltung 45 weggelassen, um den ersten NMOS-Klemmentransistor 33 als Reaktion auf eine Überlastung zu aktivieren.
Die zweite Gate-Bias-Schaltung 46 weist diodengeschaltete NMOS-Transistoren 81-83 (in diesem Beispiel drei) und einen Widerstand 88 in Reihe auf und wird betrieben, um eine DC-Gate-Bias-Spannung des zweiten NMOS-Klemmentransistors 34 zu steuern, um ein Strom-Biasing mit geringem Leckverlust bereitzustellen. Obwohl drei Transistoren dargestellt sind, können mehr oder weniger Transistoren in Reihe enthalten sein. Die Anzahl von Dioden (beispielsweise Dioden mit p-n-Übergang und/oder diodengeschaltete Transistoren) können die Steuerung einer Auslösespannung des zweiten NMOS-Klemmentransistors 34 unterstützen. Bei dieser Ausführungsform sind der zweite Auslösewiderstand 72 und der zweite Auslösekondensator 74 enthalten, um eine Kopplung bereitzustellen, die eine Einschaltgeschwindigkeit des zweiten NMOS-Klemmentransistors 34 als Reaktion auf ein Überlastungsereignis mit negativer Polarität am SW verbessert. Bei einer anderen Ausführungsform sind der zweite Auslösewiderstand 72 und der zweite Auslösekondensator 74 weggelassen.
4A ist ein schematisches Diagramm einer Ausführungsform einer Klemme 110 für einen fehlertoleranten Schalter. Die Klemme 110 weist eine erste Diode 31, eine zweite Diode 32, einen ersten NMOS-Klemmentransistor 33, einen zweiten NMOS-Klemmentransistor 34, ein erstes Gate-Bias-Netzwerk oder eine erste Gate-Bias-Schaltung 35 und eine zweite Gate-Bias-Schaltung 36 auf. Die Klemme 110 ist bei dieser Ausführungsform zwischen dem SW und dem GND geschaltet.
Der Einschluss der ersten Diode 31 und der zweiten Diode 32 unterstützt die Bereitstellung einer Rückwärtssperrung, um dadurch für sowohl positive als auch negative Spannungsdifferenzen zwischen dem SW und dem GND zu arbeiten. Bei einem Beispiel werden der erste NMOS-Klemmentransistor 33 und der zweite NMOS-Klemmentransistor 34 unter Verwendung von 3,3V-NMOS-Vorrichtungen implementiert. Andere Implementierungen sind jedoch möglich.
Die erste Gate-Bias-Schaltung 35 und die zweite Gate-Bias-Schaltung 36 können auf eine breite Vielfalt von Weisen implementiert werden, einschließlich unter anderem unter Verwendung von Sperrschichtdioden und/oder diodengeschalteten MOS-Transistoren für Biasing.
Bei gewissen Implementierungen liefert die Klemme 110 einen Schutz gegenüber sowohl ESD- als auch EOS-Ereignissen.
Die Klemme 110 kann für eine breite Vielfalt von Entwurfsfenstern implementiert werden. Bei einem Beispiel wird die Klemme 110 implementiert, um für -1,6 V und 2,3 V bei 35 °C einen Leckverlust von unterhalb 5 nA bereitzustellen, während ausreichend Strom geklemmt wird, um eine Beschädigung aufgrund von Überspannung zu verhindern, die auftritt, bevor eine TVS-Diode (beispielsweise die TVS-Diode 2 von 1) eingeschaltet werden kann, um einen Schutz zu liefern.
4B ist ein schematisches Diagramm einer anderen Ausführungsform einer Klemme 120 für einen fehlertoleranten Schalter. Die Klemme 120 von 4B ähnelt der Klemme 110 von 4A, mit der Ausnahme, dass die Klemme 120 von 4B ferner einen Sperrwiderstand 111 aufweist.
Der Sperrwiderstand 111 weist einen Widerstandswert auf, der ausreichend hoch ist, um ESD-Ereignisse zu sperren, und somit dient die Klemme 120 dafür, gegenüber EOS-Ereignissen, aber nicht ESD-Ereignissen zu schützen. Bei derartigen Implementierungen kann ein separater ESD-Schutzschaltkreis chipintern und/oder chipextern enthalten sein.
Bei einer Ausführungsform liefert die Klemme 110 von 4A und/oder die Klemme 120 von 4B einen Schutz für einen ein- oder ausgeschalteten Schalter (beispielsweise den Schalter 14 von 2 oder den Schalter 41 von 3). Zusätzlich dazu werden die Gate-zu-Source-Spannungen (V_GS) der NMOS-Klemmentransistoren 33-34 gesteuert, um einen geringen Leckverlust zu erzielen, wenn der Schalter ausgeschaltet ist, und um ein robustes Klemmen bereitzustellen, wenn der Schalter eingeschaltet ist. Bei einem Beispiel wird geringer Leckverlust für die Spannung des Aus-Zustands (< 100 mV) bereitgestellt, während ein robustes Klemmen für die Spannung des Ein-Zustands (> 500 mV) bereitgestellt wird.
5 ist ein Graph eines Beispiels für Klemmspannung gegenüber V_GS für die Klemme von 4B. Der Graph weist eine erste grafische Darstellung von V_GS, die durch die erste Gate-Bias-Schaltung 35 als Reaktion auf eine positive DC-Spannung zwischen dem SW und dem GND bereitgestellt wird, und eine zweite grafische Darstellung von V_GS, die durch die zweite Gate-Bias-Schaltung 36 als Reaktion auf eine negative DC-Spannung zwischen dem SW und dem GND bereitgestellt wird, auf.
Bei diesem Beispiel werden die erste Gate-Bias-Schaltung 35 und die zweite Gate-Bias-Schaltung 36 mit unterschiedlichen Schaltungsimplementierungen implementiert, um gewünschte Vorwärts- und Rückwärtsauslösespannungen bereitzustellen. Beispielsweise kann eine erste Anzahl von in Reihe enthaltenen Dioden für die erste Gate-Bias-Schaltung 35 so ausgewählt werden, dass eine gewünschte Vorwärtsauslösespannung erzielt wird, während eine zweite Anzahl von in Reihe enthaltenen Dioden für die zweite Gate-Bias-Schaltung 36 so ausgewählt werden kann, dass eine gewünschte Rückwärtsauslösespannung erzielt wird. Die erste Anzahl von Dioden und die zweite Anzahl von Dioden können basierend auf gewünschten Klemmcharakteristiken dieselbe oder unterschiedlich sein. Obwohl ein Beispiel von Reihendioden beschrieben wurde, können die Lehren hierin bei anderen Implementierungen von Bias-Schaltungen angewendet werden.
6 ist ein schematisches Diagramm einer anderen Ausführungsform einer Klemme 44 für einen fehlertoleranten Schalter. Die Klemme 44 ist wie oben unter Bezugnahme auf 3 beschrieben. Die Klemme 44 weist zum Beispiel einen Sperrwiderstand 70, eine erste Diode 31, eine zweite Diode 32, einen ersten Klemmen-NMOS-Transistor 33, einen zweiten Klemmen-NMOS-Transistor 34, eine erste Gate-Bias-Schaltung 45, eine zweite Gate-Bias-Schaltung 46, einen ersten Auslösewiderstand 71, einen ersten Auslösekondensator 73, einen zweiten Auslösewiderstand 72 und einen zweiten Auslösekondensator 74 auf.
7A ist ein Graph eines Beispiels für Strom gegenüber Spannung für die Klemme 44 von 6. Die angelegte DC-Spannung entspricht einer Spannungsdifferenz zwischen dem SW und dem GND. Wie in 7A dargestellt, ist eine beispielhafte Leistungsfähigkeit für sowohl positive als auch negative Spannungsdifferenzen abgebildet.
7B ist ein Graph eines Beispiels für Leckstrom gegenüber Spannung für die Klemme 44 von 6. Der Leckstrom wird für langsame 191, nominelle 192 und schnelle 193 Verarbeitungsecken oder -modelle simuliert.
8A ist ein schematisches Diagramm einer anderen Ausführungsform eines elektronischen Systems 210, das einen fehlertoleranten Schalter 15 aufweist. Das elektronische System 210 von 8A ähnelt dem elektronischen System 10 von 1, mit der Ausnahme, dass das elektronische System 210 spezifische Komponentenwerte für die TVS-Diode 2, den Widerstand 3 und den Kondensator 4 von 1 veranschaulicht. Insbesondere weist das elektronische System 210 von 8A eine TVS-Diode 202, die mit Klemmen von etwa +/-20 V arbeitet (beispielsweise einem Auslöser von 22V und 0,7 V am Widerstand), einen Widerstand 203 mit einem Widerstandswert von etwa 68 kΩ und einen Kondensator 204 mit einer Kapazität von etwa 56 pF auf. Obwohl ein Beispiel für Komponentenwerte dargestellt ist, können andere Implementierungen von Komponentenwerten verwendet werden.
8B ist ein Graph eines Beispiels für Klemmspannung gegenüber Überlastungsspannung für das elektronische System 210 von 8A. Der Graph bildet Simulationen der Spannung des SW für schnelle 211, nominelle 212 und langsame 213 Verarbeitungsecken ab.
9A ist ein schematisches Diagramm einer Gateklemme 310 gemäß einer Ausführungsform. Die Gateklemme 310 weist Klemmtransistoren 301a, 301b, ... 301n in Reihe zwischen einem Anschluss VG und einem Anschluss VS auf. Obwohl drei Transistoren dargestellt sind, können mehr oder weniger Transistoren in Reihe enthalten sein. Bei gewissen Implementierungen ist der Anschluss VG mit einem Gate eines MOS-Transistors verbunden und ist VS mit einer Source des MOS-Transistors verbunden, um V_GS-Klemmen bereitzustellen.
9B ist ein schematisches Diagramm einer Gateklemme 320 gemäß einer anderen Ausführungsform. Die Gateklemme 320 weist bei diesem Beispiel fünf NMOS-Klemmentransistoren in Reihe zwischen dem VG und dem VS auf. Bei der veranschaulichten Ausführungsform werden die NMOS-Transistoren mit Tiefe-n-Wanne(DNW: deep n-type well)-Isolation implementiert.
10 ist ein Graph eines Beispiels für Strom gegenüber Spannung für die Gateklemme 320 von 9B. Wie in 10 dargestellt, fließt ein Strom, während sich die Spannungsdifferenz zwischen dem VG und dem VS erhöht, um das Klemmen bereitzustellen. Durch das Auswählen einer Anzahl von Transistoren in Reihe kann eine gewünschte Klemmspannung erzielt werden.
Bei diesem Beispiel erzielte das Stapeln von fünf NMOS-Transistoren mit DNW-Isolation ein Klemmen von 2,1 V bei 1 µA. Das Erhöhen der Anzahl von Stapeln kann den Klemmpunkt weiter erhöhen.
11 ist ein Graph eines Beispiels für eine simulierte ESD-Leistungsfähigkeit für das elektronische System 210 von 8A. Der Graph enthält grafische HBM-Darstellungen (HBM: human body model - Menschlicher-Körper-Modell) von Spannung und Strom für ESD- und EOS-Ereignisse.
Die 12A und 12B sind schematische Diagramme verschiedener Beispiele für Bias-Zustände eines Schalters. Bei diesen Beispielen werden die NMOS- und PMOS-Transistoren unter Verwendung von 5V-erweiterten Drain-Vorrichtungen implementiert, und Biasing ist im Zusammenhang des elektronischen Systems 210 von 8A abgebildet. Zusätzlich dazu ist für Zuordnungserwägungen ein absoluter Wert der Gate-zu-Drain-Spannung (V_GD) auf geringer als etwa 5,5 V beschränkt und ist ein absoluter Wert der Gate-zu-Source-Spannung (V_GS) auf geringer als etwa 2,8 V beschränkt. Obwohl beispielhafte Betriebsbeschränkungen für V_GD und V_GS beschrieben wurden, sind andere Zuverlässigkeitsspannungserwägungen möglich. Derartige Zuverlässigkeitsbeschränkungen können zum Beispiel mit einer Anzahl von Faktoren variieren, einschließlich unter anderem einer speziellen Verarbeitungstechnologie und/oder Transistorimplementierung.
Um eine Beschädigung zu verhindern, wie etwa Gateoxidbeschädigung, sollte das Gate-Bias der NMOS- und PMOS-Transistoren über jeden möglichen Biasing-Zustand gesteuert werden, um die V_GD und V_GS innerhalb eines zuverlässigen Spannungsbereichs zu halten.
12A ist ein schematisches Diagramm eines Beispiels für Bias-Zustände eines Schalters. Das Beispiel ist für einen positiven Bias-Zustand von 3,6 V des SW veranschaulicht.
Wenn sowohl die NMOS- als auch PMOS-Transistoren eingeschaltet sind, ist bei diesem Beispiel kein Gateoxidzuverlässigkeitsrisiko vorhanden, da im Wesentlichen der gesamte Spannungsaufbau über den 68-kΩ-Widerstand 203 von 8A liegt. Somit gibt es einen relativ kleinen Spannungsaufbau über den Schalter.
Wenn sowohl die NMOS- als auch PMOS-Transistoren ausgeschaltet sind, ist ein Gateoxidzuverlässigkeitsrisiko vorhanden. Zum Beispiel ist PMOS-Gatespannung (VG) < Sourcespannung (VS) und NMOS-VG < VS. Zusätzlich dazu ist NMOS-VG = 0, VD = 3,6 V (Drain-Seite kann bis zu etwa 5,5 V handhaben). Der schlimmste Fall des PMOS ist VG = 0 bis -1,6 V, VS = 2,9 V (VG kann < 0 V bis etwa -1,6 V betragen).
Für den Fall, bei dem sowohl die NMOS- als auch PMOS-Transistoren ausgeschaltet sind, kann die V_GS des PMOS-Transistors somit im Bereich von etwa 2,9 V bis 4,5 V liegen und somit die V_GS-Zuverlässigkeitsspannungsbeschränkung von 2,8 V überschreiten. Der schlimmste Fall kann zum Beispiel etwa VG = 0 V bis -1,6 V, VS = 2,9 V betragen. Durch das Einschließen einer oder mehrerer V_GS-Klemmen, wie oben unter Bezugnahme auf 2 und 9A-10 beschrieben, können zuverlässige Betriebszustände des Schaltertransistors über unterschiedliche Schalter-Bias-Zustände erzielt werden. Bei diesem Beispiel können beispielsweise eine oder mehrere V_GS-Klemmen verwendet werden, um ein Gatepotenzial beizubehalten, das geringer als etwa 2,5 V ist.
Weiterhin unter Bezugnahme auf 12A ist, wenn der PMOS-Transistor ausgeschaltet ist und der NMOS-Transistor eingeschaltet ist, kein Gateoxidzuverlässigkeitsrisiko vorhanden. Zum Beispiel ist PMOS-VG > VS und NMOS-VG > VS. Zusätzlich dazu überschreitet die V_GS des PMOS-Transistors nicht 3,6 V und das PMOS-Gate wird hochgesetzt, um es auszuschalten. Des Weiteren wird der NMOS-Transistor mit vernachlässigbarem Spannungsaufbau eingeschaltet.r
Wenn sowohl der PMOS-Transistor als auch der NMOS-Transistor ausgeschaltet ist, ist kein Gateoxidzuverlässigkeitsrisiko vorhanden. Zum Beispiel ist PMOS-VG > VS und NMOS-VG < VS. Zusätzlich dazu überschreitet die V_GS des PMOS-Transistors nicht 3,6 V und das PMOS-Gate wird hochgesetzt, um es auszuschalten. Des Weiteren ist der NMOS-Transistor ausgeschaltet und weist einen vernachlässigbaren Spannungsaufbau auf, da der PMOS-Transistor ausgeschaltet ist und die VD des NMOS-Transistors relativ nahe an 0 V liegt.
12B ist ein schematisches Diagramm eines anderen Beispiels für Bias-Zustände eines Schalters. Das Beispiel ist für einen negativen Bias-Zustand von -5 V veranschaulicht.
Wenn sowohl der NMOS- als auch der PMOS-Transistor eingeschaltet ist, ist kein Gateoxidzuverlässigkeitsrisiko vorhanden, da im Wesentlichen der gesamte Spannungsaufbau über den 68-kΩ-Widerstand 203 von 8A liegt. Somit gibt es einen relativ kleinen Spannungsaufbau über den Schalter.
Wenn der PMOS-Transistor eingeschaltet ist und der NMOS-Transistor ausgeschaltet ist, ist kein Gateoxidzuverlässigkeitsrisiko vorhanden. Zum Beispiel ist PMOS-VG < VS und NMOS-VG < VS. Zusätzlich dazu ist für den NMOS-Transistor VG = 0 und VD = -4,2 V (Drain-Seite kann bis zu etwa 5,5 V handhaben). Des Weiteren ist für den PMOS-Transistor, falls VS = -4,2 V, VG ~ -5 V. Somit ist V_GS relativ klein und V_GD ist < 5,5 V (da dies bei diesem Beispiel eine erweiterte Drain-Vorrichtung ist).
Wenn der PMOS-Transistor ausgeschaltet ist und der NMOS-Transistor ausgeschaltet ist, ist kein Gateoxidzuverlässigkeitsrisiko vorhanden. Zum Beispiel ist PMOS-VG > VS und NMOS-VG > VS. Zusätzlich dazu wird, da der NMOS eingeschaltet ist, die VS des PMOS-Transistors nahe an 0 V liegen und die V_GS des PMOS-Transistors wird klein sein. Des Weiteren kann ein Spannungsaufbau an der PMOS-Drain-Seite etwa 5,5 V handhaben, da dies eine erweiterte Drain-Vorrichtung ist.
Wenn der PMOS-Transistor ausgeschaltet ist und der NMOS-Transistor ausgeschaltet ist, ist ein Zuverlässigkeitsrisiko unter diesem Bias-Zustand vorhanden. Zum Beispiel ist PMOS-VG > VS und NMOS-VG < VS. Zusätzlich dazu ist für den NMOS-Transistor NMOS-VG = 0 bis -1,6 V, VD = -4,2 V (Drain-Seite kann bis zu 5,5 V handhaben). Für den PMOS-Transistor beträgt im schlimmsten Fall VG etwa 0 V, VS beträgt etwa -4,2 V, was die V_GS-Beschränkungen überschreitet. In Bezug auf V_GD beträgt VG = 0 V und VD = -4,2 V, was innerhalb der V_GD-Beschränkungen liegt.
Durch das Einschließen einer oder mehrerer V_GS-Klemmen, wie oben beschrieben, können zuverlässige Betriebszustände des Schaltertransistors über unterschiedliche Schalter-Bias-Zustände erzielt werden.
Obwohl verschiedene Beispiele für Simulationsparameter und Leistungsfähigkeitsergebnisse bereitgestellt wurden, können Simulations- oder Messergebnisse basierend auf einer breiten Vielfalt von Faktoren variieren, wie etwa Simulationsmodellen, Simulationswerkzeugen, Simulationsparametern, Messbedingungen, Herstellungstechnologie und/oder Implementierungseinzelheiten. Dementsprechend sind andere Ergebnisse möglich.
13 ist ein schematisches Diagramm einer anderen Ausführungsform einer Klemme 340 für einen fehlertoleranten Schalter. Die Klemme 340 weist einen Sperrwiderstand 70, eine erste Diode 31, eine zweite Diode 32, einen ersten Klemmen-NMOS-Transistor 33, einen zweiten Klemmen-NMOS-Transistor 34, einen ersten Auslösewiderstand 71, einen ersten Auslösekondensator 73, einen zweiten Auslösewiderstand 72, einen zweiten Auslösekondensator 74, eine erste Gate-Bias-Schaltung 345, eine zweite Gate-Bias-Schaltung 346, eine erste Body-Bias-Schaltung 351 und eine zweite Body-Bias-Schaltung 352 auf.
Die Klemme 340 von 13 ähnelt der Klemme 44 von 6, mit der Ausnahme, dass die Klemme 340 ferner die erste Body-Bias-Schaltung 351 zum Biasing der Bodies der diodengeschalteten Transistoren der ersten Gate-Bias-Schaltung 345 und die zweite Body-Bias-Schaltung 352 zum Biasing der Bodies der diodengeschalteten Transistoren der zweiten Gate-Bias-Schaltung 346 aufweist.
Die erste Gate-Bias-Schaltung 345 weist zum Beispiel diodengeschaltete Transistoren 371-375 (in diesem Beispiel fünf) und einen Widerstand 87 in Reihe auf, wobei die Bodies jedes diodengeschalteten Transistors 371-375 durch die erste Body-Bias-Schaltung 351 vorgespannt werden. Obwohl fünf Transistoren dargestellt sind, können mehr oder weniger Transistoren in Reihe enthalten sein. Zusätzlich dazu weist die zweite Gate-Bias-Schaltung 346 diodengeschaltete Transistoren 381-383 (in diesem Beispiel drei) und einen Widerstand 88 in Reihe auf, wobei die Bodies jedes diodengeschalteten Transistors 381-383 durch die zweite Body-Bias-Schaltung 352 vorgespannt werden. Obwohl drei Transistoren dargestellt sind, können mehr oder weniger Transistoren in Reihe enthalten sein.
Die erste Body-Bias-Schaltung 351 und die zweite Body-Bias-Schaltung 352 werden betrieben, um die Bodies der diodengeschalteten Transistoren vorzuspannen, sodass Leckverlust verringert wird. Das Biasing der diodengeschalteten Transistoren auf diese Art und Weise kann zum Beispiel die Verringerung von Transistorenleckverlust unterstützen bezüglich einer Implementierung, bei der jeder Transistor einen Body aufweist, der mit der Source des Transistors verbunden ist, oder bezüglich einer Implementierung, bei der jeder Transistor einen Body aufweist, der mit einer Leistungsversorgungsspannung verbunden ist.
Obwohl ein Beispiel mit Body-Bias-Schaltungen zur Verringerung von Leckverlust dargestellt ist, sind andere Implementierungen möglich. Bei einem anderen Beispiel sind die Bodies der diodengeschalteten Transistoren 371-375 beispielsweise mit der Kathode der ersten Diode 31 verbunden.
14 ist ein schematisches Diagramm einer anderen Ausführungsform eines elektronischen Systems 410, das einen fehlertoleranten Schalter aufweist. Das elektronische System 410 weist einen Systemstift 1, eine TVS-Diode 2, einen Widerstand 3, einen Kondensator 4 und einen Halbleiter-Die 405 auf.
Das elektronische System 410 von 14 ähnelt dem elektronischen System 10 von 1, mit der Ausnahme, dass das elektronische System 410 eine andere Implementierung eines Halbleiter-Dies aufweist. Insbesondere weist der Halbleiter-Die 405 von 14 nicht nur das Signalpad 9, das Massepad 13 und den fehlertoleranten Schalter 15 auf, sondern auch ein Buspad 407, ein Register 411, einen Gatetreiber 412, einen Verstärker 413, eine Verarbeitungsschaltung 414 und ein Datenausgangspad 408.
Das Register 411 empfängt Daten vom Buspad 407, das mit einer seriellen Schnittstelle oder einem seriellen Bus verbunden ist. Die im Register 411 gespeicherten Daten werden zum Steuern des Gatetreibers 412 verwendet, der im Gegenzug die Schalterkomponente 6 des fehlertoleranten Schalters 412 steuert.
Der Verstärker 413 wird zum Verstärken der Spannung über die Schalterkomponente 6 verwendet, wenn die Schalterkomponente 6 geschlossen ist, um einen Signalstrom (I_SW) zu empfangen. Der Ausgang des Verstärkers 413 wird durch die Verarbeitungsschaltung 414 verarbeitet, um Daten auf dem Datenausgangspad 408 zu erzeugen.
ANWENDUNGEN
Vorrichtungen, die die oben beschriebenen Schemen einsetzen, können bei verschiedenen elektronischen Vorrichtungen implementiert werden. Beispiele für elektronische Vorrichtungen schließen unter anderem elektronische Verbraucherprodukte, elektronische Prüfgeräte, Kommunikationsinfrastruktur, medizinische Vorrichtungen usw. ein.
SCHLUSSBEMERKUNGEN
Hierin werden fehlertolerante Schalter bereitgestellt. Bei gewissen Ausführungsformen weist ein fehlertoleranter Schalter einen Schalter, einen Gatetreiber und eine Klemme auf. Der Schalter kann einen Schalter-p-Typ-Feldeffekttransistor (Schalter-PFET) und einen Schalter-n-Typ-Feldeffekttransistor (Schalter-NFET) aufweisen, die elektrisch in Reihe geschaltet sind und durch den Gatetreiber gesteuert werden. Zusätzlich dazu kann die Klemme elektrisch parallel zum Schalter geschaltet sein und kann eine Vorwärtsschutzschaltung einschließlich einer ersten Diode und eines ersten Klemmen-FET in Reihe und eine Rückwärtsschutzschaltung einschließlich einer zweiten Diode und eines zweiten Klemmen-FET in Reihe aufweisen. Die Klemme kann ferner eine erste Gate-Bias-Schaltung, die zum Vorspannen eines Gates des ersten Klemmen-FET ausgebildet ist, und eine zweite Gate-Bias-Schaltung, die zum Vorspannen eines Gates des zweiten Klemmen-FET ausgebildet ist, aufweisen.
Die vorstehende Beschreibung kann sich auf Elemente oder Merkmale beziehen, die miteinander „verbunden“ oder „gekoppelt“ sind. Wie hierin verwendet bedeutet „verbunden“, sofern nichts anderes ausdrücklich dargelegt ist, dass ein Element/Merkmal direkt oder indirekt, und nicht notwendigerweise mechanisch, mit einem anderen Element/Merkmal verbunden ist. Gleichermaßen bedeutet „gekoppelt“, sofern nichts anderes ausdrücklich dargelegt ist, dass ein Element/Merkmal direkt oder indirekt, und nicht notwendigerweise mechanisch, mit einem anderen Element/Merkmal gekoppelt ist. Obwohl die verschiedenen in den Figuren dargestellten schematischen Darstellungen beispielhafte Anordnungen von Elementen und Komponenten abbilden, können somit bei einer tatsächlichen Ausführungsform zusätzliche zwischenliegende Elemente, Vorrichtungen, Merkmale oder Komponenten vorhanden sein (unter der Annahme, dass die Funktionalität der abgebildeten Schaltungen nicht negativ beeinträchtigt wird).
Obwohl gewisse Ausführungsform beschrieben wurden, sind diese Ausführungsformen nur beispielhaft dargelegt worden und es wird nicht beabsichtigt, dass sie den Schutzumfang der Offenbarung beschränken. In der Tat können die hierin beschriebenen neuartigen Einrichtungen, Verfahren und Systeme in einer Vielfalt anderer Formen umgesetzt werden; des Weiteren können verschiedene Auslassungen, Substitutionen und Änderungen in der Form der hierin beschriebenen Verfahren und Systeme vorgenommen werden, ohne vom Gedanken der Offenbarung abzuweichen. Obwohl die offenbarten Ausführungsformen zum Beispiel in einer gegebenen Anordnung dargelegt sind, können alternative Ausführungsformen ähnliche Funktionalitäten mit unterschiedlichen Komponenten und/oder Schaltungstopologien durchführen, und manche Elemente können gelöscht, verschoben, hinzugefügt, unterteilt, kombiniert und/oder modifiziert werden. Jedes dieser Elemente kann auf eine Vielfalt unterschiedlicher Weisen implementiert werden. Eine beliebige geeignete Kombination der Elemente und Handlungen der verschiedenen oben beschriebenen Ausführungsformen kann kombiniert werden, um weitere Ausführungsformen bereitzustellen. Dementsprechend wird der Schutzumfang der vorliegenden Erfindung nur unter Bezugnahme auf die angehängten Ansprüche definiert.
Obwohl die hier dargelegten Ansprüche in Einzelabhängigkeitsformat zum Einreichen bei der USPTO vorliegen, soll verstanden werden, dass ein beliebiger Anspruch von einem beliebigen vorhergehenden Anspruch desselben Typs abhängen kann, außer, wenn dies deutlich nicht technisch umsetzbar ist.

Claims

Halbleiter-Die (5) mit fehlertolerantem Schalten, wobei der Halbleiter-Die (5) Folgendes aufweist: ein erstes Pad (SW) und ein zweites Pad (GND); einen Schalter (6, 14) mit einem Schalter-p-Typ-Feldeffekttransistor (11), Schalter-PFET, und einem Schalter-n-Typ-Feldeffekttransistors (12), Schalter-NFET, die zwischen dem ersten Pad (SW) und dem zweiten Pad (GND) elektrisch in Reihe geschaltet sind; einen Gatetreiber (23), der dazu ausgebildet ist, eine Gatespannung des Schalter-PFET (11) und eine Gatespannung des Schalter-NFET (12) zu steuern; und eine Klemme (24), die elektrisch parallel zum Schalter (6, 14) geschaltet ist, wobei die Klemme (24) eine Vorwärtsschutzschaltung (27) mit einer ersten Diode (31) und einem ersten Klemmen-FET (33) in Reihe zwischen dem ersten Pad (SW) und dem zweiten Pad (GDN) und einer ersten Gate-Bias-Schaltung (35), die zum Vorspannen eines Gates des ersten Klemmen-FET (33) ausgebildet ist, aufweist, wobei der Halbleiter-Die (5) einen Verstärker (413) aufweist, der dazu ausgebildet ist, eine Spannungsdifferenz über den Schalter (6, 14) zu verstärken.
Halbleiter-Die nach Anspruch 1, wobei die Klemme (24) ferner eine Rückwärtsschutzschaltung (28) mit einer zweiten Diode (32) und einem zweiten Klemmen-FET (34) in Reihe zwischen dem ersten Pad (SW) und dem zweiten Pad (GND) und eine zweite Gate-Bias-Schaltung (36) aufweist, die dazu ausgebildet ist, ein Gate des zweiten Klemmen-FET (34) vorzuspannen, wobei eine Anode der ersten Diode (31) und eine Kathode der zweiten Diode (32) mit einem gemeinsamen Knoten elektrisch verbunden sind.
Halbleiter-Die (5) nach Anspruch 2, wobei der Schalter (14) und die Klemme (24) zwischen einem Schalterknoten (SW) und einem Masseknoten (GND) elektrisch parallel geschaltet sind, wobei die Klemme (24) ferner einen Sperrwiderstand (111) aufweist, der zwischen dem Schalterknoten (SW) und dem gemeinsamen Knoten elektrisch verbunden ist.
Halbleiter-Die (5) nach einem vorangegangenen Anspruch, der ferner eine Gate-zu-Source-Klemme aufweist (51), die zwischen einem Gate des Schalter-PFET (21) und einer Source des Schalter-PFET (21) elektrisch verbunden ist.
Halbleiter-Die (5) nach Anspruch 4, wobei die Gate-zu-Source-Klemme (51) mehrere Dioden aufweist, die elektrisch in Reihe geschaltet sind.
Halbleiter-Die (5) nach einem vorangegangenen Anspruch, der ferner eine Gate-zu-Source-Klemme (52) aufweist, die zwischen einem Gate des Schalter-NFET (22) und einer Source des Schalter-NFET (22) elektrisch verbunden ist.
Halbleiter-Die (5) nach einem vorangegangenen Anspruch, der ferner eine Gateklemme (53) aufweist, die zwischen einem Gate des Schalter-PFET (21) und einer negativen Versorgungsspannung (VNEG) elektrisch verbunden ist.
Halbleiter-Die (5) nach einem vorangegangenen Anspruch, wobei der Gatetreiber (43) eine Sperrdiode (60) und einen Treiber-PFET (63) aufweist, die zwischen einer positiven Versorgungsspannung (VPOS) und dem Gate des Schalter-PFET (63) elektrisch in Reihe geschaltet sind.
Halbleiter-Die (5) nach einem vorangegangenen Anspruch, wobei der Schalter-PFET (11), der Schalter-NFET (12) und der erste Klemmen-FET (33) Metalloxidhalbleiter(MOS)-Transistoren sind.
Halbleiter-Die (5) nach einem vorangegangenen Anspruch, wobei die erste Gate-Bias-Schaltung (35) mehrere Dioden aufweist, die elektrisch in Reihe geschaltet sind.
Halbleiter-Die (5) nach Anspruch 10, wobei die mehreren Dioden mehrere diodengeschaltete Transistoren aufweisen, wobei die erste Gate-Bias-Schaltung ferner eine Body-Bias-Schaltung (351, 352) aufweist, die dazu ausgebildet ist, mehrere Bodies der diodengeschalteten Transistoren vorzuspannen, um einen Leckstrom zu steuern.
Halbleiter-Die (5) nach einem vorangegangenen Anspruch, wobei die Klemme ferner einen Auslösewiderstand (71, 72), der zwischen einer Source des ersten Klemmen-FET und dem Gate des ersten Klemmen-FET elektrisch verbunden ist, und einen Auslösekondensator (73, 74), der zwischen dem Gate des ersten Klemmen-FET und einem Drain des ersten Klemmen-FET elektrisch verbunden ist, aufweist.
Halbleiter-Die (5) nach einem vorangegangenen Anspruch, der ferner ein Register (411) aufweist, das dazu ausgebildet ist, ein Eingangssteuersignal in den Gatetreiber (412) basierend auf Daten zu erzeugen, die über einen Bus empfangen werden.
Fehlertoleranter Schalter (14) mit integriertem Überspannungsschutz, wobei der fehlertolerante Schalter Folgendes aufweist: einen Schalter mit einem Schalter-p-Typ-Feldeffekttransistor (11), Schalter-PFET, und einem Schalter-n-Typ-Feldeffekttransistor (12), Schalter-NFET, die zwischen einem ersten Knoten (SW) und einem zweiten Knoten (GND) elektrisch in Reihe geschaltet sind; Mittel (23) zum Steuern einer Gatespannung des Schalter-PFET (11) und einer Gatespannung des Schalter-NFET (12); und eine Klemme (24), die elektrisch parallel zum Schalter (14) geschaltet ist, wobei die Klemme (24) eine Vorwärtsschutzschaltung (27) einschließlich einer ersten Diode (31) und eines ersten Klemmen-FET (33) in Reihe zwischen dem ersten Knoten (SW) und dem zweiten Knoten (GND) und ein Mittel (35) zum Vorspannen eines Gates des ersten Klemmen-FET aufweist, wobei die Klemme ferner eine Rückwärtsschutzschaltung (28) mit einer zweiten Diode (32) und einem zweiten Klemmen-FET (34) in Reihe zwischen dem ersten Knoten (SW) und dem zweiten Knoten (GND) und ein Mittel (36) zum Vorspannen eines Gates des zweiten Klemmen-FET (34) aufweist.
Verfahren zum fehlertoleranten Schalten eines Halbleiter-Dies (5), wobei das Verfahren Folgendes aufweist: Steuern eines Schalters (14) unter Verwendung eines Gatetreibers (23), einschließlich Vorspannen eines Schalter-p-Typ-Feldeffekttransistors (11), Schalter-PFET, und eines Schalter-n-Typ-Feldeffekttransistors (12), Schalter-NFET, die in Reihe geschaltet sind; Schützen des Schalters (14) vor einer Überspannung unter Verwendung einer Klemme (24), die zwischen einem ersten Pad (SW) und einem zweiten Pad (GND) parallel zum Schalter (14) geschaltet ist, einschließlich Leiten eines Vorwärtsstroms durch eine erste Diode (31) und einen ersten Klemmen-FET (33) als Reaktion auf ein Überlastungsereignis zwischen dem ersten Pad (SW) und dem zweiten Pad (GND); Vorspannen eines Gates des ersten Klemmen-FET (33) unter Verwendung einer ersten Gate-Bias-Schaltung (35); und Leiten eines Rückwärtsstroms durch eine zweite Diode (32) und einen zweiten Klemmen-FET (34) als Reaktion auf ein Überlastungsereignis zwischen dem zweiten Pad (SW) und dem ersten Pad (GND) und Vorspannen eines Gates des zweiten Klemmen-FET unter Verwendung einer zweiten Gate-Bias-Schaltung (36).
Verfahren nach Anspruch 15, das ferner Verstärken einer Spannungsdifferenz über den Schalter (6) aufweist, um einen Signalstrom zu erfassen, der durch den Schalter (6) fließt.
Verfahren nach Anspruch 15 oder 16, das ferner Empfangen von Daten über einen Bus und Steuern des Gatetreibers (412) basierend auf den Daten aufweist.