CN110277441A - 功率半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及功率半导体器件及其制造方法。根据本发明的功率半导体器件包括：布置在基板上的漏极区和源极区；布置在基板上且布置在漏极区与源极区之间的栅极绝缘层和栅电极；与基板的顶表面和栅电极的顶表面接触的保护层；连接至源极区的源极接触插塞；连接至漏极区的漏极接触插塞；以及与保护层接触的场板插塞，其中，场板插塞的宽度大于源极接触插塞的宽度或漏极接触插塞的宽度。

Description

功率半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2018年3月16日提交的韩国专利申请第10-2018-0031056号的权益，其全部公开内容出于所有目的通过引用并入本文。
技术领域
下面的描述涉及一种具有场板插塞的功率半导体器件。下面的描述还涉及一种用于制造这样的功率半导体器件的方法。
背景技术
在功率转换和功率控制电路中已广泛地使用具有高开关频率和低功率损耗的开关器件。存在通常用作这种开关器件的各种类型的双扩散金属氧化物半导体(DMOS)晶体管。例如，存在作为垂直类型的DMOS的垂直双扩散金属氧化物半导体(VDMOS)和作为横向类型的DMOS的横向双扩散金属氧化物半导体(LDMOS)。
LDMOS晶体管已经广泛地用作控制、逻辑及功率应用的开关器件。LDMOS晶体管可以具有能够耐受高电压的高击穿电压(BV)，以及能够同时使导电损耗最小化的低导通电阻。因此，为了能够具有MOSFET的高击穿电压和低导通电阻特性，已经进行了降低漏极区中的峰值电场的降低表面场(RESURF)结构的研究。
然而，现有的RESURF技术具有如下问题：在栅电极与源电极之间形成的沟道长度变长，并且为了高击穿电压，在栅电极与漏电极之间附加地形成单独的器件隔离层例如偏移沟槽诸如偏移浅沟道隔离(STI)结构，使得工艺复杂化。
发明内容
提供了本发明内容来以简化的形式引入一系列概念，该概念在下面的详细描述中进一步描述。本发明内容不旨在识别所要求保护的主题的关键特征或必要特征，也不旨在用作确定所要求保护的主题的范围的帮助。
在一个一般方面，功率半导体器件包括：布置在基板上的漏极区和源极区；布置在基板上且布置在漏极区与源极区之间的栅极绝缘层和栅电极；与基板的顶表面和栅电极的顶表面接触的保护层；连接至源极区的源极接触插塞；连接至漏极区的漏极接触插塞；以及与保护层接触的场板插塞，其中，场板插塞的宽度大于源极接触插塞的宽度或漏极接触插塞的宽度。
场板插塞的一部分可以与栅电极垂直交叠。
保护层可以包括：布置在栅电极上的第一区域；布置在基板上的第二区域；以及连接第一区域与第二区域的第三区域，其中，场板插塞与第二区域垂直交叠。
场板插塞可以具有在第一区域上的第一长度，场板插塞可以是在第二区域上的第二长度，以及第二长度可以大于第一长度。
场板插塞的宽度可以大于第一长度。
功率半导体器件还可以包括：布置在栅电极和保护层上的层间绝缘层，其中，场板插塞穿过层间绝缘层。
功率半导体器件还可以包括：使源极接触插塞连接至场板插塞的导线，其中，场板插塞与导线直接接触。
功率半导体器件还可以包括：布置在基板上的第一导电类型埋层；以及布置在第一导电类型埋层上的第二导电类型埋层。
功率半导体器件还可以包括：布置在基板上的第一导电类型漂移区和第二导电类型体区。
栅极绝缘层可以布置在栅电极与第一导电类型漂移区之间，并且栅极绝缘层可以布置在栅电极与第二导电类型体区之间。
漏极区可以是第一导电类型漏极区且可以布置在第一导电类型漂移区中。
功率半导体器件还可以包括布置在漏极区的顶表面上的硅化物层。
当作为平面看时，场板插塞可以被设置为具有设置在保护层上的单个板形状。
保护层的一部分可以与漏极区接触。
功率半导体器件还可以包括布置在场板插塞与保护层之间的蚀刻停止层。
功率半导体器件还可以包括：设置在栅电极的侧壁处的间隔件，其中，场板插塞与间隔件垂直交叠。
在另一一般方面，用于制造功率半导体器件的方法包括：设置基板；在基板上形成栅极绝缘层和栅电极；在基板上形成漏极区和源极区；在栅电极上形成保护层；形成布置在栅电极和保护层上的层间绝缘层；通过蚀刻层间绝缘层来形成分别暴露源极区、漏极区和保护层的源接触孔、漏接触孔和场板孔；以及通过用导电材料分别填充源接触孔、漏接触孔和场板孔，分别形成连接至源极区的源极接触插塞，连接至漏极区的漏极接触插塞，以及接触保护层的场板插塞，其中，场板插塞的宽度大于源极接触插塞的宽度或漏极接触插塞的宽度。
基板的设置可以包括：在基板上形成第一导电类型埋层；在第一导电类型埋层上形成第二导电类型埋层；以及在第二导电类型埋层上形成第一导电类型漂移区和第二导电类型体区。
该方法还可以包括：形成使源极接触插塞连接至场板插塞的导线。
该方法还可以包括：在栅电极的顶表面、源极区的顶表面和漏极区的顶表面中的每个上形成硅化物层。
根据下面的详细描述、附图和权利要求书，其他特征和方面将变得明显。
附图说明
图1是示出根据示例的功率半导体器件的平面图。
图2是沿着图1的示例的线M-M'截取的截面图。
图3A和图3B是图2的示例的区域A的放大图。
图4A至图4F是示出根据示例的用于制造功率半导体器件的方法的图。
图5是示出根据另一示例的功率半导体器件的平面图。
图6是沿着图5的示例的线N-N'截取的截面图。
图7A和图7B是图6的示例的区域B的放大图。
贯穿附图和详细描述，相同的附图标记指代相同的元件。附图可能未按比例绘制，并且为了清楚、说明和方便，附图中的元件的相关尺寸、比例和描绘可能被夸大。
具体实施方式
提供了下面的详细描述以帮助读者获得本文中描述的方法、装置和/或系统的全面理解。然而，在本申请的公开内容的理解之后，本文中描述的方法、装置和/或系统的各种改变、修改及等同物将变得明显。例如，本文中描述的操作的顺序仅是示例，并且不限于本文中阐述的那些，而且除必须以特定顺序出现的操作之外可以改变，只要在本申请的公开内容的理解之后变得明显即可。此外，为了增加的清楚性和简洁性，可以省略本领域已知的特征的描述。
本文中描述的特征可以以不同的形式来实施，并且不被理解为限于本文中描述的示例。而且，提供了本文中描述的示例仅用于说明在本申请的公开内容的理解之后将变得明显的实现本文中描述的方法、装置和/或系统的许多可能的方式中的一些方式。
根据以下参照附图的示例的详细描述，本发明的各种优点和特征将变得明显。然而，本示例不限于本文中公开的实施方式而将以各种形式来实现。实施方式已经使本示例的公开完全并且提供了该实施方式，使得本领域技术人员可以容易地理解本示例的范围。因此，将通过所附权利要求书来限定本示例。贯穿说明书相同的附图标记指代相似的元件。
而且，将参照截面图和/或平面图来描述说明书中描述的示例，该截面图和/或平面图是本示例的理想的例示图。在附图中，为了技术内容的有效描述，层和区域的厚度被夸大。因此，可以通过制造技术和/或公差来改变形式的示例。因此，本示例的实施方式不限于示出的具体形式而是可以包括根据制造工艺产生的形式的改变。例如，垂直示出的蚀刻区域可以成圆形或者可以具有预定的曲率。因此，附图中示出的区域具有示意性属性，并且附图中示出的区域的形状是为了说明器件的区域的具体形状且不是为了限制本示例的范围。
贯穿说明书，当元件例如层、区域或基板被描述为“在另一元件上”、“连接至”或“耦接至”另一元件时，其可以直接“在其他元件上”、“连接至”或“耦接至”其他元件，或者可以在其间置入一个或更多个其他元件。相比之下，当元件被描述为“直接在”另一元件“上”、“直接连接至”或“直接耦接至”另一元件时，其间不可能置入其他元件。
如在本文中使用的，术语“和/或”包括相关的列出项目的任何两个或更多个的任何一个和任何组合。
尽管术语例如“第一”、“第二”和“第三”可以在本文中用于描述各种构件、部件、区域、层或部分，这些构件、部件、区域、层或部分不被这些术语限制。而且，这些术语仅用于区分一个构件、部件、区域、层或部分与另一构件、部件、区域、层或部分。因此，在不偏离本示例的教导的情况下，在本文中描述的示例中被称为第一构件、第一部件、第一区域、第一层或第一部分也可以被称为第二构件、第二部件、第二区域、第二层或第二部分。
为了描述如图所示的一个元件与另一个元件的关系的描述，可以在本文中使用空间上相关的术语例如“在…之上”、“上面”、“在…之下”和“下面”。这样的空间上相关的术语旨在包括使用或操作中的器件的不同的方向除了图中描绘的方向之外。例如，如果图中的器件被翻转，被描述为相对于另一元件“在…之上”或“上面”的元件将接着相对于其他元件“在…之下”或“下面”。因此，根据器件的空间上的方向，术语“在…之上”包括“在…之上”和“在…之下”两个方向。器件还可以以其他方式来取向(例如，旋转90度或在其他方向)，并且在本文中使用的空间上相关的术语相应地被理解。
在本文中使用的术语仅是为了描述各种示例，并且不用于限制本公开。冠词“一(a)”、“一个(an)”和“该(the)”旨在也包括复数形式，除非上下文另有明确说明。术语“包含”、“包括”和“具有”指定所述特征、标号、操作、构件、元件和/或其组合的存在，但不排除一个或更多个其他特征、标号、操作、构件、元件和/或其组合的存在或添加。
由于制造技术和/或公差，可以产生附图中示出的形状的变化。因此，本文中描述的示例不限于附图中示出的具体的形状，而是包括在制造期间产生的形状的改变。
本文中描述的示例的特征可以以各种方式来组合，只要其在本申请的公开内容的理解之后变得明显即可。此外，尽管本文中描述的示例具有多种构造，其他构造是可能的，只要其在本申请的公开内容的理解之后变得明显即可。
如在本文中使用的表述例如“第一导电类型”和“第二导电类型”可以指代相反的导电类型例如N导电类型和P导电类型，并且使用这样表述的本文中描述的示例还包括互补的示例。例如，第一导电类型是N并且第二导电类型是P的示例包括第一导电类型是P并且第二导电类型是N的示例。
在本文中，注意的是，关于示例或实施方式的术语“可以(may)”的使用例如关于示例或实施方式可以包括或实现什么，意指存在包括或实现这样的特征的至少一种示例或实施方式，而并不是所有的示例和实施方式限于此。
本示例的目的是提供一种相对于功率半导体器件的替选示例能够增加击穿电压的功率半导体器件。
本示例的另一目的是提供一种功率半导体器件，其能够在不使用单独的器件隔离层的情况下通过使用场板插塞来使在漏极区中形成的高电场弛豫。
本示例的另一目的是提供一种功率半导体器件，其具有能够去除场板插塞与漏极区之间生成的寄生电容分量的布线结构。
本示例的其他目的和优点可以通过下面的描述来理解，并且可以参照示例变得明显。此外，对于示例所属领域的技术人员将已知的是，本示例的目的和优点至少可以通过如所要求保护的方式及其适当组合来实现。
图1是示出根据示例的功率半导体器件的平面图。图2是沿着图1的示例的线M-M'截取的截面图。
参照图1和图2的示例，功率半导体器件1可以包括基板110，第一导电类型埋层130，第二导电类型埋层150，第一导电类型漂移区200，第二导电类型体区250，栅电极300，第一导电类型漏极区410，第一导电类型源极区430，保护层600，其中保护层600可以是硅化物保护层600，层间绝缘层650，场板插塞700以及导线810、830和850。
基板110可以是外延层或硅基板。例如，基板110可以是P型硅基板。然而，将认识到的是，在其他示例中，基板110还可以使用其他适当的材料形成。在图1和图2的示例中，第一导电类型埋层130和第二导电类型埋层150可以顺序地布置在基板110上。例如，第一导电类型埋层130可以是掺杂有高浓度N型杂质的层，并且第二导电类型埋层150可以是掺杂有高浓度P型杂质的层。因此，第一导电类型埋层130和第二导电类型埋层150可以用作高电压器件中的完全隔离的MOS器件的一部分。因为第一导电类型埋层130和第二导电类型埋层150布置在基板110上，可以降低由于高电压器件的开关生成的噪声，使得还可以降低漏电流。另外，因为如稍后较详细地描述的，掺杂有P型杂质的第二导电类型埋层150布置在第一导电类型漂移区200下面，可以增加第一导电类型漂移区200的浓度，使得在反向偏置状态中较深地形成耗尽区直至第二导电类型埋层150，由此极大增加整个器件的耗尽区域。因为耗尽区的面积增加，因此也可以使击穿电压保持为高。
在图1和图2的示例中，可以在第二导电类型埋层150上布置有第一导电类型漂移区200和第二导电类型体区250。例如，第一导电类型漂移区200可以是掺杂有N型杂质的区域，并且第二导电类型体区250可以是掺杂有P型杂质的区域。第一导电类型漂移区200具有用于提高功率半导体器件1的击穿电压的构造。根据当在PN结半导体器件中杂质的掺杂浓度低时击穿电压增加的原理，以低浓度掺杂的第一导电类型漂移区200可以提高功率半导体器件1对于耐受电压的性能。同样地，第二导电类型体区250可以是掺杂有低浓度P型杂质的沟道区域。这种第二导电类型体区250可以是其中形成源电极与漏电极之间的沟道的区域。
根据图2的示例，第一导电类型漂移区200和第二导电类型体区250均可以设置有器件隔离层500。器件隔离层500可以以沟槽形状形成以隔离相邻器件之间的电活动。例如，器件隔离层500可以是氧化物层。然而，在其他示例中，可以是其他类型的层。
可以在第一导电类型漂移区200和第二导电类型体区250上布置有栅电极300。在示例中，栅电极300可以由多晶硅(poly-Si)制成。可以在栅电极300与第一导电类型漂移区200和第二导电类型体区250之间布置有栅极绝缘层310。在这个示例中，栅极绝缘层310可以由例如硅氧化物(SiO2)、硅氮化物(SiN)或硅氧氮物(SiON)的材料制成。可以在栅电极300的一部分上设置有硅化物层305。硅化物层305可以用于降低栅极接触插塞730与栅电极300之间的电阻，这稍后将进一步描述。因此，在这样的示例中，硅化物层305可以在形成栅极接触插塞730的区域的周围形成。此外，在这样的示例中，在栅电极300的侧壁处形成有间隔件330。间隔件330可以形成在栅电极的侧壁处并且可以由例如SiN/SiO2的材料制成，然而在其他示例中可以使用具有相似特性的其他材料。
在图1和图2的示例中，可以在第一导电类型漂移区200中设置有第一导电类型漏极区410。例如，第一导电类型漏极区410可以是掺杂有N型杂质的区域。在这样的示例中，在布置在第一导电类型漏极区410与栅电极300之间的第一导电类型漂移区200中不存才单独的器件隔离层。还是在这样的示例中，可以在第一导电类型漏极区410上设置有硅化物层415。如稍后进一步详细描述的，硅化物层415可以用于降低漏极接触插塞750与第一导电类型漏极区410之间的电阻。
在图1和图2的示例中，在第二导电类型体区250中设置有第一导电类型源极区430。例如，第一导电类型源极区430可以是掺杂有N型杂质的区域。如果将电压施加至第一导电类型漏极区410以及施加至栅电极300，结果可以在第一导电类型源极区430与栅电极300之间布置的第二导电类型体区250中形成沟道。在这个示例中，可以在第一导电类型源极区430上设置有硅化物层435。硅化物层435可以用于降低源极接触插塞710与第一导电类型源极区430之间的电阻，这稍后进一步详细描述。在这样的示例中，在第二导电类型体区250中设置有与第一导电类型源极区430相邻布置的第二导电类型拾取区450。例如，第二导电类型拾取区450可以是掺杂有P型杂质的区域。同样地，在第二导电类型拾取区450上设置有硅化物层455。这样的硅化物层455可以用于降低体接触插塞770与第二导电类型拾取区450之间的电阻，这稍后进一步详细描述。
在图1和图2的示例中，可以在第一导电类型漂移区200和栅电极300上布置有保护层600。例如，保护层600可以形成为从第一导电类型漂移区200延伸至栅电极300上。保护层600可以覆盖栅电极300的顶表面的一部分，并且可以不与布置在栅电极300上的硅化物层305交叠。因此，保护层600将称为硅化物阻挡层，因为保护层600防止硅原子在基板110或栅电极300的表面上形成硅化物层305、415。另外，保护层600可以覆盖第一导电类型漏极区410的顶表面的一部分并且可以不与布置在第一导电类型漏极区410上的硅化物层415交叠。保护层600可以由硅氧化物(SiO2)、硅氮化物(SiN)、硅氧氮化物(SiON)或具有低介电常数的低k介电材料制成。然而，这些仅是示例并且在其他示例中保护层600可以由具有相似特性的其他材料形成。同样地，可以基于功率半导体器件1所需的击穿电压来适当调节保护层600的厚度。
在图1和图2的示例中，在栅电极300上布置有层间绝缘层650。例如，层间绝缘层650可以被设置成覆盖栅电极300、第一导电类型漂移区200、第二导电类型体区250及保护层600。层间绝缘层650可以由硅氧化物(SiO2)或例如未掺杂的硅酸盐玻璃(USG)、原硅酸四乙酯(TEOS)、硼磷硅酸盐玻璃(BPSG)及磷硅酸盐玻璃(PSG)的材料制成。然而，这些仅是示例，并且在其他示例中可以由具有相似特性的其他材料来形成层间绝缘层。
场板插塞700可以被设置成穿过层间绝缘层650。例如，场板插塞700可以布置在保护层600上并且可以接触保护层600。场板插塞700还可以被布置成与间隔件330垂直交叠。此外，场板插塞700可以被布置成不与栅电极300垂直交叠。因此，当作为平面看时，可以在保护层600上以板形状来设置场板插塞700。然而，场板插塞700可以与第二导电类型埋层150垂直交叠。例如，场板插塞700可以由导电材料例如多晶硅或金属钨(W)、金属铝(AL)、金属铜(Cu)或其他导电金属制成。然而，这些仅是示例材料，并且在其他示例中可以使用具有相似导电特性的其他材料。
由于场板插塞700的存在使在漏极区中形成的高电场弛豫。也就是说，由于这样的弛豫现象，电场可以均匀地分布而不集中在一个地方。因此，可以通过以这种方式设置场板插塞700来增加功率半导体器件1的击穿电压。为了促进这个目标，可以将接地电压施加至场板插塞700。
在图1和图2的示例中，可以设置多个接触插塞710、730、750和770以便穿过层间绝缘层650。例如，多个接触插塞710、730、750和770可以由导电材料制成。在这样的示例中，多个接触插塞710、730、750和770包括连接至第一导电类型源极区430的源极接触插塞710、连接至栅电极300的栅极接触插塞730、连接至第一导电类型漏极区410的漏极接触插塞750以及连接至第二导电类型拾取区450的体接触插塞770。此外，源极接触插塞710、栅极接触插塞730、漏极接触插塞750及体接触插塞770均可以设置成复数个。此外，在这样的示例中，源极接触插塞710可以接触硅化物层435，栅极接触插塞730接触硅化物层305，漏极接触插塞750可以接触硅化物层415，并且体接触插塞770可以接触硅化物层455。在该示例中，可以将源极接触插塞710和体接触插塞770连接至第一导线810，可以将栅极接触插塞730连接至第二导线830，并且可以将漏极接触插塞750连接至第三导线850。同时，因为场板插塞700接触电连接至源极接触插塞710的第一导线810，所以场板插塞700可以电连接至源极接触插塞710和第一导电类型源极区430。场板插塞700和第一导电类型源极区430彼此电连接，使得可以去除场板插塞700与第一导电类型漏极区410之间产生的寄生电容分量。
在此，可以同时形成源极接触插塞710、栅极接触插塞730、漏极接触插塞750及体接触插塞770。也就是说，在形成接触插塞的过程中，同时也形成源极接触插塞710、栅极接触插塞730、漏极接触插塞750及体接触插塞770。
例如，源极接触插塞710、栅极接触插塞730、漏极接触插塞750及体接触插塞770均可以在单个功率半导体器件1中设置成复数个，而可以设置单个的场板插塞700。当从平面图看时，场板插塞700的面积可以比设置成复数个的源极接触插塞710的面积之和大。另外，场板插塞700的面积可以比设置成复数个的栅极接触插塞730的面积之和大。替选地，场板插塞700的面积可以比设置成复数个的漏极接触插塞750的面积之和大。替选地，场板插塞700的面积可以比设置成复数个的体接触插塞770的面积之和大。
当在沟道长度方向看时，场板插塞700的宽度分别大于源极接触插塞710的宽度和漏极接触插塞750的宽度。例如，场板插塞700的宽度可以分别是源极接触插塞710的宽度和漏极接触插塞750的宽度的二倍至十倍。在这样的示例中，场板插塞的宽度越大，电场弛豫效应越大。
根据示例，场板插塞700能够使在漏极区形成的高电场弛豫。也就是说，电场可以均匀分布而不是集中在一个地方。因此，可以通过设置场板插塞700来增加功率半导体器件1的击穿电压。另外，通过使用场板插塞700，无需使用布置在栅电极300与漏极区410之间的RESURF结构。RESURF结构指代厚的场氧化层例如硅的局部氧化(LOCOS)和/或STI，并且能够省略形成在第一导电类型漂移区200中的单个场氧化层的工艺，这对于制造工艺成本是有利的。另外，因为在没有场氧化层存在的情况下漏极区410与栅电极300之间的基板的顶表面变得平坦，从漏极区410至源极区430方向中的电流路径不具有弯曲形状，而是具有直的形状。在该示例中，存在如下效应，相对于功率半导体器件1的导通状态，导通电阻Ron也变小。
根据示例，场板插塞700和第一导电类型源极区430彼此电连接，使得可以去除否则在场板插塞700与第一导电类型漏极区410之间产生的寄生电容分量。寄生电容分量被去除使得施加至栅电极300的电流可以最小化。
另外，根据示例，因为场板插塞700形成为穿过层间绝缘层650，不需要用于形成单独接触的掩模工艺。因此，可以以这种方式简化用于制造功率半导体器件1的工艺。
图3A和图3B是图2的示例的区域A的放大图。
参照图2、图3A和图3B，保护层600用于将场板插塞700与栅电极300绝缘，使得场板插塞700和栅电极300彼此不电连接。如图2、图3A和图3B所示，保护层600可以包括第一区域610、第二区域630及第三区域620。第一区域610可以是布置在栅电极300上的区域，第二区域630可以是布置在第一导电类型漂移区200上的区域，并且第三区域620可以是将第一区域610连接至第二区域630的区域。在示例中，第一区域610的顶表面可以具有比栅电极300的顶表面和硅化物层305的顶表面高的水平。第二区域630的顶表面可以具有比栅电极300的底表面高的水平。
此外，场板插塞700可以接触保护层600以穿过层间绝缘层650。场板插塞700可以设置在保护层600的第二区域630和第三区域620上。也就是说，场板插塞700与保护层600的第二区域630和第三区域620垂直交叠，但可以不与保护层600的第一区域610垂直交叠。场板插塞700可以设置成不与栅电极300垂直交叠。场板插塞700可以具有第一区域610上的第一长度L1，以及可以具有第二区域630上的第二长度L2。另外，场板插塞700可以具有第一宽度W1。在这样的示例中，第二长度L2可以是大于第一长度L1的值。在特定的示例中，第一宽度W1的值可以比第一长度L1的值大。然而，可以不特别地限制第一宽度W1的值与第一长度L1的值之间的大小关系，并且第一宽度W1的值和第一长度L1的值可以具有不同的关系。场板插塞700的第一宽度W1可以大于第一区域610的顶表面与层间绝缘层650的顶表面之间的间隔。
在图3A的示例中，场板插塞700的底表面是不平坦的而且具有不同台阶。存在这种结构的原因是场板插塞700形成在具有台阶的保护层600上。在这样的示例中，间隔件330和保护层600彼此直接接触。在另一方面，场板插塞700的顶表面可以具有共面的表面使得场板插塞700的顶表面没有被台阶化。也就是说，场板插塞700的底表面可以具有台阶，而顶表面可以是平坦的。场板插塞700的底表面的深度优选地朝着漏极区410更深。因此，在漏极区410处，场板插塞700的底表面的深度比在栅电极300附近深。在漏极区410附近生成高电场。因此，当使用如图3A的示例所示的这个结构时，电场弛豫效应变得更大。
在图3B的示例中，在保护层上形成有蚀刻停止层670，使得蚀刻停止层670布置在场板插塞与保护层600之间。蚀刻停止层670由各种适当的材料例如硅氮化物层或硅氧氮化物层或硅氧化物层形成。然而，这些仅是示例并且在其他示例中蚀刻停止层670可以由其他材料形成。蚀刻停止层670的蚀刻速率低于基板110、第一导电类型漂移区200或层间绝缘层650的蚀刻速率。直至在图4E的示例中进一步描述的接触孔705形成，蚀刻停止层670保留。结果，蚀刻停止层670在用于接触孔705的形成的层间绝缘层650的蚀刻期间起到停止层的作用。此外，还在硅化物层305上形成蚀刻停止层670，使得蚀刻停止层670布置在层间绝缘层650与硅化物层305之间。因此，蚀刻停止层670是形成在硅基板、栅电极、保护层、硅化物层和间隔件上的连续层。
图4A至图4F是示出根据示例的用于制造功率半导体器件的方法的图。
参照图4A的示例，可以在基板110上顺序地形成第一导电类型埋层130和第二导电类型埋层150。可以通过注入N-型杂质来形成第一导电类型埋层130，并且可以通过注入P-型杂质来形成第二导电类型埋层150。同时，在该工艺期间，通过P-型杂质掺杂有源区域170，在有源区域170中，稍后要描述的第一导电类型漂移区设置在第二导电类型埋层150上。例如，可以在有源区域170中形成器件隔离层500。
参照图4B的示例，可以在第二导电类型埋层150上形成第一导电类型漂移区200。例如可以通过注入N-型杂质来形成第一导电类型漂移区200。
此后，可以在第一导电类型漂移区200上形成栅极绝缘层310，并且还可以在栅极绝缘层310上形成栅电极300。
此后，在栅电极300上形成掩模图案，并且可以通过使用掩模图案将P-型杂质注入至第一导电类型漂移区200来形成第二导电类型体区250。可以用低浓度P-型杂质掺杂第二导电类型体区250。如果形成了第二导电类型体区250，之后可以去除掩模图案。
参照图4C的示例，可以形成间隔件330以覆盖栅电极300的侧表面。第一导电类型漏极区410可以形成在第一导电类型漂移区200中，并且第一导电类型源极区430及第二导电类型拾取区450可以形成在第二导电类型体区250中。在这个示例中，可以通过注入N-型杂质来形成第一导电类型漏极区410和第一导电类型源极区430，并且可以通过注入P-型杂质来形成第二导电类型拾取区450。此外，相比于第二导电类型体区250，第二导电类型拾取区450可以掺杂有更高浓度的P-型杂质。
参照图4D的示例，可以在第一导电类型漂移区200和栅电极300上形成保护层600。在这个示例中，保护层600可以形成为从第一导电类型漂移区200延伸至栅电极300上。例如，保护层600可以形成为具有预定的厚度。也就是说，形成在栅电极300上的保护层600的一部分的厚度可以与形成在第一导电类型漂移区200上的保护层600的一部分的厚度相同。在这个示例中，保护层600是用于防止硅化物层形成的阻挡绝缘层。当保护层600在栅电极300或基板的顶表面上形成时，由于保护层的存在没有形成硅化物层。
此后，可以在栅电极300的没有保护层600覆盖的暴露的顶表面上形成有硅化物层305。另外，可以在第一导电类型漏极区410上形成硅化物层415，可以在第一导电类型源极区430上形成硅化物层435，并且在第二导电类型拾取区450上形成硅化物层455。
之后，可以在保护层600的顶表面、硅化物层和基板的表面上形成也在图3B的示例中示出的蚀刻停止层670。也在图3B的示例中示出的蚀刻停止层670可以调节稍后更详细描述的在干蚀刻工艺中要被蚀刻的层间绝缘层的长度。
参照图4E的示例，层间绝缘层650可以形成为覆盖第一导电类型漂移区200、第二导电类型体区250、栅电极300和保护层600。
此后，在层间绝缘层650的形成之后，可以形成接触孔705、715、755和775以穿过层间绝缘层650。例如，可以通过干蚀刻工艺来形成多个接触孔705、715、755和775。多个接触孔可以包括：源接触孔715，其暴露第一导电类型源极区430上的硅化物层435；栅接触孔，其暴露栅电极300的顶表面；漏接触孔755，其暴露第一导电类型漏极区410上的硅化物层415；场板接触孔705，其暴露保护层600的顶表面；以及体接触孔775，其暴露第二导电类型拾取区450上的硅化物层455。此时，因为在保护层600的顶表面上形成有蚀刻停止层670，所以也可以在没有蚀刻保护层600的情况下形成能够暴露保护层600的顶表面的场板接触孔705。
场板接触孔705的宽度可以分别大于源接触孔715、栅接触孔、体接触孔775或漏接触孔755的宽度。
参照图4F的示例，可以通过用适当导电材料填充栅接触孔和接触孔705、715、755和775来形成源极接触插塞710、如图1的示例中所示的栅极接触插塞730，漏极接触插塞750、场板插塞700和体接触插塞770。
此后，可以形成在源极接触插塞710、体接触插塞770与场板插塞700之间连接的第一导线810，并且还可以形成连接至漏极接触插塞750的第三导线850。另外，可以形成连接至如图1的示例中所示的栅极接触插塞730的如图1的示例中所示的第二导线830。因此，第一导电类型源极区430和第二导电类型拾取区450可以电连接至第一导线810以接收施加至第一导线810的电压。此外，第一导电类型漏极区410可以电连接至第三导线850以接收施加至第三导线850的电压。此外，栅电极300可以电连接至如图1的示例中所示的第二导线830，以接收施加至如图1的示例中所示的第二导线830的电压。另外，场板插塞700还通过第一导线810施加有接地电压。
图5是示出根据另一示例的功率半导体器件的平面图，图6是沿着图5的示例的线N-N'截取的截面图，以及图7A和图7B是图6的区域B的放大图。为了说明的简洁，省略与图3A重复内容的描述。
参照图5、图6、图7A和图7B的示例，保护层600可以包括第一区域610、第二区域630和第三区域620。第一区域610可以是布置在栅电极300上的区域，第二区域630可以是布置在第一导电类型漂移区200上的区域以及第三区域620可以是连接第一区域610至第二区域630的区域。
例如，场板插塞700可以接触保护层600以穿过层间绝缘层650。可以在保护层600的第一区域610、第二区域630和第三区域620上设置场板插塞900。也就是说，不同于图3A的示例中的示例，场板插塞900可以与保护层600的第一区域610垂直交叠。当作为平面看时，场板插塞900的面积可以小于保护层600的面积。另外，场板插塞900的一部分可以设置成与栅电极300垂直交叠。另外，场板插塞900可以具有第一区域610上的第一长度L1，以及可以具有第二区域630上的第二长度L2。在这个示例中，第一长度L1和第二长度L2中的每个指代从场板插塞的顶表面至基板的深度。此外，第一长度L1小于第二长度L2。也就是说，场板插塞700的底表面的深度优选地朝着第一导电类型漏极区410更深。因此，在第一导电类型漏极区410处，场板插塞700的底表面的深度比在栅电极300附近深。在第一导电类型漏极区410附近生成高电场。因此，当采用该结构时，电场弛豫效应变得更大。
另外，场板插塞900可以具有第二宽度W2。此时，第二宽度W2的值可以比第一长度L1的值大。也就是说，场板插塞900的第二宽度W2可以大于第一区域610的顶表面与层间绝缘层650的顶表面之间的间隔L1。在这样的示例中，宽度越大，场板插塞的面积越大，并且因此电场弛豫效应越大。
在图7A的示例中，场板插塞700的底表面是不平坦的而且具有不同台阶。存在这种结构的原因是场板插塞700在具有台阶结构的保护层600上形成。在这样的示例中，间隔件330和保护层600彼此直接接触。在另一方面，场板插塞700的顶表面可以具有共面或水平的表面。
在图7B的示例中，在保护层上形成有蚀刻停止层670，使得蚀刻停止层670布置在场板插塞与保护层600之间。蚀刻停止层670由适当地阻挡蚀刻的材料例如硅氮化物层或硅氧氮化物层或硅氧化物层形成。然而，在其他示例中可以使用其他蚀刻材料以形成蚀刻停止层670。蚀刻停止层670的蚀刻速率小于基板110、第一导电类型漂移区200或层间绝缘层650的蚀刻速率。直至如图4E中所示的接触孔705的形成，蚀刻停止层670保留。因此，蚀刻停止层670在用于接触孔705的形成的层间绝缘层650的蚀刻期间起到停止层的作用。此外，还在硅化物层305上形成有蚀刻停止层670，使得蚀刻停止层670布置在层间绝缘层650与硅化物层305之间。因此，蚀刻停止层670形成为形成在硅基板、栅电极、保护层、硅化物层和间隔件上的连续层。
根据示例，可以通过场板插塞来使施加至漏极区高电场弛豫。因此，可以通过设置如示例中设置的场板插塞来增加功率半导体器件的击穿电压。
根据示例，可以降低源极区与漏极区之间的导通电阻Ron，原因是无需形成在栅电极下形成的场弛豫氧化物层。
根据示例，在第一导电类型漂移区下的第二导电类型埋层被用于延伸反向偏置状态中的耗尽层的面积，由此相应地增加功率半导体器件的击穿电压。
根据示例，场板插塞和第一导电类型源极区可以彼此电连接，由此去除场板插塞与第一导电类型漏极区之间生成的寄生电容分量。
虽然本公开包括具体的示例，将明显的是，在本申请的公开内容的理解之后，在不偏离权利要求书及其等同物的精神和范围的情况下可以做出形式和细节的各种改变。本文中描述的示例仅被认为是描述性的，且不是为了限制的目的。在每个示例中的特征或方面的描述被认为是适用于其他示例中的相似特征或方面。如果以不同顺序执行所述技术，和/或如果以不同的方式组合所述系统、结构、器件或电路中的部件，和/或通过其他部件或其等同物来代替或增补，可以获得合适的结果。因此，不是通过详细的描述而是通过权利要求书及其等同物来限定本公开的范围，并且在权利要求书及其等同物的范围内的所有变化被认为包括在本公开内。

Claims (20)

1.一种功率半导体器件，包括：
布置在基板上的漏极区和源极区；
布置在所述基板上且布置在所述漏极区与所述源极区之间的栅极绝缘层和栅电极；
与所述基板的顶表面和所述栅电极的顶表面接触的保护层；
连接至所述源极区的源极接触插塞；
连接至所述漏极区的漏极接触插塞；以及
与所述保护层接触的场板插塞，
其中，所述场板插塞的宽度大于所述源极接触插塞的宽度或所述漏极接触插塞的宽度。
2.根据权利要求1所述的功率半导体器件，其中，所述场板插塞的一部分与所述栅电极垂直交叠。
3.根据权利要求1所述的功率半导体器件，其中，所述保护层包括：
布置在所述栅电极上的第一区域；
布置在所述基板上的第二区域；以及
连接所述第一区域与所述第二区域的第三区域，其中，
所述场板插塞与所述第二区域垂直交叠。
4.根据权利要求3所述的功率半导体器件，其中，所述场板插塞具有在所述第一区域上的第一长度，所述场板插塞具有在所述第二区域上的第二长度，并且所述第二长度大于所述第一长度。
5.根据权利要求4所述的功率半导体器件，其中，所述场板插塞的宽度大于所述第一长度。
6.根据权利要求1所述的功率半导体器件，还包括：
布置在所述栅电极和所述保护层上的层间绝缘层，
其中，所述场板插塞穿过所述层间绝缘层。
7.根据权利要求1所述的功率半导体器件，还包括：
使所述源极接触插塞连接至所述场板插塞的导线，其中，所述场板插塞与所述导线直接接触。
8.根据权利要求1所述的功率半导体器件，还包括：
布置在所述基板上的第一导电类型埋层；以及
布置在所述第一导电类型埋层上的第二导电类型埋层。
9.根据权利要求1所述的功率半导体器件，还包括：
布置在所述基板上的第一导电类型漂移区和第二导电类型体区。
10.根据权利要求9所述的功率半导体器件，其中，所述栅极绝缘层布置在所述栅电极与所述第一导电类型漂移区之间，并且所述栅极绝缘层布置在所述栅电极与所述第二导电类型体区之间。
11.根据权利要求9所述的功率半导体器件，其中，所述漏极区是第一导电类型漏极区且布置在所述第一导电类型漂移区中。
12.根据权利要求11所述的功率半导体器件，还包括布置在所述漏极区的顶表面上的硅化物层。
13.根据权利要求1所述的功率半导体器件，其中，当作为平面看时，所述场板插塞被设置为具有设置在所述保护层上的单个板形状。
14.根据权利要求1所述的功率半导体器件，其中，所述保护层的一部分与所述漏极区接触。
15.根据权利要求1所述的功率半导体器件，还包括布置在所述场板插塞与所述保护层之间的蚀刻停止层。
16.根据权利要求1所述的功率半导体器件，还包括：
设置在所述栅电极的侧壁处的间隔件，
其中，所述场板插塞与所述间隔件垂直交叠。
17.一种用于制造功率半导体器件的方法，包括：
设置基板；
在所述基板上形成栅极绝缘层和栅电极；
在所述基板上形成漏极区和源极区；
在所述栅电极上形成保护层；
形成布置在所述栅电极和所述保护层上的层间绝缘层；
通过蚀刻所述层间绝缘层来形成分别暴露所述源极区、所述漏极区和所述保护层的源接触孔、漏接触孔和场板孔；以及
通过用导电材料分别填充所述源接触孔、所述漏接触孔和所述场板孔，分别形成连接至所述源极区的源极接触插塞、连接至所述漏极区的漏极接触插塞以及接触所述保护层的场板插塞，
其中，所述场板插塞的宽度大于所述源极接触插塞的宽度或所述漏极接触插塞的宽度。
18.根据权利要求17所述的方法，其中，所述基板的设置包括：
在所述基板上形成第一导电类型埋层；
在所述第一导电类型埋层上形成第二导电类型埋层；以及
在所述第二导电类型埋层上形成第一导电类型漂移区和第二导电类型体区。
19.根据权利要求17所述的方法，还包括：
形成使所述源极接触插塞连接至所述场板插塞的导线。
20.根据权利要求17所述的方法，还包括：
在所述栅电极的顶表面、所述源极区的顶表面和所述漏极区的顶表面中的每个上形成硅化物层。
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