CN112582459B - 一种横向双扩散金属氧化物半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供了一种横向双扩散金属氧化物半导体器件及其制作方法。横向双扩散金属氧化物半导体器件包括：半导体衬底；漂移区，形成于所述半导体衬底中；栅极结构，形成于所述漂移区上；源区和漏区，位于栅极结构两端的所述半导体衬底中；自对准硅化物阻挡层，所述自对准硅化物阻挡层中形成有开口，所述开口至少露出部分漏区；源区接触，位于源区上方且与源区电连接；漏区接触，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接；金属硅化物层，形成于所述源区和所述源区接触之间以及所述漏区和所述漏区接触之间。通过本发明所述设置可以降低导通电阻。

Description

一种横向双扩散金属氧化物半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种横向双扩散金属氧化物半导体器件及其制作方法。
背景技术
在高压MOS管的发展过程中，主要有垂直双扩散金属氧化物半导体(VDMOS)和横向双扩散金属氧化物半导体(LDMOS)两种类型。虽然垂直双扩散金属氧化物半导体(VDMOS)导通电阻小，占用版图面积也小，但是它是纵向结构，不易和低压CMOS电路兼容。而横向双扩散金属氧化物半导体(LDMOS)具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路，因此，在目前得到了比较广泛的应用。
目前对于中压档位NLDMOS的生产制造已经很成熟，一般而言，LDMOS主要关注的器件特性有开启电压Vt、导通电阻Rdson、饱和电流Idsat、关态击穿电压BVoff等，其中导通电阻Rdson和关态击穿电压BVoff是一对“跷跷板”，二者不可兼得。工程师们为了降低导通电阻，同时增加击穿电压而绞尽脑汁。现有的解决方案很多，目的都是从增强RESUF(Reducesurface field)效果的角度出发，尽量降低漂移区或多晶硅边界处的电场强度，实现BVoff的提升。但是这需要增加光刻层数，影响制造成本；或者通过漂移区电阻调整降低开启电阻Rdson但是不可避免导致BV off的降低。
因此如何在不降低关态击穿电压的前提下，优化降低Rdson成为目前急需解决的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的至少一个问题，本发明一方面提供一种横向双扩散金属氧化物半导体器件，包括：
半导体衬底；
漂移区，形成于所述半导体衬底中；
栅极结构，形成于所述漂移区上；
源区和漏区，位于所述栅极结构两端的所述半导体衬底中；
自对准硅化物阻挡层，所述自对准硅化物阻挡层中形成有开口，所述开口至少露出部分漏区；
源区接触，位于所述源区上方且与所述源区电连接；
漏区接触，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接；金属硅化物层，形成于所述源区和所述源区接触之间以及所述漏区和所述漏区接触之间。
可选地，所述漏区接触包括由下往上的所述底端部分和顶端部分，其中，所述顶端部分的关键尺寸大于所述底端部分的关键尺寸。
可选地，所述漏区接触的底端部分与所述自对准硅化物阻挡层之间没有缝隙。
可选地，所述漏区接触的底端部分与所述漏区中靠近所述栅极结构的一端电连接。
可选地，所述底端部分的关键尺寸为0.15um-0.25um，和/或所述顶端部分的关键尺寸为0.3um～0.5um。
可选地，还包括层间介电层，位于所述自对准硅化物阻挡层上，其中，所述顶端部分形成于所述层间介电层中。
可选地，所述自对准硅化物阻挡层包括依次形成的第一阻挡层和第二阻挡层，其中，所述第二阻挡层的蚀刻速率小于所述层间介电层的蚀刻速率。
可选地，所述层间介电层包括SiO2层，所述第一阻挡层包括SiO2层，所述第二阻挡层包括SIN层和/或SiON层。
本发明的另一方面提供了一种横向双扩散金属氧化物半导体器件的制作方法，所述制作方法包括：
提供半导体衬底，在所述半导体衬底中形成有漂移区；
在所述漂移区上形成栅极结构；
在所述栅极结构的两端形成源区和漏区；
形成自对准硅化物阻挡层，所述自对准硅化物阻挡层中形成有第一开口，所述第一开口至少露出部分漏区；
在所述源区和露出的所述漏区上形成金属硅化物层；
在所述源区和漏区上分别形成源区接触和漏区接触，以分别与所述源区和所述漏区形成电连接，其中，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接。
可选地，所述漏区接触包括底端部分和顶端部分，其中，所述顶端部分的关键尺寸大于所述底端部分的关键尺寸。
可选地，形成所述源区接触和漏区接触的方法包括：
在所述自对准硅化物阻挡层上形成层间介电层，以覆盖所述自对准硅化物阻挡层；
蚀刻所述漏区上方的所述层间介电层和所述自对准硅化物阻挡层，以在所述层间介电层中形成第二开口，在所述自对准硅化物阻挡层中形成所述第一开口，其中，所述第二开口的关键尺寸大于所述第一开口的关键尺寸，同时蚀刻所述源区上方的层间介电层以形成第三开口；
在所述第一开口、第二开口和所述第三开口中形成金属硅化物层；
选用导电材料填充所述第一开口和第二开口，以形成所述漏区接触，同时填充所述第三开口，以形成所述源区接触。
可选地，所述自对准硅化物阻挡层包括依次形成的第一阻挡层和第二阻挡层，其中，所述第二阻挡层的蚀刻速率小于所述层间介电层的蚀刻速率。
可选地，所述层间介电层包括SiO2层，所述第一阻挡层包括SiO2层，所述第二阻挡层包括SIN层和/或SiON层。
可选地，所述第二阻挡层的厚度为300埃～1500埃。
可选地，所述底端部分的关键尺寸为0.15um-0.25um，和/或所述顶端部分的关键尺寸为0.3um～0.5um。
根据本发明的横向双扩散金属氧化物半导体器件及其制作方法，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接，所述漏区接触与所述自对准硅化物阻挡层之间不再设置缝隙，通过所述设置可以减小所述源区接触和漏区接触之间的距离，通过缩小基础单元的尺寸(pitch)的方式降低导通电阻，整个过程的工艺调整没有额外增加成本，也不额外增加光刻层次，不改变漂移区电流分布，不会降低BVoff，简单可行。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了目前技术中一种横向双扩散金属氧化物半导体器件的示意性剖面图；
图2示出了本发明一实施例中一种横向双扩散金属氧化物半导体器件的示意性剖面图；
图3示出根据本发明一实施方式的横向双扩散金属氧化物半导体器件的制作方法的步骤流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了更好的说明本发明的发明点，下面首先结合图1对使用横向晶体管(例如LDMOS)的结构及存在的问题进行说明，以便更好地理解本发明。
首先如图1所示，横向双扩散金属氧化物半导体器件包括多个重复的基础单元，每个基础单元的尺寸如图所示的h，每个基础单元一般包括P型半导体衬底101，其中，在半导体衬底101上形成的N-漂移区102，在N-漂移区102中形成P型阱区108，其用作P型体区(P-body)。在P型阱区108中形成有N+源区，在N-漂移区102中形成有漏区，在所述半导体衬底上形成有栅极结构106，其中，所述栅极结构106的部分位于所述漂移区102上，部分位于所述P型阱区108上。
在N-漂移区102上还形成源区接触109和漏区接触104，以分别与源区和漏区形成电连接。其中，在所述源区接触109和漏区接触104的下方还形成有金属硅化物层105，以降低接触电阻，以及在所述栅极结构106上和漏区上形成自对准硅化物阻挡层103，以便于形成所述金属硅化物层105。
降低导通电阻，现有的解决方案包括以下方案：
方案一：降低漂移区电阻，实现开启电阻的降低。
该技术方案的优点：不增加工艺步骤，简单易行。
缺点：副作用是漂移区杂质浓度增加，耗尽能力变弱，最终耐压能力降低。
方案二：如图1所示，在所述自对准硅化物阻挡层103上形成金属场板107，通过金属场板(tal plate)降低漂移区表面电场，增强RESUF(Reduce surface field)效果，在相同的开启电阻下提升击穿电压。在相同面积下耐压能力提升也等于是变相的降低导通电阻。
该技术方案的优点：简单，工艺稳定，易于生产。
缺点：增加光刻层数，生产成本提高。
综上所述可知，为了解决目前存在的技术问题，虽然提出了各种方案但目前的实现方法均存在各种问题，并不能得到良好的结果。为此本发明从器件架构角度出发，从Rdson的计算方式出发，在不降低关态击穿电压的前提下，提出了一种通过结构优化降低Rdson的新思路的实现方案。既不会增加光刻次数，同时可以保证器件耐压能力不变。
下面结合图2对本发明所述横向双扩散金属氧化物半导体器件的结构进行详细的说明。
首先，如图2所示，本发明提出一种横向双扩散金属氧化物半导体器件，其包括：
半导体衬底201；
漂移区202，形成于所述半导体衬底中；
栅极结构206，所述栅极结构形成于所述漂移区上；
源区和漏区，位于所述栅极结构的两端；
自对准硅化物阻挡层203，所述自对准硅化物阻挡层中形成有开口，所述开口至少露出部分漏区；
源区接触207，位于所述源区上方且与所述源区电连接；
漏区接触204，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接；金属硅化物层205，形成于所述源区和所述源区接触之间以及所述漏区和所述漏区接触之间。
其中，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在本发明的一示例中，其中所述半导体衬底为P型半导体衬底。
在半导体衬底201上形成有N-漂移区202，其中，所述漂移区202为N型漂移区，所述漂移区202的形成方法可以为离子注入等。
在N-漂移区202中形成P型阱区208，其用作体区。在P型阱区208中形成的P+有源区和源区，P+有源区用于引出P型阱区208，源区用于引出源区接触。
在N-漂移区202中形成有N+漏区，用于引出漏区。在N-漂移区202上形成有栅极结构206，栅极结构206和P型体区具有重叠区域，该重叠区域即为器件的沟道。
在所述半导体衬底和所述漂移区202上形成有自对准硅化物阻挡层203，其中，所述自对准硅化物阻挡层203的一端覆盖部分所述栅极结构206，并且在所述漏区区域上的所述自对准硅化物阻挡层(SAB)203中形成有第一开口。
在N-漂移区202上还形成有漏区接触204，其一端内嵌于所述漏区上方的所述自对准硅化物阻挡层中的所述第一开口中。
此外，在所述第一开口还形成有金属硅化物层205，以降低所述漏区接触204与所述漏区之间的接触电阻。
同理，所述源区接触207，位于所述源区上方，在所述源区接触207和所述源区之间形成有金属硅化物层205，以降低所述源区接触207与所述源区之间的接触电阻。
其中，以所述源区接触207的中心线和所述漏区接触204的中心线为边界构成一个基础单元，每个基础单元为重复单元，所述横向双扩散金属氧化物半导体器件包括若干个所述基础单元。
在如图1所述的横向双扩散金属氧化物半导体器件中，漏区接触104在工艺过程中需要保证和SAB有固定间距“b”，计算基础单元尺寸h(half pitch，如图1中的h)时b也计算在内：
Rdson＝(0.1V/Idlin)×S
＝(0.1V/Idlin)×h×W×2
＝(0.1V/Idlin)×(a+b+c+d+e)×W×2；单位mohm^mm2
其中，S为导通区域面积，S＝h×W，其中，W为宽度，h＝a+b+c+d+e。
在本申请中，改变所述漏区接触204和自对准硅化物阻挡层203的结构，所述漏区接触的底端部分内嵌于所述第一开口中且与所述漏区电连接，与所述自对准硅化物阻挡层之间不再设置缝隙，通过所述设置可以减小所述源区接触和漏区接触之间的距离，通过缩小基础单元的尺寸(pitch)的方式降低导通电阻，整个过程的工艺调整没有额外增加成本，也不额外增加光刻层次，不改变漂移区电流分布，不会降低BVoff，简单可行。
具体地，所述漏区接触整体上呈宽下窄的T形结构，进而减小所述漏区接触底部的关键尺寸，进而降低导通电阻。
具体地，所述漏区接触包括底端部分和顶端部分，其中，所述顶端部分的关键尺寸大于所述底端部分的关键尺寸，所述底端部分内嵌于所述漏区上方的所述自对准硅化物阻挡层中。
其中，所述底端部分内嵌于所述漏区上方的所述自对准硅化物阻挡层中，因此所述自对准硅化物阻挡层中的第一开口的关键尺寸与所述底端部分的关键尺寸大小相等。
其中，在本发明中所述底端部分内嵌于所述自对准硅化物阻挡层203的第一开口中是指所述底端部分完全填充所述第一开口从而使所述底端部分与所述第一开口的侧壁直接接触，使所述底端部分与所述自对准硅化物阻挡层203之间没有缝隙。在本申请中没有特殊说明的情况下，内嵌、完全填充和没有缝隙均参照上述解释。
在本发明的一具体实施例中，所述顶端部分的尺寸由原来的0.16～0.24um增加到0.3～0.5um(不局限于此大小)。
所述底端部分(即SAB开口)的尺寸由原来的0.36～0.44um缩小到0.2um左右，例如0.15um-0.25um，但并不局限于该数值范围。
通过上述改进，改为使用漏端接触和SAB的自对准结构，使接触距离SAB距离b＝0，缩小了原有的基础单元尺寸h,
Rdson＝(0.1V/Idlin)×S
＝(0.1V/Idlin)×h×W×2
＝(0.1V/Idlin)×(a+c+d+e)×W×2；单位mohm^mm2
其中S为导通区域面积，S＝h×W，h＝a+c+d+e。
进一步，所述横向双扩散金属氧化物半导体器件还包括层间介电层(图中未示出)，位于所述自对准硅化物阻挡层上，其中，所述顶端部分形成于所述层间介电层中。
对于形成所述源区接触和所述漏区接触的过程中，因为无论是层间介质层还是SAB层，都是SiO2材质，所以要实现通孔“包住”SAB开口处，同时会沿着孔尺寸把SAB介质刻蚀掉，这样会导致底部已经形成的金属硅化物层不能完全包住通孔接触，造成器件漏电。
为了解决该问题，所述自对准硅化物阻挡层包括依次形成的第一阻挡层和第二阻挡层，其中，所述第二阻挡层的蚀刻速率小于所述层间介电层的蚀刻速率。例如所述层间介电层包括SiO2层，所述第一阻挡层包括SiO2层，所述第二阻挡层包括SIN层和/或SiON层。
本发明的一实施例中，所述自对准硅化物阻挡层为SiO2+SiN或SiO2+SiON，其中，SiN或SiON的厚度约在300～1500A之间，因为SiN或SiON相对于SiO2而言更难以蚀刻，是良好的硬掩膜层(hard mask)(因为刻蚀SiO2和SiN的选择比较高)，通孔刻蚀至SAB开口处，SAB两边都有SiN或Sion覆盖，作为蚀刻停止层，由于刻蚀不动，只能沿着SAB开口处的SiO2继续向下刻蚀，最终形成我们需要的“T字形”接触。
在本发明中在所述横向双扩散金属氧化物半导体器件中所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接，所述漏区接触与所述自对准硅化物阻挡层之间不再设置缝隙，通过所述设置可以减小所述源区接触和漏区接触之间的距离，通过缩小基础单元的尺寸(pitch)的方式降低导通电阻，整个过程的工艺调整没有额外增加成本，也不额外增加光刻层次，不改变漂移区电流分布。
此外，本发明还提供了一种横向双扩散金属氧化物半导体器件的制作方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底中形成有漂移区；
步骤S2：在所述漂移区上形成栅极结构；
步骤S3：在所述栅极结构的两端形成源区和漏区；
步骤S4：形成自对准硅化物阻挡层，所述自对准硅化物阻挡层中形成有第一开口，所述第一开口至少露出部分漏区；
步骤S5：在所述源区和露出的所述漏区上形成金属硅化物层
步骤S6：在所述源区和漏区上分别形成源区接触和漏区接触，以分别与所述源区和所述漏区形成电连接，其中，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接。
下面结合附图3对所述方法作进一步详细的说明。
首先，在步骤S1中，如图2所示，提供半导体衬底201，在所述半导体衬底中形成漂移区202。
具体地，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在本发明的一示例中，其中所述半导体衬底为P型半导体衬底。
其中，所述漂移区202为N型漂移区，所述漂移区202的形成方法可以为离子注入等。
在步骤S2中，形成的栅极结构206至少部分形成于所述漂移区上，部分位于所述P型阱区208上。
其中，所述栅极结构的形成方法包括但不局限于以下步骤：
在所述漂移区上形成栅极材料层；
对所述栅极材料层进行图案化，以形成栅极结构206。
在形成栅极结构206之后，所述方法还进一步包括在栅极结构206的侧壁上形成间隙壁的步骤。
其中，栅极结构206的材料可以为多晶硅等半导体材料。
在所述步骤S3中，执行源漏离子注入，以在所述栅极结构的两端形成源区和漏区。
其中，所述离子注入的角度以及能量可以根据实际需要进行选择，并不局限于某一种。
在所述步骤S4中，在栅极的一端以及漏区上形成自对准硅化物阻挡层203，以覆盖所述漏区和部分所述栅极。
进一步，在所述对准硅化物阻挡层203上还形成有层间介电层(图中未示出)。
其中，所述自对准硅化物阻挡层包括依次形成的第一阻挡层和第二阻挡层，其中，所述第二阻挡层的蚀刻速率小于所述层间介电层的蚀刻速率。例如所述层间介电层包括SiO2层，所述第一阻挡层包括SiO2层，所述第二阻挡层包括SIN层和/或SiON层。
本发明的一实施例中，所述自对准硅化物阻挡层为SiO2+SiN或SiO2+SiON，其中，SiN或SiON的厚度约在300～1500埃之间。
在所述步骤S5中，在所述源区和漏区上分别形成源区接触和漏区接触，其中所述漏区接触的一端内嵌于所述漏区上方的所述自对准规划物阻挡层203中以减小所述基础单元的尺寸。
形成所述源区接触和漏区接触的方法包括：
在所述自对准规划物阻挡层203上形成层间介电层，以覆盖所述自对准规划物阻挡层；
蚀刻所述漏区上方的所述层间介电层和所述自对准规划物阻挡层203，以在所述层间介电层中形成第二开口，在所述自对准规划物阻挡层中形成第一开口，其中，所述第二开口的关键尺寸大于所述第一开口的关键尺寸，同时蚀刻所述源区上方的层间介电层以形成第三开口；
在所述第一开口、第二开口和所述第三开口中形成金属硅化物层；
选用导电材料完全填充所述第一开口和第二开口，以形成所述漏区接触，所述漏区接触的底端部分与所述第一开口的侧壁直接接触，同时填充所述第三开口，以形成所述源区接触。
在本发明的一具体实施例中，所述第二开口的尺寸由原来的0.16～0.24um增加到0.3～0.5um(不局限于此大小)。
所述第一开口(即SAB开口)的尺寸由原来的0.36～0.44um缩小到0.2um左右，例如0.15um-0.25um，但并不局限于该数值范围。
通过上述改进，改为使用漏端接触和SAB的自对准结构，使接触距离SAB距离b＝0，缩小了原有的基础单元尺寸h。
在形成所述源区接触和所述漏区接触的过程中，所述第二阻挡层的蚀刻速率小于所述层间介电层的蚀刻速率。例如所述层间介电层包括SiO2层，所述第一阻挡层包括SiO2层，所述第二阻挡层包括SIN层和/或SiON层。
本发明的一实施例中，因为SiN或SiON相对于SiO2而言更难以蚀刻，是良好的硬掩膜层(hard mask)(因为刻蚀SiO2和SiN的选择比较高)，通孔刻蚀至SAB开口处，SAB两边都有SiN或Sion覆盖，以作为蚀刻停止层，由于刻蚀不动，只能沿着SAB开口处的SiO2继续向下刻蚀，最终形成我们需要的“T字形”接触。
具体地，通过上述方法形成的所述漏区接触包括底端部分和顶端部分，其中，所述顶端部分的关键尺寸大于所述底端部分的关键尺寸，所述底端部分内嵌于所述漏区上方的所述自对准硅化物阻挡层中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接。
根据本发明的横向双扩散金属氧化物半导体器件及其制作方法，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接，所述漏区接触与所述自对准硅化物阻挡层之间不再设置缝隙，通过所述设置可以减小所述源区接触和漏区接触之间的距离，通过缩小基础单元的尺寸(pitch)的方式降低导通电阻，整个过程的工艺调整没有额外增加成本，也不额外增加光刻层次，不改变漂移区电流分布，不会降低BVoff，简单可行。
学术语与本发明的技术领域的技术人员通常理解的含义相同。本文中使用的术语只是为了描述具体的实施目的，不是旨在限制本发明。本文中出现的诸如“部”、“件”等术语既可以表示单个的零件，也可以表示多个零件的组合。本文中出现的诸如“安装”、“设置”等术语既可以表示一个部件直接附接至另一个部件，也可以表示一个部件通过中间件附接至另一个部件。本文中在一个实施方式中描述的特征可以单独地或与其他特征结合地应用于另一个实施方式，除非该特征在该另一个实施方式中不适用或是另有说明。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种横向双扩散金属氧化物半导体器件，其特征在于，包括：
半导体衬底；
漂移区，形成于所述半导体衬底中；
栅极结构，形成于所述漂移区上；
源区和漏区，位于所述栅极结构两端的所述半导体衬底中；
自对准硅化物阻挡层，所述自对准硅化物阻挡层中形成有开口，所述开口至少露出部分漏区；
源区接触，位于所述源区上方且与所述源区电连接；
漏区接触，所述漏区接触的底端部分内嵌于所述开口中并且与所述开口的侧壁直接接触，所述漏区接触与所述漏区电连接，所述漏区接触包括由下往上的所述底端部分和顶端部分，其中，所述顶端部分的关键尺寸大于所述底端部分的关键尺寸；
金属硅化物层，形成于所述源区和所述源区接触之间以及所述漏区和所述漏区接触之间。
2.根据权利要求1所述的横向双扩散金属氧化物半导体器件，其特征在于，所述漏区接触的底端部分与所述自对准硅化物阻挡层之间没有缝隙。
3.根据权利要求1所述的横向双扩散金属氧化物半导体器件，其特征在于，所述漏区接触的底端部分与所述漏区中靠近所述栅极结构的一端电连接。
4.根据权利要求1所述的横向双扩散金属氧化物半导体器件，其特征在于，所述底端部分的关键尺寸为0.15um-0.25um，和/或所述顶端部分的关键尺寸为0.3um～0.5um。
5.根据权利要求1所述的横向双扩散金属氧化物半导体器件，其特征在于，还包括层间介电层，位于所述自对准硅化物阻挡层上，其中，所述顶端部分形成于所述层间介电层中。
6.根据权利要求5所述的横向双扩散金属氧化物半导体器件，其特征在于，所述自对准硅化物阻挡层包括依次形成的第一阻挡层和第二阻挡层，其中，所述第二阻挡层的蚀刻速率小于所述层间介电层的蚀刻速率。
7.根据权利要求6所述的横向双扩散金属氧化物半导体器件，其特征在于，所述层间介电层包括SiO2层，所述第一阻挡层包括SiO2层，所述第二阻挡层包括SiN 层和/或SiON层。
8.一种横向双扩散金属氧化物半导体器件的制作方法，其特征在于，所述制作方法包括：
提供半导体衬底，在所述半导体衬底中形成有漂移区；
在所述漂移区上形成栅极结构；
在所述栅极结构的两端形成源区和漏区；
形成自对准硅化物阻挡层，所述自对准硅化物阻挡层中形成有第一开口，所述第一开口至少露出部分漏区；
在所述源区和露出的所述漏区上形成金属硅化物层；
在所述源区和漏区上分别形成源区接触和漏区接触，以分别与所述源区和所述漏区形成电连接，其中，所述漏区接触的底端部分内嵌于所述第一 开口中并且与所述第一 开口的侧壁直接接触，所述漏区接触与所述漏区电连接，所述漏区接触包括底端部分和顶端部分，其中，所述顶端部分的关键尺寸大于所述底端部分的关键尺寸。
9.根据权利要求8所述的制作方法，其特征在于，形成所述源区接触和漏区接触的方法包括：
在所述自对准硅化物阻挡层上形成层间介电层，以覆盖所述自对准硅化物阻挡层；
蚀刻所述漏区上方的所述层间介电层和所述自对准硅化物阻挡层，以在所述层间介电层中形成第二开口，在所述自对准硅化物阻挡层中形成所述第一开口，其中，所述第二开口的关键尺寸大于所述第一开口的关键尺寸，同时蚀刻所述源区上方的层间介电层以形成第三开口；
在所述第一开口、第二开口和所述第三开口中形成金属硅化物层；
选用导电材料填充所述第一开口和第二开口，以形成所述漏区接触，同时填充所述第三开口，以形成所述源区接触。
10.根据权利要求9所述的制作方法，其特征在于，所述自对准硅化物阻挡层包括依次形成的第一阻挡层和第二阻挡层，其中，所述第二阻挡层的蚀刻速率小于所述层间介电层的蚀刻速率。
11.根据权利要求10所述的制作方法，其特征在于，所述层间介电层包括SiO2层，所述第一阻挡层包括SiO2层，所述第二阻挡层包括SiN 层和/或SiON 层。
12.根据权利要求10所述的制作方法，其特征在于，所述第二阻挡层的厚度为300埃～1500埃。
13.根据权利要求8所述的制作方法，其特征在于，所述底端部分的关键尺寸为0.15um-0.25um，和/或所述顶端部分的关键尺寸为0.3um～0.5um。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752194B1 (ko) * 2006-09-08 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN104716177A (zh) * 2013-12-11 2015-06-17 上海华虹宏力半导体制造有限公司 一种改善漏电的射频ldmos器件及其制造方法
CN109037051A (zh) * 2018-07-24 2018-12-18 武汉新芯集成电路制造有限公司 半导体结构的制备方法及半导体结构
WO2019024906A1 (zh) * 2017-08-04 2019-02-07 无锡华润上华科技有限公司 一种ldmos器件及其制造方法和电子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446733B (zh) * 2011-12-08 2014-03-12 上海先进半导体制造股份有限公司 高压射频横向扩散结构的功率器件及其制造方法
CN109979821A (zh) * 2017-12-28 2019-07-05 无锡华润上华科技有限公司 一种半导体器件及其制作方法
CN109980011A (zh) * 2017-12-28 2019-07-05 无锡华润上华科技有限公司 一种半导体器件及其制作方法
KR20190109685A (ko) * 2018-03-16 2019-09-26 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752194B1 (ko) * 2006-09-08 2007-08-27 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
CN104716177A (zh) * 2013-12-11 2015-06-17 上海华虹宏力半导体制造有限公司 一种改善漏电的射频ldmos器件及其制造方法
WO2019024906A1 (zh) * 2017-08-04 2019-02-07 无锡华润上华科技有限公司 一种ldmos器件及其制造方法和电子装置
CN109037051A (zh) * 2018-07-24 2018-12-18 武汉新芯集成电路制造有限公司 半导体结构的制备方法及半导体结构

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