KR101271066B1 - 낮은 용량 반도체 장치 및 이의 구조를 형성하는 방법 - Google Patents

낮은 용량 반도체 장치 및 이의 구조를 형성하는 방법 Download PDF

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Abstract

일 실시예에서, 트랜지스터는 게이트 구조에서 개구부를 가진 게이트 구조로 형성된다. 절연체는 개구부의 적어도 측벽들 상에 형성되고 도전체는 절연체 상에 형성된다.
반도체 장치, 게이트 구조, 절연체, 개구부, 트랜지스터

Description

낮은 용량 반도체 장치 및 이의 구조를 형성하는 방법{Method of forming a low capacitance semiconductor device and structure therefor}
도 1은 본 발명에 따른 반도체 장치의 일 실시예에 대한 개략적인 확대 단면도.
도 2는 본 발명에 따른 도 1의 반도체 장치의 일 실시예에 대한 토폴로지 부분의 개략적인 확대 평면도.
도 3 내지 도 6은 본 발명에 따라 도 1 및 도 2의 반도체 장치를 형성하기 위한 방법의 실시예에 따른 다양한 단계들을 개략적으로 도시한 도면.
도 7은 본 발명에 따른 도 1 내지 도 6의 반도체 장치의 대안적인 실시예의 일부를 개략적으로 도시한 도면.
도 8은 본 발명에 따른 도 1 내지 도 6의 반도체 장치의 다른 대안적인 실시예의 일부를 개략적으로 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 장치 13 : 본체
14, 15, 16 : N형 에피택셜 층 25 : 절연 층
26 : 도전체 27 : 절연체
28 : 게이트 도전체 30 : 게이트 구조
32 : 개구부 35 : 표면
50 : 기판 64 : 소스 도전체
65, 66, 67, 68 : 트랜지스터
본 발명은 일반적으로 전자 공학, 특히 반도체 장치 및 구조를 형성하기 위한 방법에 관한 것이다.
과거에, 전자 공학 산업은 낮은 드레인 대 소스 저항(Rds(on))을 가진 전력 장치를 제조하기 위하여 다양한 방법들 및 구조들을 이용하였다. 낮은 Rds(on)은 전력 장치가 동작 중일 때 전력 장치의 전력 손실을 감소시키며, 결국 시스템의 효율성을 향상시킨다. 전형적으로, 장치들은 높은 전체 게이트 전하(Qg)를 야기하고 장치들의 최대 동작 주파수를 감소시키는 높은 게이트 용량(Qg)을 가졌다.
스위칭 전원들과 같은 일부 응용들에서, 전력 MOSFET에서는 낮은 Rds(on)외에 양호한 스위칭 성능이 요구된다. 이러한 전력 MOSFET에 대한 하나의 요건은 낮은 게이트 전하(Qg)이다. 게이트 전하(Qg)는 게이트를 동작 전압까지 충전하기 위하여 구동기 IC에 의하여 게이트에 공급되어야 하는 전하로서 규정된다. 스위칭 전원(예컨대 벅 컨버터(buck converter))의 하부에서 사용되는 전력 MOSFET에 있어서, 추가 요건은 양호한 dV/dt 성능(즉, 거짓 턴-온에 영향을 미치지 않고 드레인 전압의 고 변화율을 견디는 능력)이다. 벅 컨버터에서, 상부 MOSFET가 턴온될 때, 스위치 노드(하부 MOSFET의 드레인이 접속되는)는 높은 dV/dt에 영향을 미친다. 하부 MOSFET에서 드레인 전압의 고 변화율은 게이트 전압에서 스파이크를 유발한다. 만일 게이트 전압 스파이크(gate voltage spike)의 크기가 하부 MOSFET의 문턱치 전압(vth)보다 높으면, 하부 MOSFET가 턴온된다. 이는 거짓 턴-온(false turn-on)이라 불리며, 추가 전력 손실을 유발하여 시스템의 효율성을 감소시키는 슈트-드로우 전류(shoot-through current)를 유발한다. 심각한 경우들에는, 슈트-드로우 전류는 또한 MOSFET들 중 하나가 장애를 일으키도록 한다.
따라서, 게이트 용량들을 감소시키고, 게이트 전하비(Qgd/Qgs(th))를 감소시키고 장치의 Rds(on)에 상당하게 영향을 미치지 않으면서 전력 장치의 전체 게이트 전하를 감소시키는 전력 장치를 형성하는 방법을 제공하는 것이 바람직하다.
설명을 단순화 및 명확화를 위하여, 도면들에서 요소들은 반드시 실제 크기로 도시되어 않으며 여러 도면들에서 동일한 부호들은 동일한 요소들을 나타낸다. 부가적으로, 공지된 단계들 및 요소들에 대한 상세한 설명들은 설명의 단순화를 위하여 생략된다. 여기에서 사용되는 바와 같이, 전류 운반 전극(current carrying electrode)은 MOS 트랜지스터의 소스 또는 드레인, 또는 바이폴라 트랜지스터의 에미터 또는 콜렉터와 같이 장치를 통해 전류를 운반하는 장치의 요소들을 의미하며, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같이 장치를 통해 전류를 제어하는 장치의 요소를 의미한다. 비록 장치들이 임의의 N- 채널 또는 P-채널 장치들로서 설명될지라도, 당업자는 본 발명에 따라 상보 장치들이 또한 사용 가능하다는 것을 인식할 것이다. 도면들의 명확화를 위하여, 장치 구조들의 도핑된 영역들은 직선 에지들 및 정밀 각도 코너들을 가지는 것으로 설명된다. 그러나, 당업자는 도펀트들의 확산(diffusion) 및 활성화로 인하여 도핑된 영역들의 에지들이 일반적으로 직선들이 아니고 모서리들이 정확한 각도들을 가지지 않는다는 것을 이해해야 한다.
도 1은 낮은 게이트 대 드레인 용량(Cgd)을 가지고, 게이트 대 드레인 및 게이트 대 소스 용량(Qgd/Qgs(th)) 간의 낮은 비율을 가지는 반도체 장치(10)의 확대 단면도를 개략적으로 도시하며, 이러한 반도체 장치(10)는 고주파수 동작을 용이하게 수행할 뿐만 아니라 슈트 드로우 전류를 최소화한다.
도 2는 반도체 장치(10)의 일 실시예의 토폴로지 일부분에 대한 확대 평면도를 개략적으로 도시한다. 도 2의 평면도는 반도체 장치(10)의 하부 요소들을 도시하기 위하여 소스 도전체(64)를 배제한다. 도 1의 도면은 도 2의 섹션 라인 1-1을 따라 취해진다. 이하의 상세한 설명은 도 1 및 도 2를 참조로 하여 이루어진다. 도 1 및 도 2에 도시된 반도체 장치(10)의 실시예는 제 1 트랜지스터 스트라이프 또는 트랜지스터(65), 제 2 트랜지스터 스트라이프 또는 트랜지스터(66), 제 3 트랜지스터 스트라이프 또는 트랜지스터(67), 및 제 4 트랜지스터 스트라이프 또는 트랜지스터(68)를 포함하는 복수의 수직 금속 산화물 반도체(MOS) 트랜지스터 구조들을 포함하며, 상기 트랜지스터들은 스트라이프 구성, 예컨대 다수의 연장된 영역들로서 형성된 본체 영역들을 포함하는 구성으로 형성되며, 각각의 본체 영역은 다 수의 트랜지스터 소스들을 가진다. 트랜지스터들(65, 66, 67, 68)은 화살표들에 의하여 일반적인 방식으로 식별된다. 장치(10)는 N-형 에피택셜층(N-type epitaxial layer; 12)이 형성되는 N-형 벌크 반도체 기판(N-type bulk semiconductor substrate; 11)을 포함하는 N-형 반도체 기판(50)을 가진다. N-형 소스들(14, 15, 16)은 P-형 본체 영역들(13) 내에 형성된다. 본체 영역들(13) 내의 고도핑된 P-형 영역들(23)은 본체 영역들(13)에 대한 저 저항 전기 접촉부(low resistance electrical contact)를 용이하게 형성한다. 트랜지스터들(66, 67)에 대한 게이트 구조(30)는 기판(50)의 표면(36)위에 형성되며, 구조(30)의 적어도 제 1 에지(60)는 적어도 소스(14)의 에지 위에 위치하며, 적어도 구조(30)의 제 2 에지(61)는 적어도 소스(15)의 에지 위에 위치한다. 에지들(60, 61)은 일반적으로 약 1/10 마이크론 내지 1/2(0.1 내지 0.5) 마이크론 둘레에 각각의 소스들(14, 15) 위에 위치한다. 이후에서 더 상세히 알 수 있는 바와 같이, 게이트 구조(30)는 게이트 구조(30) 내에 형성되는 개구부(32)의 적어도 측벽들 상에 형성되는 절연체(27) 및 절연체(27) 상에 형성되는 도전체(26)를 포함하는 도전체 플러그(conductor plug)를 가진다. 도전체(26)는 소스 도전체(64)에 전기적으로 접속된다. 이후에서 더 상세히 알 수 있는 바와 같이, 개구부(32)는 소스(14) 및 소스 영역(15) 중간에 위치되고, 바람직하게 소스들(14, 15)이 형성되는 영역(13)들 중간에 위치되는 기판(50)의 일부분 위에 위치하도록 게이트 구조(30) 내에 형성된다. 게이트 구조(30) 및 개구부(32)는 화살표들에 의하여 일반적인 방식으로 식별된다. 트랜지스터들(65, 68)과 같은 장치(10)의 다른 트랜지스터들은 도 1에 기술 된 구조(30)와 유사한 게이트 구조들을 가진다. 장치(10)가 턴-온될 때, 게이트 구조(30) 및 유사한 인접 게이트 구조들 아래에 배치되는 영역들(13)의 일부분은 트랜지스터들(65, 66, 67, 68)의 채널 영역들(62)을 형성한다. 또한, 게이트 구조(30) 및 유사한 인접 게이트 구조들 아래에 배치되는 기판(50)의 일부분은 트랜지스터들(65, 66, 67, 68)의 드레인 영역을 형성한다.
거짓 턴-온 및 관련 슈트-드로우 전류(shoot-through current)의 가능성을 감소시키기 위하여, 드레인 전극이 하이(high)로 될 때 트랜지스터의 게이트에 접속되는 전압 스파이크를 최소화하는 것이 바람직하다. 이를 달성하기 위한 한 방식은 게이트 대 드레인 용량(Cgd)을 감소시킴으로써 드레인 및 게이트 간의 커플링을 감소시키는 것이며, 게이트 대 드레인 용량(Cgd)의 감소는 또한 게이트 대 드레인 전하(Qgd)를 감소시킨다. 게이트 전압 스파이크가 문턱치 전압(Vth)보다 높게 되는 것을 방지하기 위하여, 게이트-드레인 전하(Qgd) 대 Vth(Qgs(th))와 동일한 전압을 유도하는 게이트-소스 전하의 비는 1보다 작아야 한다(즉, (Qgd/Qgs <1). 또한 동작 주파수(operating frequency)를 개선하기 위하여 낮은 전체 게이트 전하를 가지는 것이 바람직하다. 게이트 대 드레인 용량을 감소시키면 게이트 대 드레인 전하(Qgd)가 감소되며, 게이트 대 소스 용량을 감소시키면 게이트 대 소스 전하(Qgs)가 감소된다. 이후에 더 상세히 알 수 있는 바와 같이, 개구부(32) 내에 도전체(26)를 형성하면 장치(10)의 게이트 대 드레인 용량(Cgd)을 감소시킬 수 있다. 장치(10)의 드레인 아래에 배치된 게이트들(18, 19)의 양을 최소로 하면, 게이트 대 드레인 용량을 감소시킬 수 있으며, 결국 장치(10)의 게이트 대 드레인 전하(Qgd)를 감소시킬 수 있다.
개구부(32) 내에 도전체(26)를 형성하면, 드레인 영역 내의 전하의 일부분이 게이트 대신에 소스에 결합되도록 함으로써 게이트 대 드레인 용량을 더 감소시킬 수 있다. 도전체(26)는 개구부(32) 내에 형성되며, 구조(30)의 상부면(35)으로부터 제거된다. 게이트 대 드레인 전하를 감소시키면 게이트 전하비(Qgd/Qgs(th))를 감소시킬 수 있으며 결국 장치(10)의 거짓 턴-온을 최소화할 수 있다. 장치(10)는 2 개 내지 4 개의 종래의 전력 장치들의 게이트 전하비보다 훨씬 작은 1 이하인 게이트 전하비(Qgd/Qgs(th))를 가진다. 게이트-드레인 전하를 감소시키면 전체 게이트 전하를 감소시킬 수 있으며, 결국 장치(10)의 동작 주파수를 증가시킬 수 있다.
도 3 내지 도 6은 장치(10)를 형성하는 방법의 실시예에 따르는 다양한 단계들을 개략적으로 도시한다. 이러한 설명은 도 1 내지 도 6을 참조한다. 설명의 명확화를 위하여, 도 3 내지 도 6에 대한 상세한 설명은 도 1에 기술된 장치(10)의 부분을 설명한다. 비록 장치(10)가 N-채널 장치를 위하여 특정 도전형들을 가지는 것으로 설명될지라도, 도전형들은 P-채널 장치를 제공하기 위하여 반전될 수 있다. 또한, 장치(10)는 연장된 패턴(elongated pattern) 또는 파형 패턴(serpentine pattern)으로 형성되는 단일 본체 영역 설계 또는 스트라이프 설계(여기서 본체 영역은 다수의 연장된 영역들임)을 도시하는 것으로 설명된다. 따라서, 본 발명이 스트라이프 설계(stripe design), 폐쇄 셀 설계(closed cell design), 다중 셀 설계 또는 단일 본체 설계를 포함한다는 것을 당업자는 이해되어야 한다.
도 3을 참조하면, 장치(10)는 벌크 N-형 반도체 기판(11)상에 형성되며, 벌 크 N-형 반도체 기판(11)은 그의 표면상에 형성되는 N-형 에피택셜층(12)을 가진다. 기판(11) 및 층(12)은 반도체 기판(50)을 포함한다. 게이트 절연체층(17)은 트랜지스터들(65 내지 68)이 형성되는 기판(50)의 표면(36)의 일부분 상에 형성된다. 전형적으로, 기판(11)의 고유 저항은 약 0.001 ohm-cm 내지 0.01 ohm-cm이며, 층(12)의 고유 저항은 대략 0.1 ohm-cm 내지 10 ohm-cm이다. 바람직한 실시예에서, 게이트 절연체층(17)은 대략 100 옹스트롬 내지 800 옹스트롬의 두께를 가진 이산화실리콘층이다.
게이트 도전체층(28)은 트랜지스터들(65 내지 68)이 형성되는 기판(50)의 적어도 일부분 위에 배치된 층(17)상에 형성된다. 게이트 도전체층(28)은 전형적으로 내화 금속(refractory metal), 내화 금속 실리사이드, 내화 금속 살리사이드 또는 도핑된 다결정 실리콘(도핑된 폴리실리콘)과 같은 도전체 재료이다. 일 실시예에서, 층(28)은 적어도 대략 100 ohm/sq 및 바람직하게 대략 10 ohm/sq 내지 30 ohm/sq의 시트 저항(sheet resistance)을 가진 N-형 폴리실리콘이다. 그 다음에, 보호 절연층(25)은 이후에 형성되는 다른 도전체들로부터 층(28)을 절연하기 위하여 게이트 도전체층(28) 상에 형성된다. 일 실시예에서, 절연층(25)은 3000 옹스트롬 내지 10,000 옹스트롬의 두께로 증착된 이산화실리콘층이다. 다른 실시예에서, 절연층(25)은 층(28)상에 형성된 이산화실리콘층(21) 및 층(21)상에 형성된 질화실리콘층(22)을 포함한다. 다른 실시예에서, 층(25)은 층(22)상에 형성된 다른 이산화실리콘층을 포함할 수 있다. 층(25)의 두께는 장치(10)의 게이트 대 소스 용량을 유도하기 위하여 게이트들(18, 19)로부터 충분히 멀리 떨어지도록 소스 도 전체(64)(도 1 참조)를 유지한다. 층(21)은 전형적으로 대략 3000 옹스트롬 내지 10,000 옹스트롬의 두께를 가지며, 층(22)은 대략 200 옹스트롬 내지 1500 옹스트롬의 두께를 가진다. 또한, 층(25)에 대하여 다른 절연체들이 사용될 수 있다.
전형적으로, 마스크(점선들로 기술됨)는 층(25)의 표면상에 공급되고 개구부(32)가 형성될 층(25)의 원하는 부분들을 노출시키기 위하여 패터닝된다. 개구부(32)는 층(25)의 표면으로부터 층(28)을 통해 연장하여 층(17)의 일부분을 노출시키기 위하여 마스크의 개구부들을 통해 형성된다. 일부 실시예들에서, 개구부(34)는 층(17) 내로 또는 층(17)을 통해 확장할 수 있다. 개구부(32)의 폭은 개구부(32)가 영역들(13) 위에 배치되지 않는 동안 가능한 넓게 형성될 수 있다. 일부 실시예들에서, 선택 도핑 영역(41)은 또한 기판(50)의 표면상의 도핑 영역으로서 형성되어 개구부(3) 아래에 배치된 기판(50) 내로 연장될 수 있다. 영역(41)은 용량 차폐 영역(capacitance shield area)을 형성하여 장치(10)의 게이트 대 드레인 용량을 더 감소시키기 위하여 P-형으로 도핑될 수 있거나, 또는 장치(10)의 Rds(on)를 더 감소시키기 위하여 N-형으로 도핑될 수 있다. 선택 도핑 영역(41)은 점선으로 기술된다.
도 4를 참조하면, 절연체(27)는 개구부(32)의 측벽들에 형성되어 결국 게이트 구조(30)의 측벽들에 형성된다. 절연체(27)는 도전체(26)로부터 게이트들(18, 19)(도 1 참조)을 절연시킨다. 절연체(27)는 드레인 영역 내의 전하의 일부분이 게이트 대신에 소스에 결합되도록 하는 커패시터의 유전체들을 형성한다. 따라서, 층(27)의 재료에 대한 고 유전 상수를 가지는 것이 바람직하다. 일 실시예에서, 절연체(27)는 게이트 구조(30)의 측벽들을 따라 게이트 절연체층(17)의 부분 상에 증착되는 이산화실리콘층이며, 게이트 절연체층(17)의 부분은 개구부(32) 내에서 노출되나 표면(35)상에서는 노출되지 않는다. 이산화실리콘층은 일반적으로 약 100 옹스트롬 내지 1000 옹스트롬의 두께를 가진다. 다른 실시예에서, 층(27)은 게이트 구조(30)의 측벽들 및 게이트 절연체(17) 상부 상에 형성된 이산화실리콘층, 및 이산화실리콘층상에 형성된 질화실리콘층을 포함한다. 이산화실리콘층 및 질화실리콘층 둘 다를 사용하면 층(27)의 유전상수를 용이하게 증가시킬 수 있다. 이는 두꺼운 절연층(27)을 사용하여 게이트 구조(30) 및 다음에 증착된 도전체(26) 간의 단락현상을 감소시킬 수 있다. 이산화실리콘층은 전형적으로 대략 100 옹스트롬 내지 500 옹스트롬의 두께를 가지며, 질화실리콘층은 전형적으로 대략 200 옹스트롬 내지 1500 옹스트롬의 두께를 가진다. 일부 실시예들에서, 절연체(27)는 표면(35)상에 형성될 수 있다.
후속하여, 도전체(26)는 개구부(32)의 나머지를 충전하기 위하여 형성된다. 도전체(26)를 형성하기 위하여 사용된 재료는 내화 금속, 내화 금속 실리사이드, 내화 금속 살리사이드 또는 도핑된 다결정 실리콘(도핑된 폴리실리콘)을 포함하는 다양한 도전체 재료들 중 일부일 수 있다. 바람직한 실시예에서, 도전체(26)는 적어도 대략 2000 ohm/sq 및 바람직하게 10 ohm/sq 내지 100 ohm/sq의 시트 저항을 제공하기 위하여 적어도 1E18 ohm-cm의 도핑 농도를 가지는 N-형 폴리실리콘이다. 바람직한 실시예에서, 도전체(26)는 도전체(26)의 일부분이 표면(35)과 거의 동일평면상에 위치하도록 적어도 개구부(32)를 충전시키기에 충분한 두께로 형성된다. 전형적으로, 전체 개구부(32)를 충전시키기에 충분하나 표면(35)을 통해 연장하지 않는 두께로 적용된다.
도 5를 참조하면, 표면(35)을 통해 연장하는 도전체(26)의 재료 모두를 제거하기 위하여 평탄화 공정(planarization process)이 보통 이용된다. 예컨대, 화학-기계 평탄화 공정(CMP) 또는 RIE 에치-백(RIE etch-back) 또는 다른 공지된 평탄화 공정이 사용될 수 있다. 본 발명의 목표는 도전체(26)가 표면(35)과 거의 동일 평면상에 위치하도록 표면(35)을 통해 연장하는 거의 모든 도전체(26)를 제거하는 것이다. 처리 변형으로 인하여, 도전체(26)의 일부분은 표면(35) 아래로 약간 리세싱될 수 있다.
도 6을 참조하면, 개구부들(31, 33)은 층(25) 및 층(28) 내에 형성된다. 전형적으로, 마스크(도시하지 않음)는 층(25)의 표면상에 제공되어 개구부들(31, 33)이 형성될 층(25)의 원하는 부분들을 노출시키기 위하여 패터닝된다. 개구부들(31, 33)은 층(25)의 표면으로부터 층(28)을 통해 연장하여 층(17)을 노출하기 위하여 마스크의 개구부들을 통해 형성된다. 개구부들(31, 33)은 기판(50)의 제 1 및 제 2 부분을 도핑하여 기판(50)의 제 1 표면(36)으로부터 제 1 거리만큼 기판(50) 내로 연장하는 본체 영역(13)을 형성하기 위하여 사용된다. 영역들(13)은 전형적으로 당업자에게 공지된 이온 주입(ion implantation) 및 활성화 기술들에 의하여 형성된다. 개구부들(31, 33)은 트랜지스터들(66, 67)의 게이트를 형성하는 게이트 구조(30) 내에 층들(28, 25)의 부분들을 형성한다. 개구부(32)는 게이트 도전체층(28)의 제 1 부분인 제 1 게이트(18) 및 층(25)의 하부 부분들을 포함하는 제 1 게이트 섹션과 게이트 도전체층(28)의 제 2 게이트(19) 및 층(25)의 하부 부분들을 포함하는 제 2 게이트 섹션 내에 게이트 구조(30)를 형성한다. 제 1 게이트 섹션은 트랜지스터(66)의 게이트로서 기능을 하며, 제 2 게이트 섹션은 트랜지스터(67)의 게이트로서 기능을 한다. 개구부(32) 및 도전체 플러그는 트랜지스터들(47, 48)의 드레인 부분 위에 있는 게이트 구조(30)의 양을 최소화하며 이에 따라 장치(10)의 게이트 대 드레인 용량(Cgd)을 최소화한다. 개구부(32) 내의 도전체(26)가 또한 Cgd를 감소시킨다는 것이 발견되었다. 결과로서, 장치(10)의 게이트 대 드레인 전하(Qgd)는 종래 기술보다 약 40% 낮다. 개구부(32), 구조(30)의 상부면(35) 및 도전체 플러그는 게이트 구조(30)를 위하여 선택된 레이아웃 패턴에 따라 기판(50) 및 하부면(36)을 가로질러 일반적인 방식으로 측면으로 연장된다. 기판(50)을 가로질러 측면으로 연장하는 개구부(32) 및 도전체 플러그를 가진 장치(10)에 대한 레이아웃 토폴로지의 일 실시예는 도 2를 참조한다. 또한, 표면(35)은 전형적으로 표면(36)에 대하여 거의 평행하다. 그러나, 당업자는 표면(35)이 일반적으로 표면(36)에 대하여 정확하게 평행하지 않으나 장치(10)의 하부 요소 처리로 인하여 불규칙한 표면을 가질 수 있다는 것을 인식해야 한다.
그 다음에, N-형 소스들(14, 15, 16)은 본체 영역들(13) 내에 형성된다. 전형적으로, 포토-레지스트와 같은 마스크층은 장치(10)에 제공되어 개구부들(31, 33) 내에 차단 부분들(51)을 남기도록 패터닝된다. 마스크층은 도면들을 명확하게 하기 위하여 도 3에 도시되지 않는다. 트랜지스터(65)가 다수의 트랜지스터 셀들의 단부 트랜지스터인 경우에, 개구부(31) 내의 부분(51)은 영역(13)의 하부 부분 내에 소스 영역이 형성되는 것을 방지하기 위하여 표면(36)을 통해 층(28)의 측면까지 연장될 수 있다. 소스들(14, 15, 16)은 종래에 공지된 기술들에 의하여 개구부들(31, 33)을 통해 차단 부분들(51) 주위의 기판(50)의 표면을 도핑시킴으로써 형성된다.
도 1을 참조하면, 스페이서들(29)은 개구부들(31, 33)의 측벽들을 통해 개구부들(31, 33) 내에 형성되어 표면(36)의 하부 부분을 통해 제 1 거리만큼 연장된다. 스페이서들(29)은 당업자에게 공지된 기술들에 의하여 형성된다. 예컨대, 스페이서들(29)은 장치(10)를 커버하고 개구부들(31, 33)을 포함하는 TEOS와 같은 스페이서 유전체층을 적용함으로서 형성될 수 있다. 이방성 에치는 기판(50)의 표면(36), 게이트 구조(30)의 표면(35) 및 도전체 플러그(26)의 상부면으로부터 스페이서 유전체층의 부분들을 제거하고 스페이서 유전체층의 부분들을 스페이서들(29)로서 남기기 위하여 사용될 수 있다. 개구부들(31, 33) 내에 노출된 기판(50)의 부분은 고도핑된 P-영역들(23)을 형성하기 위하여 도핑된다. 스페이서들(29)은 영역들(13) 내에 영역들(23)을 형성하고 각각의 소스들(14, 15, 16)에 인접하는 동안 소스들(14 내지 16)의 부분들을 보호하기 위하여 사용된다. 소스 도전체(64)는 개구부들(31, 33)내에 그리고 게이트 구조(30)상에 제공된다. 도전체(64)는 소스들(14 내지 16), 고농도로 도핑된 P-영역들(23), 및 도전체(26)에 대한 전기 접촉부를 형성한다.
도 7은 도 1 내지 도 6을 참조로 하여 설명된 장치(10)의 대안적인 실시예인 반도체 장치(110)의 실시예의 일부를 기술한다. 장치(110)는, 장치(10)의 도전체 (26)가 반도체(126)를 형성하기 위하여 표면(35)상으로 연장되어 도전체(26)를 도전체(126)로 대체하는 것을 제외하고 구조(30)와 유사한 게이트 구조(130)를 형성하는 것을 제외하고, 장치(10)와 유사하다. 또한, 층(25)은 층(125)으로 대체된다. 층(125)은 층(25)과 동일한 재료이나 매우 얇다. 층(28)을 절연시키기 위하여 이산화실리콘층(21) 및 질화 실리콘층(22) 둘 다를 사용하면, 층(22)의 부분들을 포함하는 게이트 대 소스 커패시터의 유전상수를 용이하게 증가시킬 수 있다. 도전체(126)는 장치(110)의 게이트 대 소스 용량을 증가시키며 따라서 장치(110)의 게이트 전하비(Qgd/Qgs(th))를 감소시킨다. 도전체(126)는 도전체(126)가 표면(35)상에 형성된 후 도전체(126)를 형성하기 위하여 표면(35)으로부터 제거되지 않는 것을 제외하고 도전체(26)와 유사하게 형성된다.
선택적으로, 개구부(32)는 층(125)을 형성하기 전에 층(28) 내에 형성될 수 있다. 층(125)은 개구부(32)의 측벽들을 따라 층(28)상에 형성되고 또한 개구부(32)내의 층(17)의 노출된 부분들 상에 형성될 수 있다. 장치(110)의 게이트 대 소스 용량이 장치(10)의 층(25)보다 얇기 때문에, 장치(110)의 게이트 대 소스 용량이 더 증가되어 결과적으로 Qgd/Qgs(th) 비가 낮아진다.
도 8은 도 1 내지 도 6을 참조로 하여 설명된 장치(10)의 대안적인 실시예인 반도체 장치(210)의 실시예의 일부분을 개략적으로 도시한다. 장치(210)는 게이트 구조(230)를 포함한다. 게이트 구조(230)는 개구부(32)가 구조(230) 내에 형성되지 않는 것을 제외하고 구조(30)와 유사하다. 절연체층(25)은 게이트층(28) 상에 형성된다. 결과적으로, 장치(210)는 절연체(27)를 가지지 않으며, 도전체(26)는 개구부(32) 내에 형성되지 않는다. 대신에, 도전체(226)는 층(25)의 표면(35)상에 형성된다. 도전체(226)의 재료는 도전체(26)의 재료와 동일하다. 도전체(226)의 두께는 대략 2000 옹스트롬 내지 10,000 옹스트롬이도록 선택된다. 도전체(226)는 장치(210)의 게이트 대 소스 용량을 증가시키며 따라서 게이트 전하비를 감소시킨다. 도전체(226)는 또한 게이트 구조(230)의 높이를 증가시키며 이에 따라 스페이서들(29)을 용이하게 형성할 수 있다. 장치(210)는 도전체(32) 및 절연체(27)가 생략되고 도전체(26)가 도전체(226)를 형성하기 위하여 표면(35)상에 형성되는 것을 제외하고 장치(10)와 유사하게 형성된다. 일부 응용에서는 게이트 대 소스 용량이 증가될 수 있을지라도 슈트-드로우 전류들을 감소시키는 것이 중요하다.
앞의 설명으로부터 알 수 있는 바와 같이, 신규한 장치 및 방법이 개시되었다는 것이 명백하다. 여러 특징들 중에서 게이트 구조 내로 또는 게이트 구조를 통해 연장하는 도전체 플러그를 가진 반도체 장치를 형성하는 것이 포함된다. 도전체 플러그는 높은 동작 주파수를 용이하게 동작시키기 위하여 게이트 대 드레인 용량을 감소시키고 또한 게이트 전하비를 감소시키며 결국 슈트-드로우 전류를 감소시킨다. 다른 실시예들에서, 하부 박막 절연체를 가진 게이트 구조 상에 도전체를 형성은 게이트 전하비 및 슈트-드로우 전류를 감소시키는 게이트 전하비를 증가시킬 수 있다.
본 발명이 바람직한 특정 실시예들로 기술되었을지라도, 당업자는 여러 응용 및 대안적인 실시예들을 구현할 수 있다. 특히, 장치들(10, 110, 210)을 형성하기 위한 제조 공정의 예들이 기술되나, 다른 제조 공정들이 또한 사용될 수 있다. 예 컨대, 기술된 제조 공정은 개구부(32)를 형성하기 위한 마스크 및 개구부들(31, 32)을 형성하기 위한 제 2 마스크를 포함한다. 대안 제조 공정에서, 개구부들(32, 31, 33)은 모두 단일 마스크를 사용하여 동시에 형성될 수 있으며 이에 따라 리소그라피 단계로 인하여 임의의 비정렬을 제거할 수 있다. 본 발명은 특정 N-채널 MOS 트랜지스터와 관련하여 기술되나, 본 발명은 P-채널 MOS 트랜지스터들, BiCMOS, IGBT 및 다른 장치 구조에 적용할 수 있다.
본 발명은 게이트 전하비(Qgd/Qgs(th))를 감소시킬 뿐만 아니라 장치의 Rds(on)에 영향을 미치지 않으면서 전력 장치의 전체 게이트 전하를 감소시키는 전력 장치 형성 방법을 제공한다.

Claims (20)

  1. 반도체 장치를 형성하는 방법에 있어서,
    제 1 표면을 가진 제 1 도전형의 기판을 제공하는 단계;
    상기 기판의 제 1 표면의 적어도 제 1 부분 상에 상기 제 1 도전형의 제 1 소스 영역 및 상기 제 1 소스 영역으로부터 이격된 제 2 소스 영역을 형성하는 단계;
    상기 기판의 상기 제 1 표면 위에 배치되는 게이트 구조(gate structure)를 형성하는 단계로서, 상기 게이트 구조의 제 1 단부가 상기 제 1 소스 영역의 에지 위에 배치되고 상기 게이트 구조의 제 2 단부가 상기 제 2 소스 영역의 에지 위에 배치되며, 상기 게이트 구조의 제 1 표면은 상기 기판의 상기 제 1 표면과 평행하고 상기 기판의 제 1 표면과 반대쪽을 향하도록 배치되는, 상기 게이트 구조 형성 단계;
    상기 게이트 구조 내에 그리고 상기 제 1 소스 영역과 상기 제 2 소스 영역 중간에 위치된 상기 기판의 제 2 부분 위에 배치되는 개구부를 형성하는 단계;
    상기 개구부의 적어도 측벽들(sidewalls) 상에 절연체(insulator)를 형성하는 단계; 및
    상기 개구부 내 그리고 상기 절연체 상에 도전체를 형성하는 단계로서, 상기 도전체는 하부에 놓인 상기 기판 상에는 배치되지 않는, 상기 도전체 형성 단계를 포함하는, 반도체 장치 형성 방법.
  2. 삭제
  3. 삭제
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  8. 삭제
  9. 반도체 장치를 형성하기 위한 방법에 있어서,
    표면을 가진 제 1 도전형의 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 표면상에 제 2 도전형의 제 1 본체 영역을 형성하는 단계;
    상기 제 1 본체 영역 내에 상기 제 1 본체 영역의 에지로부터 이격된 상기 제 1 도전형의 제 1 영역을 형성하는 단계;
    상기 제 1 영역의 적어도 일부 위에 배치된 제 1 부분, 상기 제 1 본체 영역의 일부분 위에 배치된 제 2 부분, 및 상기 반도체 기판의 제 1 부분 위에 배치된 제 3 부분을 가진 게이트 구조를 배치하는 단계;
    상기 게이트 구조 내에 개구를 형성하는 단계로서, 상기 개구 내의 측벽은 상기 게이트 구조의 제 1 측벽을 형성하는, 상기 개구 형성 단계;
    상기 게이트 구조의 제 1 측벽 상에 절연체를 형성하는 단계; 및
    상기 절연체에 인접하고 상기 반도체 기판의 제 2 부분 위에 배치되는 도전체를 형성하는 단계를 포함하고,
    상기 도전체는 상기 제 1 도전형의 상기 제 1 영역 상에 배치되지 않는, 반도체 장치 형성 방법.
  10. 삭제
  11. 삭제
  12. 제 9 항에 있어서,
    상기 반도체 기판의 상기 표면상에 상기 제 1 본체 영역으로부터 이격되게 상기 제 2 도전형의 제 2 본체 영역을 형성하는 단계;
    상기 제 2 본체 영역 내에 상기 제 2 본체 영역의 에지로부터 이격되게 상기 제 1 도전형의 제 2 영역을 형성하는 단계; 및
    상기 제 2 영역의 적어도 일부분 위에 배치되는 상기 게이트 구조의 제 4 부분, 상기 제 2 본체 영역의 일부분 위에 배치되는 상기 게이트 구조의 제 5 부분, 및 상기 반도체 기판의 제 3 부분 위에 배치되는 제 6 부분을 형성하는 단계를 포함하며;
    상기 반도체 기판의 제 3 부분은 상기 반도체 기판의 제 2 부분에 인접하는, 반도체 장치 형성 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 반도체 장치에 있어서,
    제 1 표면을 가진 제 1 도전형의 기판;
    상기 기판의 상기 제 1 표면상의 상기 제 1 도전형의 제 1 소스 영역;
    상기 기판의 상기 제 1 표면상의 상기 제 1 도전형의 제 2 소스 영역으로서, 상기 제 2 소스 영역은 상기 제 1 소스 영역으로부터 이격되는, 상기 제 1 도전형의 제 2 소스 영역;
    상기 기판의 상기 제 1 표면 위에 배치된 게이트 구조로서, 상기 게이트 구조는 상기 제 1 소스 영역의 에지 위에 배치된 제 1 단부를 가지고, 제 2 단부는 상기 제 2 소스 영역의 에지 위에 배치되고, 상기 게이트 구조는 상기 기판의 제 1 표면에 평행하고 상기 기판의 상기 제 1 표면과 반대쪽을 향하도록 제 1 표면을 가지는, 상기 게이트 구조;
    상기 게이트 구조의 상기 제 1 표면으로부터 측벽들을 가지는 개구부를 포함하는 상기 게이트 구조로 연장하는 개구부;
    상기 개구부의 적어도 측벽들 상의 절연체; 및
    상기 절연체에 인접하고 상기 개구부 내의 도전체를 포함하고,
    상기 도전체는 상기 제 1 영역 또는 상기 제 2 소스 영역 상에 배치되지 않는, 반도체 장치.
  18. 삭제
  19. 삭제
  20. 제 17 항에 있어서,
    상기 기판의 상기 제 1 표면상에 형성된 제 2 도전형의 제 1 본체 영역으로서, 상기 제 1 소스 영역은 상기 제 1 본체 영역 내에 배치되는, 상기 제 1 본체 영역; 및
    상기 기판의 상기 제 1 표면상에 형성된 제 2 도전형의 제 2 본체 영역으로서, 상기 제 2 소스 영역은 상기 제 2 본체 영역 내에 배치되는, 상기 제 2 본체 영역을 더 포함하며,
    상기 제 2 본체 영역은 상기 제 1 본체 영역으로부터 이격되어 배치되고, 상기 도전체는 상기 게이트 구조의 상기 제 1 표면으로 연장하지 않는, 반도체 장치.
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