JP2009152313A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2009152313A JP2009152313A JP2007327744A JP2007327744A JP2009152313A JP 2009152313 A JP2009152313 A JP 2009152313A JP 2007327744 A JP2007327744 A JP 2007327744A JP 2007327744 A JP2007327744 A JP 2007327744A JP 2009152313 A JP2009152313 A JP 2009152313A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor device
- semiconductor chip
- semiconductor
- jcr
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
【課題】製造が容易で、大電流化に際しても信頼性の高い半導体装置を提供する。
また、低コストで汎用性の高い半導体装置を提供する。
【解決手段】素子領域と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を有する半導体チップと、前記溝部に充填されるとともに、前記半導体チップ表面を被覆する樹脂層とを具備し、素子領域を囲む周縁部の少なくとも一部に設けられた溝部がJCRの液溜となり、流失し易い半導体チップ周縁部にJCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
【選択図】図2
また、低コストで汎用性の高い半導体装置を提供する。
【解決手段】素子領域と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を有する半導体チップと、前記溝部に充填されるとともに、前記半導体チップ表面を被覆する樹脂層とを具備し、素子領域を囲む周縁部の少なくとも一部に設けられた溝部がJCRの液溜となり、流失し易い半導体チップ周縁部にJCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
【選択図】図2
Description
本発明は、半導体装置およびその製造方法に係り、特にパワーMOSFETなどのパワーデバイスにおけるジャンクションコーティングレジンと指称される被覆層を有する半導体装置に関する。
半導体装置、例えばトレンチゲートMOSFET(以下T−MOS)の高電流密度化、低オン抵抗化の要求に伴い、トレンチ幅およびトレンチ間隔の微細化が進行している。
T−MOSは、トレンチ内にゲート絶縁膜を介して、ゲート電極を埋設することにより、トレンチの側壁をチャネルとして利用するMOSFETである。
代表的なNチャネルT−MOS構造を図12(特許文献1第1図)に示す。N型(第1導電型)不純物がドープされたN+ 型半導体基板であるシリコン基板5上に、エピタキシャル成長法によってエピタキシャル層6が形成され、このエピタキシャル層6は、N型のドレイン領域6と、このドレイン領域6上に形成されたP型のボディ領域11と、ボディ領域11上に形成されたN+ 型のソース領域13と、ソース領域13と隣接するように形成され且つボディ領域11よりも不純物濃度が高いP+ 型のボディーコンタクト領域とを構成している。エピタキシャル層6には、ソース領域13及びボディ領域11を貫通し且つドレイン領域6の上部に達するトレンチが設けられ、該トレンチの内部には縦型ゲート電極7が埋め込まれている。また、前記トレンチの内部における縦型のトレンチゲート7の上側には絶縁膜9が充填されている。また、ドレイン領域6及びボディ領域11のそれぞれにおける前記トレンチの垂直な壁面となる面と、トレンチゲート7との間には、ゲート絶縁膜となる絶縁物質10が介在している。また、エピタキシャル層6の上には、ソース領域13及びボディーコンタクト領域(図示せず)に共通接続される共通電極としてのソース電極8が設けられている。
このような半導体装置においては、リードフレームに搭載し、ワイヤボンディングなどにより電気的接続を実現した後、樹脂封止を行うに先立ち、表面をジャンクションコーティングレジン(JCRと指称する)21で被覆保護することで、大電流化に際しても、リーク電流の低減をはかるという方法がとられている。
しかしながらJCR21は、流動性が高いため、半導体チップ周縁部で、流出し、半導体チップ周縁部が露呈しやすいという問題があった。
そこで、図13(a)および(b)に示すようにリードフレーム101の半導体チップ搭載領域102に凹部103を形成し、この凹部内に半導体チップCを収納し、電気的接続を実現した後、JCR121を流し込むという方法が提案されている(特許文献2)。
しかしながらJCR21は、流動性が高いため、半導体チップ周縁部で、流出し、半導体チップ周縁部が露呈しやすいという問題があった。
そこで、図13(a)および(b)に示すようにリードフレーム101の半導体チップ搭載領域102に凹部103を形成し、この凹部内に半導体チップCを収納し、電気的接続を実現した後、JCR121を流し込むという方法が提案されている(特許文献2)。
しかしながら、この方法では、半導体チップ搭載領域に凹部を形成する際、凹部の深さを半導体チップの厚さよりも十分に深くする必要があり、半導体チップ下方の半導体チップ搭載領域(ダイパッド)の肉厚が薄くなり、放熱性が十分でないという問題があった。
また、このような深い凹部を形成するには長時間を有し、実用化は困難であった。
特に、長方形の半導体チップの場合には、凹部の形成は困難であり、リードフレームに汎用性を持たせようとすると大型化するなど、コストの高騰と半導体装置の大型化を免れ得ないという問題があった。
また、このような深い凹部を形成するには長時間を有し、実用化は困難であった。
特に、長方形の半導体チップの場合には、凹部の形成は困難であり、リードフレームに汎用性を持たせようとすると大型化するなど、コストの高騰と半導体装置の大型化を免れ得ないという問題があった。
本発明は前記実情に鑑みてなされたもので、製造が容易で、大電流化に際しても信頼性の高い半導体装置を提供することを目的とする。
また、低コストで汎用性の高い半導体装置を提供することを目的とする。
また、低コストで汎用性の高い半導体装置を提供することを目的とする。
そこで本発明の半導体装置は、素子領域と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を有する半導体チップと、前記溝部に充填されるとともに、前記半導体チップ表面を被覆する樹脂層とを具備したことを特徴とする。
この構成によれば、素子領域を囲む周縁部の少なくとも一部に設けられた溝部がJCRの液溜となり、流失し易い半導体チップ周縁部にJCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
この構成によれば、素子領域を囲む周縁部の少なくとも一部に設けられた溝部がJCRの液溜となり、流失し易い半導体チップ周縁部にJCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
また本発明は、上記半導体装置において、前記溝部が、前記半導体チップの角部に形成されたものを含む。
この構成により、JCRの流失し易い領域である半導体チップの角部に溝部が形成されているため、JCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
この構成により、JCRの流失し易い領域である半導体チップの角部に溝部が形成されているため、JCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
また本発明は、上記半導体装置において、前記溝部は、前記半導体チップの全周にわたって形成されたものを含む。
この構成により、半導体チップの全周にわたってJCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
この構成により、半導体チップの全周にわたってJCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
また本発明は、上記半導体装置において、前記溝部は、穴であるものを含む。
この構成により、素子特性に影響を与えることなく保護性に優れたJCRの被覆層が形成される。
この構成により、素子特性に影響を与えることなく保護性に優れたJCRの被覆層が形成される。
また本発明は、上記半導体装置において、前記溝部は、長溝であるものを含む。
この構成により、より保護性に優れたJCRの被覆層が形成される。
この構成により、より保護性に優れたJCRの被覆層が形成される。
また本発明は、上記半導体装置において、前記溝部は、前記半導体チップの複数周にわたって形成されたものを含む。
この構成により、溝間領域に良好にJCRが保持され、より保護性に優れたJCRの被覆層が形成される。
この構成により、溝間領域に良好にJCRが保持され、より保護性に優れたJCRの被覆層が形成される。
また本発明の半導体装置の製造方法は、半導体ウェハ上に、素子領域を形成する工程と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を形成する工程と、前記溝部に沿って前記半導体ウェハを分断し半導体チップを得る分断工程と、前記半導体チップを、リードフレームの半導体素子搭載部に装着する工程と、前記溝部に樹脂を充填しつつ前記素子領域を覆うように、前記半導体チップ表面に樹脂を供給する工程と、前記樹脂の塗布された半導体チップを前記半導体素子搭載部と共に樹脂封止する工程とを含むことを特徴とする。
この構成によれば、素子領域の周縁に設けられた溝部に樹脂を充填しながら素子領域に樹脂を供給し、被覆性よく樹脂層を形成することができる。従って、半導体チップの周縁部にシリコンの地肌が露出したりすることなく、被覆性を確保することができるため。信頼性の高い半導体装置を提供することが可能となる。
この構成によれば、素子領域の周縁に設けられた溝部に樹脂を充填しながら素子領域に樹脂を供給し、被覆性よく樹脂層を形成することができる。従って、半導体チップの周縁部にシリコンの地肌が露出したりすることなく、被覆性を確保することができるため。信頼性の高い半導体装置を提供することが可能となる。
また本発明は、上記半導体装置の製造方法において、前記溝部を形成する工程は、前記素子領域を形成する工程と同時に実行されるようにしたものを含む。
この構成によれば、トレンチMOSFETの場合はトレンチゲートを形成するためのトレンチと同一工程で溝部を形成することができるため、別途付加工程を必要とすることなく、マスクパターンの変更のみで信頼性の高い半導体装置を提供することが可能となる。
この構成によれば、トレンチMOSFETの場合はトレンチゲートを形成するためのトレンチと同一工程で溝部を形成することができるため、別途付加工程を必要とすることなく、マスクパターンの変更のみで信頼性の高い半導体装置を提供することが可能となる。
以上説明してきたように、本発明によれば、JCRで表面を被覆される半導体装置において、半導体チップの素子領域を囲む周縁部の少なくとも一部に、溝部を形成することで、この溝部がJCRの液溜となり、流失し易い半導体チップ周縁部にJCRが確実に保持されることになり、保護性に優れたJCRの被覆層が形成される。
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
図1は本発明の実施の形態に係る半導体装置を構成する半導体チップの上面図、図2は、図1のX−X’断面図、図3は同半導体装置の製造工程を示す図である。
本実施の形態のトレンチMOSFETは、図1および図2に示すように、半導体チップCの素子領域を囲む周縁部に沿って、スクライブラインの近傍に幅0.5μm、深さ1〜4μmの溝部20を形成し、この溝部に充填されるとともに、前記半導体チップ表面を被覆するJCR21からなる被覆層とを具備したことを特徴とする。なおこの溝部20は素子領域のトレンチと同一工程で形成され、サイズも同等とする。ゲート電極1及びソース電極8にはそれぞれボンディングワイヤ16が接続されている。
図1は本発明の実施の形態に係る半導体装置を構成する半導体チップの上面図、図2は、図1のX−X’断面図、図3は同半導体装置の製造工程を示す図である。
本実施の形態のトレンチMOSFETは、図1および図2に示すように、半導体チップCの素子領域を囲む周縁部に沿って、スクライブラインの近傍に幅0.5μm、深さ1〜4μmの溝部20を形成し、この溝部に充填されるとともに、前記半導体チップ表面を被覆するJCR21からなる被覆層とを具備したことを特徴とする。なおこの溝部20は素子領域のトレンチと同一工程で形成され、サイズも同等とする。ゲート電極1及びソース電極8にはそれぞれボンディングワイヤ16が接続されている。
この構成によれば、トレンチMOSFETのトレンチゲートを構成するトレンチと同一工程で形成された溝部の存在により、JCRと半導体チップCとの接触面積が増大し、接触強度の向上を図ることができる。このように、素子領域を囲む周縁部の少なくとも一部に設けられた溝部がJCRの液溜となり、流失し易い半導体チップ周縁部にJCRが確実に保持されることになり、保護性に優れたJCR21の被覆層が形成される。
なお、ソースコンタクト開口部3のコーナー部分は、ボディ領域(図示せず)またはソース領域13上に位置する。
そして図1に示すように、ゲート電極は、トレンチ4に充填された多結晶シリコン膜からなるトレンチゲート7が、チップの周縁に配置された多結晶シリコン膜からなるゲート周辺配線2を介してアルミニウム層からなるゲート電極(パット)1に接続されて構成されている。
そして図1に示すように、ゲート電極は、トレンチ4に充填された多結晶シリコン膜からなるトレンチゲート7が、チップの周縁に配置された多結晶シリコン膜からなるゲート周辺配線2を介してアルミニウム層からなるゲート電極(パット)1に接続されて構成されている。
他の部分については通例の構成で構成されており、図2に示すように、ソース領域13は、半導体層内にトレンチ4を形成するとともに、このトレンチ4内に酸化シリコンからなるゲート酸化膜10を介して多結晶シリコンを充填して形成したトレンチゲート7に接し、その両端に一定の深さを持つように形成され、ソースコンタクト開口部3においてソース電極8(ソースパッド)に電気的に接続されている。
ドレイン領域はN型エピタキシャル層6及びN型基板5で構成され、半導体チップの裏面全体がドレイン電極(図示せず)となっている。
ドレイン領域はN型エピタキシャル層6及びN型基板5で構成され、半導体チップの裏面全体がドレイン電極(図示せず)となっている。
すなわち、N型のシリコン基板5の表面に形成されたN型エピタキシャル層6内に形成された複数のストライプ状のトレンチ4内にゲート酸化膜10を介して多結晶シリコン層(導電体層)を埋め込み形成したトレンチゲート7と、前記半導体層表面を覆う酸化シリコン膜からなる絶縁膜15と、この絶縁膜15に形成された、ソースコンタクト開口部3を介して前記ソース領域13にコンタクトするように形成されたソース電極8と、トレンチゲート7の周縁部でトレンチゲート7に接続されたゲート周辺配線2と、前記ソース電極8と同一表面上であって、前記ソース電極8から離間した位置に形成され、前記ゲート周辺配線2に接続されるゲート電極(パッド)1と、裏面部に形成されたドレイン電極(図示せず)とを具備している(図2参照)。
なお、図1に示すように、ゲート周辺配線2はチップ周縁部に加え、ゲート電極1の形成領域を囲むように、ゲート電極1の形成領域とソース電極(パッド)8の間にも配設されているため、トレンチゲートへの給電のための給電ラインをより短くし、配線抵抗の低減をはかることができる。
本発明の形態では図1に示すように、チップ外周に溝を形成しているが、この構成に加えさらに、トレンチライン近傍に形成されていたソースコンタクト開口部のコーナー部分を、いずれのトレンチラインの端部からも1μm以上離れた場所に形成することで、ソース電極8を構成する金属配線により生じる応力が直接トレンチ構造に作用するのを防ぎ、耐圧やリーク特性の劣化を防止することができる。また、表面を覆う酸化シリコン膜からなる絶縁膜15に形成されたソースコンタクト開口部3のコーナー部分から1μm内に位置する可能性のあるトレンチラインに関し、いずれのトレンチラインの終端部も前記コーナー部分から等距離(1μm程度)離れるように形成し、さらに、このトレンチラインに直交する方向に一定の深さを持つN型拡散層からなるソース領域13を形成する。これによりオン抵抗Ronの増大を最低限に抑え、トレンチ構造に応力が作用するのを防ぐことができる。
次に本発明の半導体装置の製造方法を、図3を参照して説明する。製造方法については、トレンチ形成のためのマスクパターンを周縁部にも延長するとともに、ソースコンタクト形成のためのマスクパターンが異なるのみで、製造工程については何ら従来と変わるものではない。
ストライプ状のトレンチゲート構造を有するN型MOSFETの製造方法は、図3(a)に示すように、半導体基板5としてN+型のシリコンウェハを使用し、その表面にN-型エピタキシャル層6を形成する。このN-型エピタキシャル層内にP型ウェル層11を形成する。
ストライプ状のトレンチゲート構造を有するN型MOSFETの製造方法は、図3(a)に示すように、半導体基板5としてN+型のシリコンウェハを使用し、その表面にN-型エピタキシャル層6を形成する。このN-型エピタキシャル層内にP型ウェル層11を形成する。
次に、図3(b)に示すようにフォトリソグラフィー及びドライエッチングにより、P型ウェル層11の形成されたN-型エピタキシャル層6表面にトレンチ4を形成する。
この後、図3(c)に示すようにトレンチ側壁に熱酸化により厚膜30nm程度のゲート酸化膜10を形成したのち、トレンチ4内にCVD法によって多結晶シリコン膜(トレンチゲート)7を堆積し、多結晶シリコン(7)に不純物ドーピングを行う。引き続き、化学機械研磨(CMP)あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン(7)上に酸化シリコン膜9を形成する。
ソース領域13となるN型拡散層及びボディ領域(図示せず)となるP型拡散層を形成するため、図3(d)に示すように、P型ウェル層11中にイオン注入法を用いて、リン及びボロン不純物を注入する。
その後、半導体ウェハ表面に絶縁膜及び保護膜を堆積しソース電極8とソース領域13を電気的に導通させるため、ソースコンタクト開口部3を設けて、アルミニウム薄膜を形成し、ソース電極8およびゲート電極1を構成する金属配線を形成する。
この後、半導体ウェハをダイシングし、ここのチップに分断する。このとき、溝部をダイシングの位置決めに使用し、隣接する溝部の中間位置にダイシングブレードを配し、ダイシングを行う。
その後、半導体ウェハ表面に絶縁膜及び保護膜を堆積しソース電極8とソース領域13を電気的に導通させるため、ソースコンタクト開口部3を設けて、アルミニウム薄膜を形成し、ソース電極8およびゲート電極1を構成する金属配線を形成する。
この後、半導体ウェハをダイシングし、ここのチップに分断する。このとき、溝部をダイシングの位置決めに使用し、隣接する溝部の中間位置にダイシングブレードを配し、ダイシングを行う。
そしてリードフレームにこの分断された半導体チップを搭載し、ワイヤボンディング法を用いて,ボンディングワイヤ16による電気的接続を行ってから、JCR21を塗布し、硬化させる。図4および図5は、このJCRの塗布工程を示す説明図である。半導体チップの短辺の中心にノズル30を配し、JCRを塗布する。
このようにして図1および図2に示すような半導体装置が形成される。図1はワイヤボンディング前の状態を示す図である。
このようにして図1および図2に示すような半導体装置が形成される。図1はワイヤボンディング前の状態を示す図である。
この構成によれば、半導体チップの素子領域を囲む周縁部の少なくとも一部に、溝部20を形成することで、この溝部20がJCRの液溜となり、流失し易い半導体チップ周縁部にJCRが確実に保持されることになり、保護性に優れたJCRの被覆層21が形成される。
また、この構成では、ソースコンタクト開口部のコーナー部分で金属配線による応力集中が生じても、このコーナー部分にはトレンチ4は存在せず(図1参照)、ソース領域13またはボディ領域(図示せず)が存在するように形成されており、トレンチにその応力が及ぶことがなく、トレンチを構造的に歪ませることはない。従って、耐圧、リーク特性の劣化を防止することができる。
また、ソースを接地し、ドレインに電圧を印加したときソースドレイン間電流(IDSS)リークを抑制することができる。
また、ソースを接地し、ドレインに電圧を印加したときソースドレイン間電流(IDSS)リークを抑制することができる。
さらにまた前記実施の形態では、溝部はトレンチゲートを形成するためのトレンチと同一工程で形成したが、別途形成しても良いことはいうまでもない。
また、複数の溝部を形成し、これをダイシングの位置決めに用いるようにしてもよい。
また、複数の溝部を形成し、これをダイシングの位置決めに用いるようにしてもよい。
(実施の形態2)
次に本発明の実施の形態2について説明する。
前記実施の形態1では、図4および図5に示したように半導体チップCの短辺の中心に2箇所、ノズルを配し、JCRの塗布を行ったが、本実施の形態では図6に示すように長辺の中心2箇所とする。このとき、溝部20は半導体チップCの短辺側に図7に断面図を示すように、櫛状の溝部20として形成されている。
この構成により、この溝部20にJCRが入り込み、半導体チップ表面との接触性を高めることができるという効果がある。
次に本発明の実施の形態2について説明する。
前記実施の形態1では、図4および図5に示したように半導体チップCの短辺の中心に2箇所、ノズルを配し、JCRの塗布を行ったが、本実施の形態では図6に示すように長辺の中心2箇所とする。このとき、溝部20は半導体チップCの短辺側に図7に断面図を示すように、櫛状の溝部20として形成されている。
この構成により、この溝部20にJCRが入り込み、半導体チップ表面との接触性を高めることができるという効果がある。
(実施の形態3)
次に本発明の実施の形態3について説明する。
前記実施の形態1では、図1に半導体チップの短辺の中心に2箇所、ノズルを配し、JCR21の塗布を行ったが、本実施の形態では図4に示すようにコーナー部の4箇所にノズル30を配して塗布するものとする。このとき、このノズルを配した側に対して相対向する長辺上の中央近傍に図7に示したような断面櫛歯状の溝部20を形成する。
この構成により、良好にJCRを保持することができる。
ここでノズル中心間の距離はチップサイズと等しくするのが望ましい。
次に本発明の実施の形態3について説明する。
前記実施の形態1では、図1に半導体チップの短辺の中心に2箇所、ノズルを配し、JCR21の塗布を行ったが、本実施の形態では図4に示すようにコーナー部の4箇所にノズル30を配して塗布するものとする。このとき、このノズルを配した側に対して相対向する長辺上の中央近傍に図7に示したような断面櫛歯状の溝部20を形成する。
この構成により、良好にJCRを保持することができる。
ここでノズル中心間の距離はチップサイズと等しくするのが望ましい。
また、この溝の深さすなわちエッチング深さは1から4μmとするのが望ましい。
1μmにみたないと十分に接触面積の増大をはかることができない。
4μmを超えると半導体チップのチップ強度の低下を招くおそれがある。
1μmにみたないと十分に接触面積の増大をはかることができない。
4μmを超えると半導体チップのチップ強度の低下を招くおそれがある。
なお、溝の形状や位置についても適宜変更可能である。
図9(a)および(b)は、それぞれ長方形および正方形の半導体チップの相対向する短辺に沿って長溝20Sが形成されたものである。
図10(a)および(b)は、それぞれ長方形および正方形の半導体チップのコーナー部に穴20hが形成されたものである。
図11(a)および(b)は、それぞれ長方形および正方形の半導体チップのコーナー部にL字状の溝20Cが形成されたものである。
図9(a)および(b)は、それぞれ長方形および正方形の半導体チップの相対向する短辺に沿って長溝20Sが形成されたものである。
図10(a)および(b)は、それぞれ長方形および正方形の半導体チップのコーナー部に穴20hが形成されたものである。
図11(a)および(b)は、それぞれ長方形および正方形の半導体チップのコーナー部にL字状の溝20Cが形成されたものである。
以上説明してきたように、本発明によれば微細化に際しても、内部応力の発生を低減し、スイッチング特性が良好で、リーク電流の発生を抑制することができることから、携帯端末などに用いられる小型の電子デバイスへの適用が有効である。
1 ゲート電極
2 ゲート周辺配線
3 ソースコンタクト開口部
4 トレンチ
5 N+型基板
6 N-エピタキシャル層
7 トレンチゲート(多結晶シリコン)
8 ソース電極
9 絶縁膜
10 ゲート酸化膜
11 Pウェル層
13 ソース領域
20 溝部
21 JCR層
30 ノズル
2 ゲート周辺配線
3 ソースコンタクト開口部
4 トレンチ
5 N+型基板
6 N-エピタキシャル層
7 トレンチゲート(多結晶シリコン)
8 ソース電極
9 絶縁膜
10 ゲート酸化膜
11 Pウェル層
13 ソース領域
20 溝部
21 JCR層
30 ノズル
Claims (9)
- 素子領域と、前記素子領域を囲む周縁部の少なくとも一部に、溝部を有する半導体チップと、
前記溝部に充填されるとともに、前記半導体チップ表面を被覆する樹脂層とを具備した半導体装置。 - 請求項1に記載の半導体装置であって、
前記溝部は、前記半導体チップの角部に形成された半導体装置。 - 請求項1に記載の半導体装置であって、
前記溝部は、前記半導体チップの全周にわたって形成された半導体装置。 - 請求項1に記載の半導体装置であって、
前記溝部は、穴である半導体装置。 - 請求項1に記載の半導体装置であって、
前記溝部は、長溝である半導体装置。 - 請求項1に記載の半導体装置であって、
前記溝部は、前記半導体チップの複数周にわたって形成された半導体装置。 - 請求項1に記載の半導体装置であって、
前記溝部は、前記素子領域の形成と同時に形成された溝部である半導体装置。 - 半導体ウェハ上に、素子領域を形成する工程と、
前記素子領域を囲む周縁部の少なくとも一部に、溝部を形成する工程と、
前記溝部に沿って前記半導体ウェハを分断し半導体チップを得る分断工程と、
前記半導体チップを、リードフレームの半導体素子搭載部に装着する工程と、
前記溝部に樹脂を充填しつつ前記素子領域を覆うように、前記半導体チップ表面に樹脂を供給する工程と、
前記樹脂の塗布された半導体チップを前記半導体素子搭載部と共に樹脂封止する工程とを含む半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法であって、
前記溝部を形成する工程は、前記素子領域を形成する工程と同時に実行されるようにした半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007327744A JP2009152313A (ja) | 2007-12-19 | 2007-12-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007327744A JP2009152313A (ja) | 2007-12-19 | 2007-12-19 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009152313A true JP2009152313A (ja) | 2009-07-09 |
Family
ID=40921132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007327744A Withdrawn JP2009152313A (ja) | 2007-12-19 | 2007-12-19 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009152313A (ja) |
-
2007
- 2007-12-19 JP JP2007327744A patent/JP2009152313A/ja not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11605707B2 (en) | Semiconductor device | |
US9368612B2 (en) | Semiconductor device with diode trench and schottky electrode | |
US9299829B2 (en) | Vertical transistor component | |
US8952430B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
WO2017006711A1 (ja) | 半導体装置 | |
KR100764363B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP6143490B2 (ja) | 半導体装置およびその製造方法 | |
US8338907B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2006100317A (ja) | 半導体装置 | |
US20230187486A1 (en) | Semiconductor device | |
JP7319072B2 (ja) | 半導体装置 | |
JP7246237B2 (ja) | 半導体装置の製造方法 | |
JP2012244071A (ja) | 絶縁ゲート型半導体装置 | |
CN113614883B (zh) | 半导体装置 | |
JP2012015279A (ja) | 半導体装置及びその製造方法 | |
JP5269389B2 (ja) | 半導体装置 | |
JP5502468B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP2012160601A (ja) | 半導体装置の製造方法 | |
JP2009152313A (ja) | 半導体装置およびその製造方法 | |
JP4561747B2 (ja) | 半導体装置 | |
US20240203811A1 (en) | Semiconductor device | |
JP2005136116A (ja) | 半導体素子およびその製造方法 | |
JP7404601B2 (ja) | 半導体集積回路 | |
JP2009043795A (ja) | 半導体装置 | |
JP2023128002A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101019 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20111107 |