JP3779366B2 - 半導体装置及びその製造方法 - Google Patents
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- H10D8/60—Schottky-barrier diodes
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Description
【０００１】
【発明の属する技術分野】
この発明は特にトレンチ型のショットキ・バリア・ダイオード（ＳＢＤ）に適用される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４は従来のトレンチ型ショットキ・バリア・ダイオード（ＳＢＤ）を示す断面図である。Ｎ+ 型シリコン基板11上にＮ- 型のエピタキシャル層12が形成され、エピタキシャル層12に溝、いわゆるトレンチ13が形成されている。トレンチ13内に高濃度のＰ+ 型のポリシリコン層14が形成されている。ポリシリコン層14を含むエピタキシャル層12表面にショットキメタル15が形成されている。２つのポリシリコン層14の間におけるエピタキシャル層12表面領域16がダイオード動作領域となる。
【０００３】
図５（ａ）〜（ｅ）は、図４に伴う従来のトレンチ型ＳＢＤにおけるトレンチ〜ショットキメタル形成工程を順次示す断面図である。図４と共通する箇所は同一の符号を付している。
【０００４】
図５（ａ）に示すように、基板11上のエピタキシャル層12上に、ＣＶＤ法を用いて４００ｎｍのＣＶＤ膜17を堆積しパターニングしたものをマスク材として、ＲＩＥ法により開口幅及び深さが２μｍ以下のトレンチ13を形成する。その後、アルカリ系のウェットエッチング等によりトレンチ側壁のダメージを緩和する処理を施す。
【０００５】
次に図５（ｂ）に示すように、ＣＶＤ法によってトレンチ13内部を埋めるようにアンドープ・ポリシリコン18を８００〜１０００ｎｍ形成する。その後、図５（ｃ）に示すように、ＲＩＥ法によりシリコン表面、すなわちエピタキシャル層12のトレンチ上縁部までアンドープ・ポリシリコン18をエッチバックする。
【０００６】
次に図５（ｄ）に示すように、トレンチ形成の際に用いたＣＶＤ膜17をマスクに、トレンチ内部のアンドープ・ポリシリコンにＰ型不純物（ボロン）を注入する。
【０００７】
次に図５（ｅ）に示すように、熱工程を経ることによりトレンチ13内部に注入したＰ型不純物を拡散する。これにより、トレンチ13内部はＰ+ 型のポリシリコン14となる。次に、エピタキシャル層12のシリコン表面及びポリシリコン14表面にショットキメタル15をスパッタリングにより形成する。
【０００８】
上記構成によれば、次のような問題がある。第１に、トレンチ内部にアンドープ・ポリシリコン18をＣＶＤ法により堆積することにより、トレンチ内壁のダメージが発生することになる。というのは、ＣＶＤによるポリシリコン18は形成が粗であることに起因する。このようなポリシリコン18が、もともとトレンチ13形成時のＲＩＥ法によるエッチングのダメージの影響がある単結晶シリコンの界面に対して好ましいはずはない。これにより、素子動作のリーク電流の増加要因となっている。
【０００９】
第２に、構造上、微細化の推進と共により多くの動作領域の確保を目指すことが困難になってきたことである。すなわち、図４を参照すると、トレンチを含めた限られた領域内でダイオード動作領域16を増加させるには、トレンチ13の開口幅の縮小が必須であるが、トレンチ形状の制御には限界があり、現状では動作領域を増加させてのさらなる微細化が困難である。
【００１０】
第３に、製造工程上、ポリシリコンのエッチバック制御に十分な配慮が必要となり、信頼性の問題に発展する危惧がある。図５（ｃ）ではポリシリコン18がエピタキシャル層12の面に極めて近くエッチバックされている図を示しているが、このエッチバック制御が難しい。仮にポリシリコン18がエピタキシャル層12の面より高く、あるいは低く大きくずれたままエッチバック工程を終えた場合、その後に形成されるショットキメタル15が段切れを起こす恐れがある。
【００１１】
【発明が解決しようとする課題】
このように、従来のトレンチ型のショットキ・バリア・ダイオードでは、トレンチ内壁のダメージの発生によってリーク電流の増加が回避できない。また、多くの動作領域の確保が困難である。さらに、製造工程上、高い信頼性を維持するために改善の余地がある等の問題があった。
【００１２】
この発明は上記のような事情を考慮してなされたものであり、その目的は、リーク電流を減少させ、かつダイオード動作領域が増え、微細化に応じることができるトレンチ型のショットキ・バリア・ダイオードを構成した半導体装置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
この発明の半導体装置は、第１導電型の半導体基体と、前記半導体基体に形成された第２導電型の半導体領域と、前記半導体領域表面から前記半導体基体に貫通する溝と、前記溝内を充填する第１導電型のエピタキシャル成長層とを具備し、前記溝内のエピタキシャル成長層を動作領域とするショットキ・バリア・ダイオードを構成することを特徴とする。
【００１４】
この発明の半導体装置の製造方法は、第１導電型の半導体基体に選択的に第２導電型の不純物を拡散させ第２導電型の半導体領域を形成する工程と、前記半導体領域上にマスク部材をパターニングすることにより選択的に異方性エッチングし前記半導体領域表面から前記半導体基体に貫通する溝を形成する工程と、前記溝内部を選択的に第１導電型のエピタキシャル成長層により充填する工程と、前記マスク部材を除去しエピタキシャル成長層表面にショットキメタルを形成する工程とを具備したことを特徴とする。
【００１５】
この発明では、溝内にエピタキシャル層を埋め込むため、溝内壁のダメージは格段に低減される。さらに、この溝内のエピタキシャル層が半導体基体と同じ第１導電型であるので、溝自体の幅がダイオード動作領域となる。
【００１６】
【発明の実施の形態】
図１はこの発明の半導体装置の第１の実施形態に係るトレンチ型ショットキ・バリア・ダイオード（ＳＢＤ）を示す断面図である。Ｎ+ 型のシリコン基板11上にＮ- 型のエピタキシャル層12が形成されている。エピタキシャル層12の所定領域には高濃度のＰ+ 型のベース拡散層2 が形成されている。ベース拡散層2 の表面からエピタキシャル層12に貫通する溝、いわゆるトレンチ3 が形成されている。トレンチ3 内にはＮ- の選択エピタキシャル層4 が形成されている。選択エピタキシャル層4 を含むベース拡散層2 及びエピタキシャル層12表面にショットキメタル5 が形成されている。ショットキメタル5 と接触する、２つのトレンチ3 に充填された各々の選択エピタキシャル層4 の表面領域6 がダイオード動作領域となる。
【００１７】
図２（ａ）〜（ｄ）は、この発明に係る上記図１に伴うトレンチ型ＳＢＤにおけるトレンチ〜ショットキメタル形成工程を順次示す断面図である。図１と共通する箇所は同一の符号を付している。
【００１８】
図２（ａ）に示すように、Ｎ+ 型のシリコン基板11上のＮ- 型のエピタキシャル層12に深さ０．５〜１．５μｍのＰ型ベース拡散層2 を形成する。このベース拡散層2 は後述するトレンチの形成領域に選択的に高濃度のＰ+ 型の不純物（例えばボロン）をイオン注入して形成する。不純物濃度は１×１０18ｃｍ-3程度である。
【００１９】
次に、図２（ｂ）に示すように、ＣＶＤ法を用いて４００ｎｍのＣＶＤ膜7 をベース拡散層2 上に堆積しパターニングしたものをマスク材として、ＲＩＥ法による異方性エッチングで開口幅及び深さが２μｍ以下のトレンチ3 を形成する。トレンチは少なくともベース拡散層を突き抜くように形成する。その後、アルカリ系のウェットエッチング等によりトレンチ側壁のダメージを緩和する処理を施す。
【００２０】
次に、図２（ｃ）に示すように、ＣＶＤ膜7 をマスク材として残したまましてトレンチ3 内部のシリコンに対し、選択エピタキシャル法を用いることにより、１．０×１０17〜１０19ｃｍ-3の濃度のＮ- 型エピタキシャル層4 （選択エピタキシャル層4 ）を形成する。これにより、エピタキシャル層4 はトレンチ3 の上縁、つまりトレンチ周囲のシリコン表面まで形成されトレンチ3 内が充填される。
【００２１】
次に、図２（ｄ）に示すように、ＣＶＤ膜7 を除去し、ベース拡散層2 及び選択エピタキシャル層4 を含むシリコン表面にショットキメタル5 をスパッタリングにより形成する。
【００２２】
上記実施の形態の構成及び方法によれば、トレンチ3 内の埋め込み材として選択エピタキシャル層4 を用いるため、従来、異質のポリシリコンをトレンチ内に積層するのに比べて、トレンチ3 内壁界面のダメージは格段に低減され、リーク電流は減少させることができる。
【００２３】
また、ショットキメタル5 と接触する、２つのトレンチ3 に充填された各々の選択エピタキシャル層4 の表面領域6 、すなわち、トレンチ3 溝自体の幅がダイオード動作領域となる。これにより、従来に比べ、動作領域を増加させてのさらなる微細化が実現できる。素子全体の微細化に適応するため、動作領域となるトレンチ上部の領域6 は２μｍ以下とした。
【００２４】
また、エピタキシャル層4 は選択エピタキシャル成長法により形成されるので、トレンチ3 内のみに自己整合的にエピタキシャル層4 が充填される。これにより、従来問題となっていた、トレンチ内のポリシリコンのエッチバック制御工程がなくなり、途中の工程の困難性を解消し信頼性を向上させることができる。
【００２５】
さらに、ＲＩＥ法によるトレンチ3 の製造上、トレンチ3 の下部、すなわちエピタキシャル層4 と接触する側のトレンチ幅より、トレンチ3 の上部、すなわちショットキメタル5 と接触する側のトレンチ幅が大きくなる。従って、トレンチ内が動作領域となるこの発明では、トレンチ内壁に形成されたＰＮ接合から伸びる空乏層のピンチオフによりショットキバリア界面の電界が緩和され、リーク電流ＩR が低減できる。
【００２６】
また、トレンチ3 が深くなると、トレンチ内に形成されたエピタキシャル層4 の容量増加によりピンチオフ効果が得られなくなるため上述した効果が得られなくなる恐れがある。よって、トレンチ3 の深さ（図１の8 ）は２μｍ以下とした。
【００２７】
さらにトレンチ3 を浅くするなら、ベース拡散領域2 の形成深さとほぼ同じ深さであってもよい。ただし、トレンチ3 は少なくともベース拡散層を貫通する必要がある。
【００２８】
図３はこの発明の半導体装置の第２の実施形態に係るトレンチ型ＳＢＤを示す断面図である。図１の構成よりさらに複数のトレンチ3 を配列している。この構成により明らかなように、構造上、微細化の推進と共に、トレンチを含めた限られた領域内でより多くの動作領域6 の確保が可能であることがわかる。
【００２９】
なお、上記実施の形態においてはシリコンを基板とし、シリコンエピタキシャル層を基体として素子を形成したが、ガリウム・ヒ素を基板としガリウム・ヒ素エピタキシャル層を基体として素子を形成してもよい。また、電極となるショットキメタルはニッケル、モリブデン、チタン、金等、種々考えられ、また複合金属や積層電極等多種多様である。
【００３０】
【発明の効果】
以上説明したようにこの発明によれば、トレンチ内に動作領域を構成するためのエピタキシャル層を埋め込むため、トレンチ内壁のダメージは格段に低減されリーク電流を減少させると共にダイオード動作領域が増え、微細化に応じることができる半導体装置及びその製造方法を提供することが提供できる。
【図面の簡単な説明】
【図１】 この発明の半導体装置の第１の実施形態に係るトレンチ型ショットキ・バリア・ダイオード（ＳＢＤ）を示す断面図。
【図２】 図２（ａ）〜（ｄ）はこの発明に係る図１に伴うトレンチ型ＳＢＤにおけるトレンチ〜ショットキメタル形成工程を順次示す断面図。
【図３】 この発明の半導体装置の第２の実施形態に係るトレンチ型ＳＢＤを示す断面図。
【図４】 従来のトレンチ型ＳＢＤを示す断面図。
【図５】 図５（ａ）〜（ｅ）は図４に伴う従来のトレンチ型ＳＢＤにおけるトレンチ〜ショットキメタル形成工程を順次示す断面図。
【符号の説明】
3…トレンチ（溝）
4…選択エピタキシャル層
5…ショットキメタル
6…ダイオード動作領域
11…シリコン基板
12…エピタキシャル層
【発明の属する技術分野】
この発明は特にトレンチ型のショットキ・バリア・ダイオード（ＳＢＤ）に適用される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４は従来のトレンチ型ショットキ・バリア・ダイオード（ＳＢＤ）を示す断面図である。Ｎ+ 型シリコン基板11上にＮ- 型のエピタキシャル層12が形成され、エピタキシャル層12に溝、いわゆるトレンチ13が形成されている。トレンチ13内に高濃度のＰ+ 型のポリシリコン層14が形成されている。ポリシリコン層14を含むエピタキシャル層12表面にショットキメタル15が形成されている。２つのポリシリコン層14の間におけるエピタキシャル層12表面領域16がダイオード動作領域となる。
【０００３】
図５（ａ）〜（ｅ）は、図４に伴う従来のトレンチ型ＳＢＤにおけるトレンチ〜ショットキメタル形成工程を順次示す断面図である。図４と共通する箇所は同一の符号を付している。
【０００４】
図５（ａ）に示すように、基板11上のエピタキシャル層12上に、ＣＶＤ法を用いて４００ｎｍのＣＶＤ膜17を堆積しパターニングしたものをマスク材として、ＲＩＥ法により開口幅及び深さが２μｍ以下のトレンチ13を形成する。その後、アルカリ系のウェットエッチング等によりトレンチ側壁のダメージを緩和する処理を施す。
【０００５】
次に図５（ｂ）に示すように、ＣＶＤ法によってトレンチ13内部を埋めるようにアンドープ・ポリシリコン18を８００〜１０００ｎｍ形成する。その後、図５（ｃ）に示すように、ＲＩＥ法によりシリコン表面、すなわちエピタキシャル層12のトレンチ上縁部までアンドープ・ポリシリコン18をエッチバックする。
【０００６】
次に図５（ｄ）に示すように、トレンチ形成の際に用いたＣＶＤ膜17をマスクに、トレンチ内部のアンドープ・ポリシリコンにＰ型不純物（ボロン）を注入する。
【０００７】
次に図５（ｅ）に示すように、熱工程を経ることによりトレンチ13内部に注入したＰ型不純物を拡散する。これにより、トレンチ13内部はＰ+ 型のポリシリコン14となる。次に、エピタキシャル層12のシリコン表面及びポリシリコン14表面にショットキメタル15をスパッタリングにより形成する。
【０００８】
上記構成によれば、次のような問題がある。第１に、トレンチ内部にアンドープ・ポリシリコン18をＣＶＤ法により堆積することにより、トレンチ内壁のダメージが発生することになる。というのは、ＣＶＤによるポリシリコン18は形成が粗であることに起因する。このようなポリシリコン18が、もともとトレンチ13形成時のＲＩＥ法によるエッチングのダメージの影響がある単結晶シリコンの界面に対して好ましいはずはない。これにより、素子動作のリーク電流の増加要因となっている。
【０００９】
第２に、構造上、微細化の推進と共により多くの動作領域の確保を目指すことが困難になってきたことである。すなわち、図４を参照すると、トレンチを含めた限られた領域内でダイオード動作領域16を増加させるには、トレンチ13の開口幅の縮小が必須であるが、トレンチ形状の制御には限界があり、現状では動作領域を増加させてのさらなる微細化が困難である。
【００１０】
第３に、製造工程上、ポリシリコンのエッチバック制御に十分な配慮が必要となり、信頼性の問題に発展する危惧がある。図５（ｃ）ではポリシリコン18がエピタキシャル層12の面に極めて近くエッチバックされている図を示しているが、このエッチバック制御が難しい。仮にポリシリコン18がエピタキシャル層12の面より高く、あるいは低く大きくずれたままエッチバック工程を終えた場合、その後に形成されるショットキメタル15が段切れを起こす恐れがある。
【００１１】
【発明が解決しようとする課題】
このように、従来のトレンチ型のショットキ・バリア・ダイオードでは、トレンチ内壁のダメージの発生によってリーク電流の増加が回避できない。また、多くの動作領域の確保が困難である。さらに、製造工程上、高い信頼性を維持するために改善の余地がある等の問題があった。
【００１２】
この発明は上記のような事情を考慮してなされたものであり、その目的は、リーク電流を減少させ、かつダイオード動作領域が増え、微細化に応じることができるトレンチ型のショットキ・バリア・ダイオードを構成した半導体装置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
この発明の半導体装置は、第１導電型の半導体基体と、前記半導体基体に形成された第２導電型の半導体領域と、前記半導体領域表面から前記半導体基体に貫通する溝と、前記溝内を充填する第１導電型のエピタキシャル成長層とを具備し、前記溝内のエピタキシャル成長層を動作領域とするショットキ・バリア・ダイオードを構成することを特徴とする。
【００１４】
この発明の半導体装置の製造方法は、第１導電型の半導体基体に選択的に第２導電型の不純物を拡散させ第２導電型の半導体領域を形成する工程と、前記半導体領域上にマスク部材をパターニングすることにより選択的に異方性エッチングし前記半導体領域表面から前記半導体基体に貫通する溝を形成する工程と、前記溝内部を選択的に第１導電型のエピタキシャル成長層により充填する工程と、前記マスク部材を除去しエピタキシャル成長層表面にショットキメタルを形成する工程とを具備したことを特徴とする。
【００１５】
この発明では、溝内にエピタキシャル層を埋め込むため、溝内壁のダメージは格段に低減される。さらに、この溝内のエピタキシャル層が半導体基体と同じ第１導電型であるので、溝自体の幅がダイオード動作領域となる。
【００１６】
【発明の実施の形態】
図１はこの発明の半導体装置の第１の実施形態に係るトレンチ型ショットキ・バリア・ダイオード（ＳＢＤ）を示す断面図である。Ｎ+ 型のシリコン基板11上にＮ- 型のエピタキシャル層12が形成されている。エピタキシャル層12の所定領域には高濃度のＰ+ 型のベース拡散層2 が形成されている。ベース拡散層2 の表面からエピタキシャル層12に貫通する溝、いわゆるトレンチ3 が形成されている。トレンチ3 内にはＮ- の選択エピタキシャル層4 が形成されている。選択エピタキシャル層4 を含むベース拡散層2 及びエピタキシャル層12表面にショットキメタル5 が形成されている。ショットキメタル5 と接触する、２つのトレンチ3 に充填された各々の選択エピタキシャル層4 の表面領域6 がダイオード動作領域となる。
【００１７】
図２（ａ）〜（ｄ）は、この発明に係る上記図１に伴うトレンチ型ＳＢＤにおけるトレンチ〜ショットキメタル形成工程を順次示す断面図である。図１と共通する箇所は同一の符号を付している。
【００１８】
図２（ａ）に示すように、Ｎ+ 型のシリコン基板11上のＮ- 型のエピタキシャル層12に深さ０．５〜１．５μｍのＰ型ベース拡散層2 を形成する。このベース拡散層2 は後述するトレンチの形成領域に選択的に高濃度のＰ+ 型の不純物（例えばボロン）をイオン注入して形成する。不純物濃度は１×１０18ｃｍ-3程度である。
【００１９】
次に、図２（ｂ）に示すように、ＣＶＤ法を用いて４００ｎｍのＣＶＤ膜7 をベース拡散層2 上に堆積しパターニングしたものをマスク材として、ＲＩＥ法による異方性エッチングで開口幅及び深さが２μｍ以下のトレンチ3 を形成する。トレンチは少なくともベース拡散層を突き抜くように形成する。その後、アルカリ系のウェットエッチング等によりトレンチ側壁のダメージを緩和する処理を施す。
【００２０】
次に、図２（ｃ）に示すように、ＣＶＤ膜7 をマスク材として残したまましてトレンチ3 内部のシリコンに対し、選択エピタキシャル法を用いることにより、１．０×１０17〜１０19ｃｍ-3の濃度のＮ- 型エピタキシャル層4 （選択エピタキシャル層4 ）を形成する。これにより、エピタキシャル層4 はトレンチ3 の上縁、つまりトレンチ周囲のシリコン表面まで形成されトレンチ3 内が充填される。
【００２１】
次に、図２（ｄ）に示すように、ＣＶＤ膜7 を除去し、ベース拡散層2 及び選択エピタキシャル層4 を含むシリコン表面にショットキメタル5 をスパッタリングにより形成する。
【００２２】
上記実施の形態の構成及び方法によれば、トレンチ3 内の埋め込み材として選択エピタキシャル層4 を用いるため、従来、異質のポリシリコンをトレンチ内に積層するのに比べて、トレンチ3 内壁界面のダメージは格段に低減され、リーク電流は減少させることができる。
【００２３】
また、ショットキメタル5 と接触する、２つのトレンチ3 に充填された各々の選択エピタキシャル層4 の表面領域6 、すなわち、トレンチ3 溝自体の幅がダイオード動作領域となる。これにより、従来に比べ、動作領域を増加させてのさらなる微細化が実現できる。素子全体の微細化に適応するため、動作領域となるトレンチ上部の領域6 は２μｍ以下とした。
【００２４】
また、エピタキシャル層4 は選択エピタキシャル成長法により形成されるので、トレンチ3 内のみに自己整合的にエピタキシャル層4 が充填される。これにより、従来問題となっていた、トレンチ内のポリシリコンのエッチバック制御工程がなくなり、途中の工程の困難性を解消し信頼性を向上させることができる。
【００２５】
さらに、ＲＩＥ法によるトレンチ3 の製造上、トレンチ3 の下部、すなわちエピタキシャル層4 と接触する側のトレンチ幅より、トレンチ3 の上部、すなわちショットキメタル5 と接触する側のトレンチ幅が大きくなる。従って、トレンチ内が動作領域となるこの発明では、トレンチ内壁に形成されたＰＮ接合から伸びる空乏層のピンチオフによりショットキバリア界面の電界が緩和され、リーク電流ＩR が低減できる。
【００２６】
また、トレンチ3 が深くなると、トレンチ内に形成されたエピタキシャル層4 の容量増加によりピンチオフ効果が得られなくなるため上述した効果が得られなくなる恐れがある。よって、トレンチ3 の深さ（図１の8 ）は２μｍ以下とした。
【００２７】
さらにトレンチ3 を浅くするなら、ベース拡散領域2 の形成深さとほぼ同じ深さであってもよい。ただし、トレンチ3 は少なくともベース拡散層を貫通する必要がある。
【００２８】
図３はこの発明の半導体装置の第２の実施形態に係るトレンチ型ＳＢＤを示す断面図である。図１の構成よりさらに複数のトレンチ3 を配列している。この構成により明らかなように、構造上、微細化の推進と共に、トレンチを含めた限られた領域内でより多くの動作領域6 の確保が可能であることがわかる。
【００２９】
なお、上記実施の形態においてはシリコンを基板とし、シリコンエピタキシャル層を基体として素子を形成したが、ガリウム・ヒ素を基板としガリウム・ヒ素エピタキシャル層を基体として素子を形成してもよい。また、電極となるショットキメタルはニッケル、モリブデン、チタン、金等、種々考えられ、また複合金属や積層電極等多種多様である。
【００３０】
【発明の効果】
以上説明したようにこの発明によれば、トレンチ内に動作領域を構成するためのエピタキシャル層を埋め込むため、トレンチ内壁のダメージは格段に低減されリーク電流を減少させると共にダイオード動作領域が増え、微細化に応じることができる半導体装置及びその製造方法を提供することが提供できる。
【図面の簡単な説明】
【図１】 この発明の半導体装置の第１の実施形態に係るトレンチ型ショットキ・バリア・ダイオード（ＳＢＤ）を示す断面図。
【図２】 図２（ａ）〜（ｄ）はこの発明に係る図１に伴うトレンチ型ＳＢＤにおけるトレンチ〜ショットキメタル形成工程を順次示す断面図。
【図３】 この発明の半導体装置の第２の実施形態に係るトレンチ型ＳＢＤを示す断面図。
【図４】 従来のトレンチ型ＳＢＤを示す断面図。
【図５】 図５（ａ）〜（ｅ）は図４に伴う従来のトレンチ型ＳＢＤにおけるトレンチ〜ショットキメタル形成工程を順次示す断面図。
【符号の説明】
3…トレンチ（溝）
4…選択エピタキシャル層
5…ショットキメタル
6…ダイオード動作領域
11…シリコン基板
12…エピタキシャル層
Claims (7)
- 第１導電型の半導体基体と、
前記半導体基体に形成された第２導電型の半導体領域と、
前記半導体領域表面から前記半導体基体に貫通する溝と、
前記溝内を充填する第１導電型のエピタキシャル成長層とを具備し、
前記溝内のエピタキシャル成長層を動作領域とするショットキ・バリア・ダイオードを構成することを特徴とする半導体装置。 - 第１導電型の半導体基体に選択的に第２導電型の不純物を拡散させ第２導電型の半導体領域を形成する工程と、
前記半導体領域上にマスク部材をパターニングすることにより選択的に異方性エッチングし前記半導体領域表面から前記半導体基体に貫通する溝を形成する工程と、
前記溝内部を選択的に第１導電型のエピタキシャル成長層により充填する工程と、
前記マスク部材を除去しエピタキシャル成長層表面にショットキメタルを形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - 前記溝は前記半導体基体と接触する側の下部の溝幅よりショットキメタルと接触する前記エピタキシャル成長層表面側の上部の溝幅が大きいことを特徴とする請求項１記載の半導体装置。
- 前記溝は前記半導体基体と接触する側の下部の溝幅よりショットキメタルと接触する前記エピタキシャル成長層表面側の上部の溝幅が大きく、かつこの上部の溝幅が２μｍ以下であることを特徴とする請求項１記載の半導体装置。
- 前記溝は前記半導体領域の形成深さとほぼ同じ深さであることを特徴とする請求項１記載の半導体装置。
- 前記溝及び前記半導体領域の深さはそれぞれ前記半導体領域表面から２μｍ以下であることを特徴とする請求項１記載の半導体装置。
- 前記溝は半導体基体表面に所定の間隔を有して複数配列されていることを特徴とする請求項１、３ないし６いずれか記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03371696A JP3779366B2 (ja) | 1996-02-21 | 1996-02-21 | 半導体装置及びその製造方法 |
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