JPH06334147A - 半導体記憶装置 - Google Patents
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- JPH06334147A JPH06334147A JP5118130A JP11813093A JPH06334147A JP H06334147 A JPH06334147 A JP H06334147A JP 5118130 A JP5118130 A JP 5118130A JP 11813093 A JP11813093 A JP 11813093A JP H06334147 A JPH06334147 A JP H06334147A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】
【目的】 高集積化、大蓄積容量化のＤＲＡＭの、メモ
リセルの高い動作特性を保持しつつ、当該メモリセル領
域と周辺回路形成領域との平坦化を図る。 【構成】 半導体チップを構成する基板１の主面は、第
１〜第４の素子形成領域Ｓ1〜Ｓ4に分割されている。こ
のうち第１，第３の素子形成領域Ｓ1，Ｓ3は通常のプレ
ーナ型トランジスタの形成領域で、領域Ｓ1にメモリセ
ルアレイ１１を構成する、高さの高い素子が、領域Ｓ3
に制御回路、クロック発生回路等の周辺回路１３を構成
する素子が夫々形成される。又、第２，第４の素子形成
領域Ｓ2，Ｓ4には酸化シリコン膜２、シリコン薄膜３に
てＳＯＩ構造が夫々形成され、領域Ｓ2に単純ＭＯＳ構
造の、高さの低い周辺回路（ドライバ、センスアンプ、
デコーダ等）を構成する素子が、領域Ｓ4に基板バイア
ス電圧を生成する基板バイアス発生回路を構成する素子
が夫々形成される。
リセルの高い動作特性を保持しつつ、当該メモリセル領
域と周辺回路形成領域との平坦化を図る。 【構成】 半導体チップを構成する基板１の主面は、第
１〜第４の素子形成領域Ｓ1〜Ｓ4に分割されている。こ
のうち第１，第３の素子形成領域Ｓ1，Ｓ3は通常のプレ
ーナ型トランジスタの形成領域で、領域Ｓ1にメモリセ
ルアレイ１１を構成する、高さの高い素子が、領域Ｓ3
に制御回路、クロック発生回路等の周辺回路１３を構成
する素子が夫々形成される。又、第２，第４の素子形成
領域Ｓ2，Ｓ4には酸化シリコン膜２、シリコン薄膜３に
てＳＯＩ構造が夫々形成され、領域Ｓ2に単純ＭＯＳ構
造の、高さの低い周辺回路（ドライバ、センスアンプ、
デコーダ等）を構成する素子が、領域Ｓ4に基板バイア
ス電圧を生成する基板バイアス発生回路を構成する素子
が夫々形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の平坦化技
術さらにはダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）の平坦化技術に適用して特に有効な技術に
関し、例えばＤＲＡＭのメモリセル部とその周辺回路部
の段差を小さくする技術に利用して有用な技術に関す
る。
術さらにはダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）の平坦化技術に適用して特に有効な技術に
関し、例えばＤＲＡＭのメモリセル部とその周辺回路部
の段差を小さくする技術に利用して有用な技術に関す
る。
【０００２】
【従来の技術】近年の半導体記憶装置、特にＭＯＳ型の
ＤＲＡＭにおいては、各記憶素子の蓄積容量を構成する
容量絶縁膜を基板上に高く積み上げて、当該ＤＲＡＭの
高集積化を図りつつ各記憶素子の蓄積容量を大きく確保
している。このような構造のＤＲＡＭにあっては、その
周辺回路部分は簡単なＭＯＳ構造となっているためにこ
れを構成する素子はその高さが低く、メモリセル部分と
の高低差がそのまま段差となって現れてしまい、その後
に行われるホトリソグラフィの露光工程で、焦点合わせ
が難くなって、加工精度が低下する。このため従来、シ
リコン基板の主面の一部を予め削り取っておき、ここに
メモリセルを構成する素子を形成して上記高低差をなく
すようにした技術（リセスド・アレイ技術）が例えば'9
2 VLSi symposium p.10 K.Sagara et-al "A 0.72μm2Re
cessed STC technology for 256Mbit DRAMs using quar
ter-μm phase-shifttechnology"によって提案されてい
た。
ＤＲＡＭにおいては、各記憶素子の蓄積容量を構成する
容量絶縁膜を基板上に高く積み上げて、当該ＤＲＡＭの
高集積化を図りつつ各記憶素子の蓄積容量を大きく確保
している。このような構造のＤＲＡＭにあっては、その
周辺回路部分は簡単なＭＯＳ構造となっているためにこ
れを構成する素子はその高さが低く、メモリセル部分と
の高低差がそのまま段差となって現れてしまい、その後
に行われるホトリソグラフィの露光工程で、焦点合わせ
が難くなって、加工精度が低下する。このため従来、シ
リコン基板の主面の一部を予め削り取っておき、ここに
メモリセルを構成する素子を形成して上記高低差をなく
すようにした技術（リセスド・アレイ技術）が例えば'9
2 VLSi symposium p.10 K.Sagara et-al "A 0.72μm2Re
cessed STC technology for 256Mbit DRAMs using quar
ter-μm phase-shifttechnology"によって提案されてい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記リセスド・アレイ
技術を用いて当該ＤＲＡＭを形成した場合、メモリセル
の素子が形成される領域のシリコンは、エッチングによ
って結晶構造が不安定となるため、メモリセルを構成す
るトランジスタの動作特性等が低下して、ＤＲＡＭの動
作特性を低下させる虞がある。本発明はかかる事情に鑑
みてなされたもので、高集積化、蓄積容量の大型化が図
られたＤＲＡＭにおいて、メモリセルの高い動作特性を
保持しつつ、該メモリセルの素子が形成される領域と周
辺回路の素子が形成される領域との平坦化を図ることが
できる半導体記憶装置を提供することをその主たる目的
とする。
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、上記リセスド・アレイ
技術を用いて当該ＤＲＡＭを形成した場合、メモリセル
の素子が形成される領域のシリコンは、エッチングによ
って結晶構造が不安定となるため、メモリセルを構成す
るトランジスタの動作特性等が低下して、ＤＲＡＭの動
作特性を低下させる虞がある。本発明はかかる事情に鑑
みてなされたもので、高集積化、蓄積容量の大型化が図
られたＤＲＡＭにおいて、メモリセルの高い動作特性を
保持しつつ、該メモリセルの素子が形成される領域と周
辺回路の素子が形成される領域との平坦化を図ることが
できる半導体記憶装置を提供することをその主たる目的
とする。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の半導体記憶装置は、シリコ
ン基板の主面が少なくとも第１の素子形成領域と第２の
素子形成領域とに分割され、第１の素子形成領域にメモ
リセルを構成する素子が形成され、前記第２の素子形成
領域に酸化膜を介したシリコン薄膜が形成されてＳＯＩ
構造をなし、該第２の素子形成領域にメモリセルの周辺
回路を構成する素子を形成するようにした。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の半導体記憶装置は、シリコ
ン基板の主面が少なくとも第１の素子形成領域と第２の
素子形成領域とに分割され、第１の素子形成領域にメモ
リセルを構成する素子が形成され、前記第２の素子形成
領域に酸化膜を介したシリコン薄膜が形成されてＳＯＩ
構造をなし、該第２の素子形成領域にメモリセルの周辺
回路を構成する素子を形成するようにした。
【０００５】
【作用】ＤＲＡＭのメモリセルを構成する素子が、半導
体チップの基板（第１の素子形成領域）上に形成され、
周辺回路を構成する素子が当該基板表面より酸化膜及び
シリコン薄膜の膜厚だけ高くなる第２の素子形成領域上
に形成されるので、メモリセル部分が結晶構造が安定し
ている基板上に形成され、且つ、メモリセル部分と周辺
回路部との間の平坦化が達成される。
体チップの基板（第１の素子形成領域）上に形成され、
周辺回路を構成する素子が当該基板表面より酸化膜及び
シリコン薄膜の膜厚だけ高くなる第２の素子形成領域上
に形成されるので、メモリセル部分が結晶構造が安定し
ている基板上に形成され、且つ、メモリセル部分と周辺
回路部との間の平坦化が達成される。
【０００６】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は、本発明が適用されたＭＯＳ型のＤ
ＲＡＭの構造を示す斜視図である。この図に示すよう
に、半導体チップを構成するシリコン基板１の主面は、
第１〜第４の素子形成領域Ｓ1〜Ｓ4に区分けされる。こ
のうち第１及び第３の素子形成領域Ｓ1，Ｓ3は通常のプ
レーナ型トランジスタの形成領域とされ、第２及び第４
素子形成領域Ｓ2，Ｓ4のシリコン基板１上には、酸化シ
リコン膜２Ｂ，２Ｄが形成され、この上にシリコン薄膜
３Ｂ，３Ｄが形成されている。つまり、第２の素子形成
領域Ｓ2、第４の素子形成領域Ｓ4には、ＳＯＩ構造（シ
リコン・オン・インシュレータ）が構成されている。
て説明する。図１は、本発明が適用されたＭＯＳ型のＤ
ＲＡＭの構造を示す斜視図である。この図に示すよう
に、半導体チップを構成するシリコン基板１の主面は、
第１〜第４の素子形成領域Ｓ1〜Ｓ4に区分けされる。こ
のうち第１及び第３の素子形成領域Ｓ1，Ｓ3は通常のプ
レーナ型トランジスタの形成領域とされ、第２及び第４
素子形成領域Ｓ2，Ｓ4のシリコン基板１上には、酸化シ
リコン膜２Ｂ，２Ｄが形成され、この上にシリコン薄膜
３Ｂ，３Ｄが形成されている。つまり、第２の素子形成
領域Ｓ2、第４の素子形成領域Ｓ4には、ＳＯＩ構造（シ
リコン・オン・インシュレータ）が構成されている。
【０００７】この実施例では、上記のように主面が４つ
の素子形成領域に分割されたシリコン基板１において、
第１の素子形成領域Ｓ1にＤＲＡＭのメモリセルアレイ
１１を構成する素子が設けられ、第２の素子形成領域Ｓ
2に上記メモリセルアレイの直近に設けられる周辺回路
１２（センスアンプ，ドライバ，デコーダ等）を構成す
る素子が形成される。又、第３の素子形成領域Ｓ3には
他の周辺回路１３（例えば制御回路，クロック発生回
路）、更に第４の素子形成領域Ｓ4にはＤＲＡＭの基板
バイアス電圧を生成する基板バイアス発生回路１４を構
成する素子が夫々形成されている。
の素子形成領域に分割されたシリコン基板１において、
第１の素子形成領域Ｓ1にＤＲＡＭのメモリセルアレイ
１１を構成する素子が設けられ、第２の素子形成領域Ｓ
2に上記メモリセルアレイの直近に設けられる周辺回路
１２（センスアンプ，ドライバ，デコーダ等）を構成す
る素子が形成される。又、第３の素子形成領域Ｓ3には
他の周辺回路１３（例えば制御回路，クロック発生回
路）、更に第４の素子形成領域Ｓ4にはＤＲＡＭの基板
バイアス電圧を生成する基板バイアス発生回路１４を構
成する素子が夫々形成されている。
【０００８】上記のように構成されたＤＲＡＭは、以下
のような効果を奏する。即ち、近年の６４ＭＤＲＡＭ等
の、メモリセル部分は、各記憶素子の蓄積容量を大きく
確保するために、その蓄積容量が基板上でその高さ方向
に積み上げられる（高積層まで〜１μｍ）。一方、メモ
リセルの周辺回路（例えばドライバ，センスアンプ，デ
コーダ）を構成する素子は単純なＭＯＳ構造をとってお
り、その高さは〜０．１μｍ程度であり、上記メモリセ
ル部と周辺回路部の段差は１μｍ近い。本実施例のＤＲ
ＡＭでは、この高低差に着目し、シリコン基板１上の周
辺回路形成部にこれらの高低差を補償するような膜厚の
ＳＯＩ構造（高さ１〜１．５μｍ程度）を選択的に形成
しておき（Ｓ2）、高さが低い基板１上にメモリセルア
レイの素子を直接形成し（領域Ｓ1）、高さが高いＳＯ
Ｉ構造（領域Ｓ2）に上記周辺回路の素子を形成するよ
うにして、これらの領域Ｓ1，Ｓ2間の高低差をなくして
いる。又、メモリセル１１を構成する素子が、結晶構造
が安定したシリコン基板上に直接形成されるので、その
高い動作特性を確保することもできる。上記のように領
域Ｓ1，Ｓ2間の平坦化が図られると、その後の工程で堆
積されるレジスト等の平坦化が図られ、ホトリソグラフ
ィ工程で焦点のずれが発生せず、高集積化に必要な微細
加工プロセスが可能となる。
のような効果を奏する。即ち、近年の６４ＭＤＲＡＭ等
の、メモリセル部分は、各記憶素子の蓄積容量を大きく
確保するために、その蓄積容量が基板上でその高さ方向
に積み上げられる（高積層まで〜１μｍ）。一方、メモ
リセルの周辺回路（例えばドライバ，センスアンプ，デ
コーダ）を構成する素子は単純なＭＯＳ構造をとってお
り、その高さは〜０．１μｍ程度であり、上記メモリセ
ル部と周辺回路部の段差は１μｍ近い。本実施例のＤＲ
ＡＭでは、この高低差に着目し、シリコン基板１上の周
辺回路形成部にこれらの高低差を補償するような膜厚の
ＳＯＩ構造（高さ１〜１．５μｍ程度）を選択的に形成
しておき（Ｓ2）、高さが低い基板１上にメモリセルア
レイの素子を直接形成し（領域Ｓ1）、高さが高いＳＯ
Ｉ構造（領域Ｓ2）に上記周辺回路の素子を形成するよ
うにして、これらの領域Ｓ1，Ｓ2間の高低差をなくして
いる。又、メモリセル１１を構成する素子が、結晶構造
が安定したシリコン基板上に直接形成されるので、その
高い動作特性を確保することもできる。上記のように領
域Ｓ1，Ｓ2間の平坦化が図られると、その後の工程で堆
積されるレジスト等の平坦化が図られ、ホトリソグラフ
ィ工程で焦点のずれが発生せず、高集積化に必要な微細
加工プロセスが可能となる。
【０００９】又、本実施例では、メモリセルの周辺回路
のうち、該セルから比較的離れた位置に設けられる周辺
回路１３（例えば制御回路、クロック発生回路）に関し
ては、メモリセルが形成される第１の素子形成領域Ｓ1
以外の、シリコン基板上（第３の素子形成領域Ｓ3）に
その素子が形成されている。これは、これらの周辺回路
１３は精度の高い動作特性が要求されるからであり、従
ってこの部分では、メモリセル部分との平坦化よりも、
結晶構造が安定な基板上に当該素子を形成することが優
先される。またこの領域でのレイアウトパターンはメモ
リセル近傍に比べ粗となるため隣り合うＳ2の領域との
段差解消は容易である。
のうち、該セルから比較的離れた位置に設けられる周辺
回路１３（例えば制御回路、クロック発生回路）に関し
ては、メモリセルが形成される第１の素子形成領域Ｓ1
以外の、シリコン基板上（第３の素子形成領域Ｓ3）に
その素子が形成されている。これは、これらの周辺回路
１３は精度の高い動作特性が要求されるからであり、従
ってこの部分では、メモリセル部分との平坦化よりも、
結晶構造が安定な基板上に当該素子を形成することが優
先される。またこの領域でのレイアウトパターンはメモ
リセル近傍に比べ粗となるため隣り合うＳ2の領域との
段差解消は容易である。
【００１０】更に、前記シリコン基板１には、前記第２
の素子形成領域Ｓ2とは別の、第４の素子形成領域Ｓ4に
ＳＯＩ構造が設けられ、この上に、基板バイアス電位を
生成するための基板バイアス発生回路１４を構成する素
子が設けられている。このようにＳＯＩ構造の上に基板
バイアス発生回路１４の素子を形成することによって、
当該基板バイアス発生回路１４から発生する少数キャリ
アがシリコン基板１に移動することがなくなり、メモリ
セルの安定動作が確保される。
の素子形成領域Ｓ2とは別の、第４の素子形成領域Ｓ4に
ＳＯＩ構造が設けられ、この上に、基板バイアス電位を
生成するための基板バイアス発生回路１４を構成する素
子が設けられている。このようにＳＯＩ構造の上に基板
バイアス発生回路１４の素子を形成することによって、
当該基板バイアス発生回路１４から発生する少数キャリ
アがシリコン基板１に移動することがなくなり、メモリ
セルの安定動作が確保される。
【００１１】次に、ＤＲＡＭの上記４つの素子形成領域
Ｓ1〜Ｓ4の形成方法について、図２〜図４を参照して説
明する。 先ず、シリコン基板１の全面に酸化シリコン膜２を例
えば表面酸化によって形成し、その上にシリコン薄膜３
を例えばＣＶＤにてデポジションして、上記酸化シリコ
ン膜２とシリコン薄膜３とで１μｍ程度のＳＯＩ構造を
形成する（この場合、シリコン薄膜をエピタキシャル成
長にて形成してもよい。）。 次いで、基板全面に所定膜厚のレジスト４を塗布し、
該レジスト４を所定のパターンが描かれたホトマスク５
にて露光する（ここまでの工程で得られた構造を図２に
示す）。 上記レジストの露光された部分を除去し（図３）、こ
れをマスクにしてシリコン薄膜３のエッチング、次いで
酸化シリコン膜２のエッチングを行って、ＳＯＩ構造が
選択的に形成されたシリコン基体構造を得る（ここまで
の工程で得られた構造を図４に示す）。 しかして、シリコン基板１が露出している素子形成領域
Ｓ1には、メモリセル１１を構成する素子が、同じく素
子形成領域Ｓ3には制御回路，クロック発生回路等の周
辺回路１３を構成する素子が形成され（図中点線で示
す）、一方、シリコン基板１上に形成されたＳＯＩ構造
から成る素子形成領域Ｓ2にはメモリセルの周辺回路の
うちワードドライバ，デコーダ等の周辺回路１２、同じ
く素子形成領域Ｓ4には基板バイアス発生回路１４を構
成する素子が、夫々形成される。
Ｓ1〜Ｓ4の形成方法について、図２〜図４を参照して説
明する。 先ず、シリコン基板１の全面に酸化シリコン膜２を例
えば表面酸化によって形成し、その上にシリコン薄膜３
を例えばＣＶＤにてデポジションして、上記酸化シリコ
ン膜２とシリコン薄膜３とで１μｍ程度のＳＯＩ構造を
形成する（この場合、シリコン薄膜をエピタキシャル成
長にて形成してもよい。）。 次いで、基板全面に所定膜厚のレジスト４を塗布し、
該レジスト４を所定のパターンが描かれたホトマスク５
にて露光する（ここまでの工程で得られた構造を図２に
示す）。 上記レジストの露光された部分を除去し（図３）、こ
れをマスクにしてシリコン薄膜３のエッチング、次いで
酸化シリコン膜２のエッチングを行って、ＳＯＩ構造が
選択的に形成されたシリコン基体構造を得る（ここまで
の工程で得られた構造を図４に示す）。 しかして、シリコン基板１が露出している素子形成領域
Ｓ1には、メモリセル１１を構成する素子が、同じく素
子形成領域Ｓ3には制御回路，クロック発生回路等の周
辺回路１３を構成する素子が形成され（図中点線で示
す）、一方、シリコン基板１上に形成されたＳＯＩ構造
から成る素子形成領域Ｓ2にはメモリセルの周辺回路の
うちワードドライバ，デコーダ等の周辺回路１２、同じ
く素子形成領域Ｓ4には基板バイアス発生回路１４を構
成する素子が、夫々形成される。
【００１２】以上、詳述したように本実施例のＤＲＡＭ
は、そのシリコン基板１の主面が、シリコン基板が露出
した第１の素子形成領域Ｓ1と、ＳＯＩ構造の第２の素
子形成領域Ｓ2に分割され、第１の素子形成領域Ｓ1にメ
モリセルアレイを構成する素子が形成され、第２の素子
形成領域Ｓ2に周辺回路を構成する素子が形成されてい
る。従って、メモリセルの素子が、結晶構造が安定化し
ている基板に直接形成されることとなってその高い動作
特性が確保される。しかもその周辺回路を構成する素子
が、当該基板より高いＳＯＩ構造上に形成されているた
め、ＤＲＡＭの素子形成部分で高低差がなくなり、微細
加工プロセスに適する構造となる。又、周辺回路のうち
制御回路，クロック発生回路等の回路を構成する素子
は、メモリセルが形成される領域とは別個に形成された
シリコン基板上（第３の素子形成領域Ｓ3）に形成され
ているので、これらの周辺回路１３の動作特性が向上す
る。更に、少数キャリアを発生し易い基板バイアス発生
回路１４を構成する素子が、ＳＯＩ構造の第４の素子形
成領域Ｓ4に形成されているので、該発生回路１４で少
数キャリアが発生したとしてもメモリセル側に移動する
ことがなくなり、該ＤＲＡＭのリフレッシュ特性の改善
が図られる。
は、そのシリコン基板１の主面が、シリコン基板が露出
した第１の素子形成領域Ｓ1と、ＳＯＩ構造の第２の素
子形成領域Ｓ2に分割され、第１の素子形成領域Ｓ1にメ
モリセルアレイを構成する素子が形成され、第２の素子
形成領域Ｓ2に周辺回路を構成する素子が形成されてい
る。従って、メモリセルの素子が、結晶構造が安定化し
ている基板に直接形成されることとなってその高い動作
特性が確保される。しかもその周辺回路を構成する素子
が、当該基板より高いＳＯＩ構造上に形成されているた
め、ＤＲＡＭの素子形成部分で高低差がなくなり、微細
加工プロセスに適する構造となる。又、周辺回路のうち
制御回路，クロック発生回路等の回路を構成する素子
は、メモリセルが形成される領域とは別個に形成された
シリコン基板上（第３の素子形成領域Ｓ3）に形成され
ているので、これらの周辺回路１３の動作特性が向上す
る。更に、少数キャリアを発生し易い基板バイアス発生
回路１４を構成する素子が、ＳＯＩ構造の第４の素子形
成領域Ｓ4に形成されているので、該発生回路１４で少
数キャリアが発生したとしてもメモリセル側に移動する
ことがなくなり、該ＤＲＡＭのリフレッシュ特性の改善
が図られる。
【００１３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、半導体基板上にＳＯＩ構造を形成するに当
たり、該基板上に酸化シリコン膜を形成し、その上にシ
リコン薄膜を堆積させるようにしたが、これに限らず、
例えばＳＯＩ張合せウェハのＳＯＩ部分を選択的に除去
して同様の基体構造を達成するようにしてもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、半導体基板上にＳＯＩ構造を形成するに当
たり、該基板上に酸化シリコン膜を形成し、その上にシ
リコン薄膜を堆積させるようにしたが、これに限らず、
例えばＳＯＩ張合せウェハのＳＯＩ部分を選択的に除去
して同様の基体構造を達成するようにしてもよい。
【００１４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
形構造のＤＲＡＭに適用した場合について説明したが、
この発明はそれに限定されるものでなく、他の半導体記
憶装置一般に利用することができる。
なされた発明をその背景となった利用分野であるＭＯＳ
形構造のＤＲＡＭに適用した場合について説明したが、
この発明はそれに限定されるものでなく、他の半導体記
憶装置一般に利用することができる。
【００１５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。高集積化、蓄積容量の大型化が図られ
たＤＲＡＭにおいて、そのメモリセル部分の高い動作特
性を維持しつつ、メモリセルアレイを構成する素子が形
成される領域と、周辺回路を構成する素子が形成される
領域との間が平坦化され、その後の微細加工プロセスが
容易になる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。高集積化、蓄積容量の大型化が図られ
たＤＲＡＭにおいて、そのメモリセル部分の高い動作特
性を維持しつつ、メモリセルアレイを構成する素子が形
成される領域と、周辺回路を構成する素子が形成される
領域との間が平坦化され、その後の微細加工プロセスが
容易になる。
【図１】本発明が適用されたＭＯＳ型のＤＲＡＭの基本
の構造を示す斜視図である。
の構造を示す斜視図である。
【図２】半導体基板の製造プロセスのうち、酸化シリコ
ン膜、シリコン薄膜上にレジスト塗布しこれを露光する
工程を示す断面図である。
ン膜、シリコン薄膜上にレジスト塗布しこれを露光する
工程を示す断面図である。
【図３】上記露光されたレジストを除去して所定形状の
マスクパターンを形成する工程を示す断面図である。
マスクパターンを形成する工程を示す断面図である。
【図４】上記レジストをマスクに、シリコン薄膜、酸化
シリコンをエッチングして得られた基本構造を示す断面
図である。
シリコンをエッチングして得られた基本構造を示す断面
図である。
１ シリコン基板 ２ 酸化シリコン膜 ３ シリコン薄膜 １１ メモリセルアレイ １２ 周辺回路（センスアンプ，ドライバ，デコーダ） １３ 周辺回路（制御回路，クロック発生回路） １４ 基板バイアス発生回路 Ｓ1 第１の素子形成領域 Ｓ2 第２の素子形成領域（ＳＯＩ構造） Ｓ3 第３の素子形成領域 Ｓ4 第４の素子形成領域（ＳＯＩ構造）
Claims (3)
- 【請求項１】 半導体チップの主面が少なくとも第１の
素子形成領域と第２の素子領域とに分けられ、第１の素
子形成領域にメモリアレイを構成する素子が形成され、
前記第２の素子形成領域には酸化膜を介してシリコン薄
膜が形成され、該第２の素子形成領域に前記シリコン薄
膜を基体としたメモリアレイの周辺回路を構成する素子
が形成されていることを特徴とする半導体記憶装置。 - 【請求項２】 前記半導体チップの主面には、前記メモ
リアレイを構成する素子が形成された第１の素子形成領
域と同一平面をなす第３の素子形成領域が形成され、前
記第２の素子形成領域に、周辺回路のうちメモリセルの
ドライバ、センスアンプ、デコーダの少なくとも１つの
回路を構成する素子が形成され、前記第３の素子形成領
域に周辺回路のうちメモリセルの動作を制御する制御回
路並びにクロック発生回路の少なくとも１つの回路を構
成する素子が形成されていることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項３】 前記半導体チップの主面には、前記第２
の素子形成領域と同一構造の第４の素子形成領域が形成
され、該第４の素子形成領域には、基板バイアス電圧を
生成するための基板バイアス発生回路を構成する素子が
形成されていることを特徴とする請求項２に記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118130A JPH06334147A (ja) | 1993-05-20 | 1993-05-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5118130A JPH06334147A (ja) | 1993-05-20 | 1993-05-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334147A true JPH06334147A (ja) | 1994-12-02 |
Family
ID=14728790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5118130A Pending JPH06334147A (ja) | 1993-05-20 | 1993-05-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0726601A1 (en) * | 1995-02-07 | 1996-08-14 | Nec Corporation | Semiconductor memory device having peripheral circuit and interface circuit fabricated on bulk region out of silicon-on-insulator region for memory cells |
-
1993
- 1993-05-20 JP JP5118130A patent/JPH06334147A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0726601A1 (en) * | 1995-02-07 | 1996-08-14 | Nec Corporation | Semiconductor memory device having peripheral circuit and interface circuit fabricated on bulk region out of silicon-on-insulator region for memory cells |
| US5740099A (en) * | 1995-02-07 | 1998-04-14 | Nec Corporation | Semiconductor memory device having peripheral circuit and interface circuit fabricated on bulk region out of silicon-on-insulator region for memory cells |
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