JP2600636B2

JP2600636B2 - 半導体装置

Info

Publication number: JP2600636B2
Application number: JP7249081A
Authority: JP
Inventors: 稔彦田中; 昇雄長谷川; 佳史川本; 紳一郎木村; 徹加賀; 得男久礼
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-27
Filing date: 1995-09-27
Publication date: 1997-04-16
Anticipated expiration: 2012-04-16
Also published as: JPH08204155A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特に微細なパターンを有する高集積メモリ半導体装置に
関する。

【０００２】

【従来の技術】半導体メモリの集積度は今や１メガビッ
トの時代に突入しており、４メガビットメモリも開発段
階にある。このような集積度向上を支えてきた技術は主
に微細パターン形成技術、すなわちリソグラフイとエッ
チング技術である。メモリの高集積化の目的の１つはビ
ット単価低減にある。そのためリソグラフイの手法とし
てもスループットの確保が重要である。このためスルー
プットが比較的高く、微細パターンが形成できる方法で
ある光学レンズを用いた縮小投影露光法が広く用いられ
ている。しかし光を用いているためレンズの解像度を増
すと焦点深度が浅くなり、結像対象となる面（基板面）
が平坦でないと解像不良を起こすという問題が縮小投影
露光法にある。

【０００３】一方、素子構造に目を向けると構造は複雑
になり、また基板に形成された段差も大きくなってい
る。これは、例えばＤＲＡＭにおいては、α線に対する
ソフトエラー対策などのため一定容量以上のキャパシタ
を形成する必要があり、狭い領域内に容量の大きなキャ
パシタを形成するため積層キャパシタなどを用いるため
である。（このキャパシタを用いたセル構造を積層容量
型セル（ＳＴＣセル）と呼ぶ）基板段差は次の２つに大別される。１つはメモリセル内
にみられる密集した複雑な段差であり、もう１つはメモ
リセル部と周辺回路部に存在する平均的な段差（標高
差）である。後者はＳＴＣメモリセルといった複雑な構
造を持つためメモリセル部は積層された層が多くその表
面の高さ（標高）も高くなるのに対し、周辺回路部は比
較的単純かつ密度の小さい構造であるためその表面の高
さもメモリセル部に比べ低くなるためである。

【０００４】すでに述べたように縮小投影露光法では焦
点深度が浅いため基板表面を平坦にしなければならな
い。しかし、実際には上述のように基板には大きな段差
があるため焦点深度外になりしばしばパターン解像不良
が起こるまたは寸法精度が低下するという問題があっ
た。

【０００５】従来、基板段差の問題を解決する方法とし
て多層レジスト法が考案されている。この方法は厚い有
機膜（ＢＬ：Bottom Layer）上にリソグラフイによりパ
ターンを形成し、そのパターンをエッチングによりＢＬ
に転写し、ＢＬを被加工基板のエッチングマスクとする
方法である。この方法は厚い有機膜（ＢＬ）による素子
表面段差の平坦化をねらった方法であるが、この方法が
有効な段差は密集した段差に限られ、メモリセルと周辺
回路のような大きな領域ごとに高さのレベルが異なる、
いわゆる“標高差”のある段差に対してはほとんど効果
がないという問題があった。

【０００６】なお、多層レジスト法はたとえば特開昭５
１−１０７７７５に、またＳＴＣセルは特公昭６１−５
５２５８にそれぞれ示されている。

【０００７】また、隣接する素子を異なる高さ面上に形
成する技術は、特開昭５２−２１７８２号公報や特開昭
６０−２５１６５４号公報に開示されている。

【０００８】

【発明が解決しようとする課題】上記従来技術はメモリ
セル部と直接周辺を含む周辺回路部間に生ずる段差な
ど、大きな領域ごとに平均高さの異なる段差については
配慮されていなかった。このため、この段差にともなう
レジストパターンの解像不良や寸法精度が低下するとい
った問題があり、微細パターンを有する超高集積素子が
得られなかった。

【０００９】本発明の目的は、微細で良好なパターン形
状を有する半導体装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的はメモリセルを
形成する領域のＳｉ基板面を直接周辺を含む周辺回路領
域に対し掘り下げてメモリセルを形成すべき領域の表面
を低くすることにより達成される。

【００１１】メモリセルを形成する半導体面を周辺回路
領域に対し掘り下げておくことにより、密集し、しかも
いく重にも層が重なるため平均高さの高くなったメモリ
セル形成領域とそれほど高くない周辺回路領域間の平均
段差が緩和される。このため、両領域とも露光装置の許
容焦点深度内におさめることができるので、上記問題を
解決することができる。

【００１２】なお、一式の周辺回路に接続されているメ
モリセル数を大きくするほどチップ全体の面積が小さく
なるという長所がでるものの、一方で配線長が伸び、配
線抵抗および寄生容量が増え、負荷が増大する。このた
め消費電力が大きくなり、速度も遅くなるという問題が
生じる。窪みを複数設けることにより、メモリセル形成
領域を適切な大きさに分割でき、高速動作が可能でしか
も消費電力の小さな半導体装置を提供できるとの効果が
ある。

【００１３】また、窪みを田の字状に配置することによ
り、この窪み内に形成されるメモリセル形成領域間また
はセル形成領域の延長上に設けた共通の回路で複数のセ
ル形成領域内のメモリセルを制御でき、チップ面積を小
さくできる効果がある。

【００１４】

【発明の実施の形態】以下、本発明を実施例を用いて説
明する。

【００１５】（実施例１）図１（ａ）に示すようにＳｉ
基板１上に所望の形状を有するレジスト膜２を形成し
た。このレジスト膜２の開口部はメモリセルを形成する
領域３とした。次に図１（ｂ）に示すようにレジストを
マスクとしてＳｉをドライエッチングした。本実施例で
はエッチング深さは約０.６μｍとしたが、作る素子の
高さにより最適な値は異なる。その値はメモリセル部と
周辺回路部の仕上がり状態での平均的な高さの差（以後
“メモリセル−周辺回路間平均標高差”と呼ぶ）の１／
２である。したがって素子構造を考慮してエッチング深
さを設定することが望ましい。なお、ここでの“平均的
な高さ”とは占有面積で加重平均をとった高さのことで
ある。

【００１６】その後図１（ｃ）に示すようにレジスト膜
２を除去して、メモリセルを形成する領域がくぼんだＳ
ｉ基板１′を作成した。その後熱酸化を行ない、ひき続
きウエットエッチングによって酸化膜除去を行なってＳ
ｉ半導体面１′のダメージを回復させる。この工程は他
のダメージ回復法でもよい。また作る素子のドライエッ
チングダメージに対する耐性によってはこの工程を省く
こともできる。

【００１７】その後図１（ｄ）に示すように通常の方法
によって、メモリ回路４および周辺回路５を形成した。
ここでの周辺回路はデータドライバ，ワードドライバ，
センスアンプなど直接周辺回路を含む。本実施例で用い
たメモリセルは積層容量型セル(ＳＴＣセル）であり、
“メモリセル−周辺回路間平均標高差”（図１（ｄ）に
示した６）は約０.７μｍである。メモリセル形成領域
をくぼませない通常方法で作成した場合は約１.３μｍ
である。

【００１８】なお上記メモリ回路は図１（ｄ）から明ら
かなように、複数のメモリセルからなり、メモリセルは
それぞれゲート電極やキャパシタ電極等を有し、メモリ
セル間には素子分離膜が形成されている。また、周辺回
路はメモリ回路の周辺に形成されており、ゲート電極等
を備えている。

【００１９】本方法を用いた場合チップ全面にわたり
０.６μｍライン＆スペースパターンが解像可能であ
り、最小線幅０.６μｍのパターンを用いて素子を形成
することができた。一方、メモリセル形成領域をくぼま
せない通常の方法で素子を形成した場合は多層レジス法
を用いても０.６μｍライン＆スペースパターンが解像
しない場所があり、０.６μｍのパターンを用いて良品
を得ることはできなかった。

【００２０】なお、露光装置としてはレンズの開口数
（ＮＡ）が０.４２、露光波長が３６５ｎｍ、像面歪が
約１.１μｍの日立製作所製縮小投影露光装置ＲＡ１０
１ＶＬを用いたが、この装置に限らず本方法は有効であ
る。

【００２１】またメモリセルもＳＴＣに限らず、“メモ
リセル−周辺回路間平均標高差”がある場合には、本方
法は有効であった。

【００２２】なお、本実施例ではＳｉのエッチングにド
ライエッチング法を用いたが、ヒドラジンのような結晶
面方位性を有するウエットエンチング法を用いることも
できる。

【００２３】（実施例２）図２（ａ）に示すようにＳｉ
基板２１を熱酸化し、膜厚約５０ｎｍの酸化膜２２を形
成した。その後ＣＶＤ（Chemical Vapour Deposition）
法により膜厚約１２０ｎｍの窒化膜２３を形成した。そ
の後窒化膜２３上にメモリセルを形成する領域２４が開
口部となっているレジスト膜２５を形成した。その後図
２（ｂ）に示すようにレジスト膜２５をマスクに窒化膜
２３をエッチングし、メモリセルを形成する領域に開口
を有する窒化膜２３′を形成した。レジストを除去した
後図２（ｃ）に示すように酸化を行ない窒化膜２３′の
開口部に約１.２μｍの酸化膜２６を形成した。しかる
後、窒化膜２３′，酸化膜２６および２２を順次除去
し、図２（ｄ）に示すようにメモリセルを形成する領域
２４がくぼんだＳｉ基板２１′を形成した。しかる後、
実施例１と同様にメモリ素子および周辺回路素子を形成
したメモリＬＳＩを作成した。

【００２４】本方法を用いた場合は実施例１と要様の効
果があった上に、メモリセル部と周辺回路部がゆるやか
なスロープでつながれているため、配線の断線，エッチ
ング残りによる配線のショートといった問題も生じなか
った。

【００２５】なお、酸化膜２５の形成と除去をおのおの
１回行なうだけでなく、窒化膜２３′を残した状態で複
数回路繰り返すとバーズビーク２７がよりのびる。この
ため複数回繰り返すこの方法はメモリセル部と周辺回路
部間のスロープをよりゆるやかにすることができる効果
があった。

【００２６】（実施例３）図３（ａ）に示すようにＳｉ
基板３１上にメモリセルを形成する領域３２が開口部と
なっいるレジスト膜３３を形成した。その後図３（ｂ）
に示すようにレジスト膜３３をマスクとしてＳｉ基板３
１をエッチングし、メモリセルを形成する領域３２がく
ぼんだＳｉ基板３１′を形成した。このときのエッチン
グ深さは約０.８μｍとした。レジストを除去した後図
３（ｃ）に示すように厚さ約２μｍの有機膜３４を塗布
し、約２００℃の熱処理を行なって有機膜をフローさせ
た。有機膜３４としてポジ型フォトレジストを用いた
が、これに限らずゴム系材料，ポリイミド膜，シリコー
ン樹脂あるいはポリサルフォン膜などを用いてもよい。
その後有機膜３４とシリコン基板３１′のエッチング速
度がほぼ等しいドライエッチングを用いて有機膜３４が
なくなるまでエッチングし、図３（ｄ）に示すようにく
ぼみを有するＳｉ基板３１″を形成した。このくぼみは
ゆるやかな側壁を有する。エッチングガスとしてはＣＦ
₄とＯ₂の混合ガスを用いたが、有機膜とシリコンがほぼ
等速度でエッチングできればこれに限らず用いることが
できる。

【００２７】その後熱酸化を行ない、ひき続きウェット
エッチングを行なって酸化膜除去を行なってＳｉ基板面
のダメージを回復させた。しかる後実施例１と同様にメ
モリ素子および周辺回路素子を形成しメモリＬＳＩを作
成した。

【００２８】本方法を用いると実施例１と同様の効果が
ある上に実施例２以上にメモリセル部と周辺回路部がゆ
るやかな傾斜でつながれているため、配線の断線、エッ
チング残りによる配線のショートといった問題も生じな
い。

【００２９】本実施例では有機膜３４の熱処理温度は２
００℃としたが、これに限らない。熱処理温度が高いほ
どフローし、メモリセル部と周辺回路部がよりゆるやか
な傾斜でつながれる。また熱処理前に有機膜３４に紫外
線を照射するとフロー化がより促進されるため紫外線照
射は有効である。

【００３０】本実施例ではメモリセル領域全体をくぼま
せる場合を示したがこの場合に限らずメモリセルの一部
をくぼませても効果がある。またくぼませる場合に限ら
ず、あらかじめ選択エピタキシャル法を用いて周辺回路
を形成する領域をメモリセル形成領域に比べ高くする方
法、または周辺回路部にダミーパターンを形成して“メ
モリセル−周辺回路間標高差”を小さくする方法も効果
がある。本実施例ではメモリ装置の場合について示した
がメモリ装置に限らず大きな領域間でその平均高さに差
がある集積回路装置においても、平均高さが高い領域を
あらかじめ掘り下げておく本方法は微細パターン形成に
有効である。平均高さは段差とその粗密に依存する。こ
のため段差がほぼ等しい場合でも、レジスト表面の高さ
に差が生じるほど粗密の領域がわかれている場合は、密
な領域を掘り下げておくことにより、粗領域、密領域と
もに微細パターンを形成することができる。

【００３１】（実施例４）図４はＬＳＩチップ４１内に
Ｓｉ基板を凹ませた複数のメモリセル形成領域４２とＳ
ｉ基板を凹ませた周辺回路領域４３を形成した実施例で
ある。

【００３２】本例では標高の高いメモリセル領域や、標
高の高い周辺回路下の基板を凹ませることで、標高差を
低減している。このことにより微細なレジストパターン
の形成が可能となる。

【００３３】また、メモリセル形成領域４２が複数個あ
るので、マット内の配線を短くでき、配線の抵抗および
寄生容量が減るため低消費電力を実現でき、かつ高速動
作が可能となる。

【００３４】さらに、メモリセル形成領域４２を田の字
状に配置することにより、セル形成領域間またはセル形
成領域の延長上に設けた共通の回路で複数のセル形成領
域内のメモリセルを制御でき、チップ面積の縮小が可能
となる。

【００３５】

【発明の効果】本発明によればメモリセル部と周辺回路
部の素子の高さの差を縮小することができるので両領域
とも露光装置の焦点深度内におさめることができ、高精
度で微細なパターンを形成することができる。このた
め、より微細なパターンを用いて素子を形成できるので
チップサイズを小さくできる。このためウエーハ１枚当
りのチップ取得数を上げることが可能となりコストが下
がる。また寸法精度の向上により歩留りも向上する。

【図面の簡単な説明】

【図１】本発明の一実施例を示す工程図。

【図２】本発明の他の実施例を示す工程図。

【図３】本発明の他の実施例を示す工程図。

【図４】本発明を用いた形成されたＬＳＩの平面図。

【符号の説明】

１，２１，３１…Ｓｉ基板、２，２５，３３…レジスト
パターン、３，２４，３２…メモリセル形成領域、４…
メモリ回路、５…周辺回路、６…メモリセル−周辺回路
間平均標高差、２３…窒化膜、２６…酸化膜、２７…バ
ーズビーク、３４…有機膜、４１…ＬＳＩチップ、４２
…Ｓｉ基板を凹ませたメモリセル形成領域、４３…Ｓｉ
基板を凹ませた周辺回路領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 Ａ (72)発明者木村紳一郎東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者加賀徹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者久礼得男東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭62−165329（ＪＰ，Ａ) 特開昭63−246861（ＪＰ，Ａ) 特開昭60−134460（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】主表面に互いに離間して設けられた第１及
び第２の窪みを有する半導体基板と、該第１及び第２の窪みにそれぞれ設けられた第１及び第
２のメモリセル形成領域と、該第１及び第２のメモリセル形成領域にそれぞれ設けら
れた、蓄積容量を含む複数のメモリセルと、該第１及び第２の窪みの周辺に設けられた周辺回路とを
有することを特徴とする半導体装置。
【請求項２】上記周辺回路は、ワードドライバを含むこ
とを特徴とする請求項１記載の半導体装置。
【請求項３】上記蓄積容量は、積層型容量であることを
特徴とする請求項第１項又は第２項に記載の半導体装
置。
【請求項４】主表面上に田の字状に設けられた第１、第
２、第３及び第４の窪みを有する半導体基板と、該第１、第２、第３及び第４の窪みにそれぞれ設けられ
た第１、第２、第３及び第４のメモリセル形成領域と、該第１、第２、第３及び第４のメモリセル形成領域にそ
れぞれ設けられた複数のメモリセルと、該第１、第２、第３及び第４の窪みの周辺に設けられた
周辺回路とを有することを特徴とする半導体装置。
【請求項５】上記蓄積容量は、積層型容量であることを
特徴とする請求項４記載の半導体装置。