JP2630312B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- peripheral circuit
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- semiconductor device
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、特に光露光法を用いて製造する場合
に好適な高集積メモリ半導体装置およびその製造方法に
関する。
の製造方法に係り、特に光露光法を用いて製造する場合
に好適な高集積メモリ半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】半導体メモリの集積度は今や１メガビッ
トの時代に突入しており、４メガビットメモリも開発段
階にある。このような集積度向上を支えてきた技術は主
に微細パターン形成技術、すなわちリソグラフイとエッ
チング技術である。メモリの高集積化の目的の１つはビ
ット単価低減にある。そのためリソグラフイの手法とし
てもスループットの確保が重要である。このためスルー
プットが比較的高く、微細パターンが形成できる方法で
ある光学レンズを用いた縮小投影露光法が広く用いられ
ている。しかし光を用いているためレンズの解像度を増
すと焦点深度が浅くなり、結像対象となる面（基板面）
が平坦でないと解像不良を起こすという問題が縮小投影
露光法にある。
トの時代に突入しており、４メガビットメモリも開発段
階にある。このような集積度向上を支えてきた技術は主
に微細パターン形成技術、すなわちリソグラフイとエッ
チング技術である。メモリの高集積化の目的の１つはビ
ット単価低減にある。そのためリソグラフイの手法とし
てもスループットの確保が重要である。このためスルー
プットが比較的高く、微細パターンが形成できる方法で
ある光学レンズを用いた縮小投影露光法が広く用いられ
ている。しかし光を用いているためレンズの解像度を増
すと焦点深度が浅くなり、結像対象となる面（基板面）
が平坦でないと解像不良を起こすという問題が縮小投影
露光法にある。
【０００３】一方、素子構造に目を向けると構造は複雑
になり、また基板に形成された段差も大きくなってい
る。これは、例えばＤＲＡＭにおいては、α線に対する
ソフトエラー対策などのため一定容量以上のキャパシタ
を形成する必要があり、狭い領域内に容量の大きなキャ
パシタを形成するため積層キャパシタなどを用いるため
である。（このキャパシタを用いたセル構造を積層容量
型セル（ＳＴＣセル）と呼ぶ） 基板段差は次の２つに大別される。１つはメモリセル内
にみられる密集した複雑な段差であり、もう１つはメモ
リセル部と周辺回路部に存在する平均的な段差（標高
差）である。後者はＳＴＣメモリセルといった複雑な構
造を持つためメモリセル部は積層された層が多くその表
面の高さ（標高）も高くなるのに対し、周辺回路部は比
較的単純かつ密度の小さい構造であるためその表面の高
さもメモリセル部に比べ低くなるためである。
になり、また基板に形成された段差も大きくなってい
る。これは、例えばＤＲＡＭにおいては、α線に対する
ソフトエラー対策などのため一定容量以上のキャパシタ
を形成する必要があり、狭い領域内に容量の大きなキャ
パシタを形成するため積層キャパシタなどを用いるため
である。（このキャパシタを用いたセル構造を積層容量
型セル（ＳＴＣセル）と呼ぶ） 基板段差は次の２つに大別される。１つはメモリセル内
にみられる密集した複雑な段差であり、もう１つはメモ
リセル部と周辺回路部に存在する平均的な段差（標高
差）である。後者はＳＴＣメモリセルといった複雑な構
造を持つためメモリセル部は積層された層が多くその表
面の高さ（標高）も高くなるのに対し、周辺回路部は比
較的単純かつ密度の小さい構造であるためその表面の高
さもメモリセル部に比べ低くなるためである。
【０００４】すでに述べたように縮小投影露光法では焦
点深度が浅いため基板表面を平坦にしなければならな
い。しかし、実際には上述のように基板には大きな段差
があるため焦点深度外になりしばしばパターン解像不良
が起こるまたは寸法精度が低下するという問題があっ
た。
点深度が浅いため基板表面を平坦にしなければならな
い。しかし、実際には上述のように基板には大きな段差
があるため焦点深度外になりしばしばパターン解像不良
が起こるまたは寸法精度が低下するという問題があっ
た。
【０００５】従来、基板段差の問題を解決する方法とし
て多層レジスト法が考案されている。この方法は厚い有
機膜（ＢＬ：Bottom Layer）上にリソグラフイによりパ
ターンを形成し、そのパターンをエッチングによりＢＬ
に転写し、ＢＬを被加工基板のエッチングマスクとする
方法である。この方法は厚い有機膜（ＢＬ）による素子
表面段差の平坦化をねらった方法であるが、この方法が
有効な段差は密集した段差に限られ、メモリセルと周辺
回路のような大きな領域ごとに高さのレベルが異なる、
いわゆる“標高差”のある段差に対してはほとんど効果
がないという問題があった。
て多層レジスト法が考案されている。この方法は厚い有
機膜（ＢＬ：Bottom Layer）上にリソグラフイによりパ
ターンを形成し、そのパターンをエッチングによりＢＬ
に転写し、ＢＬを被加工基板のエッチングマスクとする
方法である。この方法は厚い有機膜（ＢＬ）による素子
表面段差の平坦化をねらった方法であるが、この方法が
有効な段差は密集した段差に限られ、メモリセルと周辺
回路のような大きな領域ごとに高さのレベルが異なる、
いわゆる“標高差”のある段差に対してはほとんど効果
がないという問題があった。
【０００６】なお、多層レジスト法はたとえば特開昭５
１−１０７７７５に、またＳＴＣセルは特公昭６１−５
５２５８にそれぞれ示されている。
１−１０７７７５に、またＳＴＣセルは特公昭６１−５
５２５８にそれぞれ示されている。
【０００７】
【発明が解決しようとする課題】上記従来技術はメモリ
セル部と直接周辺を含む周辺回路部間に生ずる段差な
ど、大きな領域ごとに平均高さの異なる段差については
配慮されていなかった。このため、この段差にともなう
レジストパターンの解像不良や寸法精度が低下するとい
った問題があり、良品の超高集積素子が得られなかっ
た。
セル部と直接周辺を含む周辺回路部間に生ずる段差な
ど、大きな領域ごとに平均高さの異なる段差については
配慮されていなかった。このため、この段差にともなう
レジストパターンの解像不良や寸法精度が低下するとい
った問題があり、良品の超高集積素子が得られなかっ
た。
【０００８】本発明の目的は、積層キャパシタ構造の蓄
積容量を含む積層容量型メモリセル部と周辺回路部との
標高差の小さな半導体装置及びその製造方法を提供する
ことにある。
積容量を含む積層容量型メモリセル部と周辺回路部との
標高差の小さな半導体装置及びその製造方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記目的は、積層キャパ
シタ構造の蓄積容量を含む積層容量型メモリセル部と周
辺回路部とを有する半導体装置において、周辺回路部に
ダミーパターンを形成することにより達成される。
シタ構造の蓄積容量を含む積層容量型メモリセル部と周
辺回路部とを有する半導体装置において、周辺回路部に
ダミーパターンを形成することにより達成される。
【００１０】周辺回路部にダミーパターンを形成するこ
とにより、周辺回路部の標高が高くなり、平均段差が緩
和される。このため、両領域とも露光装置の許容焦点深
度内におさめることができるので、上記問題を解決する
ことができる。
とにより、周辺回路部の標高が高くなり、平均段差が緩
和される。このため、両領域とも露光装置の許容焦点深
度内におさめることができるので、上記問題を解決する
ことができる。
【００１１】
【発明の実施の形態】以下、本発明を実施例を用いて説
明する。
明する。
【００１２】（実施例１）図１（ａ）に示すようにＳｉ
基板１上に所望の形状を有するレジスト膜２を形成し
た。このレジスト膜２の開口部はメモリセルを形成する
領域３とした。次に図１（ｂ）に示すようにレジストを
マスクとしてＳｉをドライエッチングした。本実施例で
はエッチング深さは約０.６μｍとしたが、作る素子の
高さにより最適な値は異なる。その値はメモリセル部と
周辺回路部の仕上がり状態での平均的な高さの差（以後
“メモリセル−周辺回路間平均標高差”と呼ぶ）の１／
２である。したがって素子構造を考慮してエッチング深
さを設定することが望ましい。なお、ここでの“平均的
な高さ”とは占有面積で加重平均をとった高さのことで
ある。
基板１上に所望の形状を有するレジスト膜２を形成し
た。このレジスト膜２の開口部はメモリセルを形成する
領域３とした。次に図１（ｂ）に示すようにレジストを
マスクとしてＳｉをドライエッチングした。本実施例で
はエッチング深さは約０.６μｍとしたが、作る素子の
高さにより最適な値は異なる。その値はメモリセル部と
周辺回路部の仕上がり状態での平均的な高さの差（以後
“メモリセル−周辺回路間平均標高差”と呼ぶ）の１／
２である。したがって素子構造を考慮してエッチング深
さを設定することが望ましい。なお、ここでの“平均的
な高さ”とは占有面積で加重平均をとった高さのことで
ある。
【００１３】その後図１（ｃ）に示すようにレジスト膜
２を除去して、メモリセルを形成する領域がくぼんだＳ
ｉ基板１′を作成した。その後熱酸化を行ない、ひき続
きウエットエッチングによって酸化膜除去を行なってＳ
ｉ半導体面１′のダメージを回復させる。この工程は他
のダメージ回復法でもよい。また作る素子のドライエッ
チングダメージに対する耐性によってはこの工程を省く
こともできる。
２を除去して、メモリセルを形成する領域がくぼんだＳ
ｉ基板１′を作成した。その後熱酸化を行ない、ひき続
きウエットエッチングによって酸化膜除去を行なってＳ
ｉ半導体面１′のダメージを回復させる。この工程は他
のダメージ回復法でもよい。また作る素子のドライエッ
チングダメージに対する耐性によってはこの工程を省く
こともできる。
【００１４】その後図１（ｄ）に示すように通常の方法
によって、メモリ回路４および周辺回路５を形成した。
ここでの周辺回路はデータドライバ，ワードドライバ，
センスアンプなど直接周辺回路を含む。本実施例で用い
たメモリセルは積層容量型セル(ＳＴＣセル）であり、
“メモリセル−周辺回路間平均標高差”（図１（ｄ）に
示した６）は約０.７μｍである。メモリセル領域をく
ぼませない通常方法で作成した場合は約１.３μｍであ
る。
によって、メモリ回路４および周辺回路５を形成した。
ここでの周辺回路はデータドライバ，ワードドライバ，
センスアンプなど直接周辺回路を含む。本実施例で用い
たメモリセルは積層容量型セル(ＳＴＣセル）であり、
“メモリセル−周辺回路間平均標高差”（図１（ｄ）に
示した６）は約０.７μｍである。メモリセル領域をく
ぼませない通常方法で作成した場合は約１.３μｍであ
る。
【００１５】本方法を用いた場合チップ全面にわたり
０.６μｍライン＆スペースパターンが解像可能であ
り、最小線幅０.６μｍのパターンを用いて素子を形成
することができた。一方、メモリセル領域をくぼませな
い通常の方法で素子を形成した場合は多層レジス法を用
いても０.６μｍライン＆スペースパターンが解像しな
い場所があり、０.６μｍのパターンを用いて良品を得
ることはできなかった。
０.６μｍライン＆スペースパターンが解像可能であ
り、最小線幅０.６μｍのパターンを用いて素子を形成
することができた。一方、メモリセル領域をくぼませな
い通常の方法で素子を形成した場合は多層レジス法を用
いても０.６μｍライン＆スペースパターンが解像しな
い場所があり、０.６μｍのパターンを用いて良品を得
ることはできなかった。
【００１６】なお、露光装置としてはレンズの開口数
（ＮＡ）が０.４２、露光波長が３６５ｎｍ、像面歪が
約１.１μｍの日立製作所製縮小投影露光装置ＲＡ１０
１ＶＬを用いたが、この装置に限らず本方法は有効であ
る。
（ＮＡ）が０.４２、露光波長が３６５ｎｍ、像面歪が
約１.１μｍの日立製作所製縮小投影露光装置ＲＡ１０
１ＶＬを用いたが、この装置に限らず本方法は有効であ
る。
【００１７】またメモリセルもＳＴＣに限らず、“メモ
リセル−周辺回路間平均標高差”がある場合には、本方
法は有効であった。
リセル−周辺回路間平均標高差”がある場合には、本方
法は有効であった。
【００１８】なお、本実施例ではＳｉのエッチングにド
ライエッチング法を用いたが、ヒドラジンのような結晶
面方位性を有するウエットエンチング法を用いることも
できる。
ライエッチング法を用いたが、ヒドラジンのような結晶
面方位性を有するウエットエンチング法を用いることも
できる。
【００１９】（実施例２）図２（ａ）に示すようにＳｉ
基板２１を熱酸化し、膜厚約５０ｎｍの酸化膜２２を形
成した。その後ＣＶＤ（Chemical Vapour Deposition）
法により膜厚約１２０ｎｍの窒化膜２３を形成した。そ
の後窒化膜２３上にメモリセルを形成する領域２４が開
口部となっているレジスト膜２５を形成した。その後図
２（ｂ）に示すようにレジスト膜２５をマスクに窒化膜
２３をエッチングし、メモリセルを形成する領域に開口
を有する窒化膜２３′を形成した。レジストを除去した
後図２（ｃ）に示すように酸化を行ない窒化膜２３′の
開口部に約１.２μｍの酸化膜２６を形成した。しかる
後、窒化膜２３′，酸化膜２６および２２を順次除去
し、図２（ｄ）に示すようにメモリセルを形成する領域
２４がくぼんだＳｉ基板２１′を形成した。しかる後、
実施例１と同様にメモリ素子および周辺回路素子を形成
したメモリＬＳＩを作成した。
基板２１を熱酸化し、膜厚約５０ｎｍの酸化膜２２を形
成した。その後ＣＶＤ（Chemical Vapour Deposition）
法により膜厚約１２０ｎｍの窒化膜２３を形成した。そ
の後窒化膜２３上にメモリセルを形成する領域２４が開
口部となっているレジスト膜２５を形成した。その後図
２（ｂ）に示すようにレジスト膜２５をマスクに窒化膜
２３をエッチングし、メモリセルを形成する領域に開口
を有する窒化膜２３′を形成した。レジストを除去した
後図２（ｃ）に示すように酸化を行ない窒化膜２３′の
開口部に約１.２μｍの酸化膜２６を形成した。しかる
後、窒化膜２３′，酸化膜２６および２２を順次除去
し、図２（ｄ）に示すようにメモリセルを形成する領域
２４がくぼんだＳｉ基板２１′を形成した。しかる後、
実施例１と同様にメモリ素子および周辺回路素子を形成
したメモリＬＳＩを作成した。
【００２０】本方法を用いた場合は実施例１と要様の効
果があった上に、メモリセル部と周辺回路部がゆるやか
なスロープでつながれているため、配線の断線，エッチ
ング残りによる配線のショートといった問題も生じなか
った。
果があった上に、メモリセル部と周辺回路部がゆるやか
なスロープでつながれているため、配線の断線，エッチ
ング残りによる配線のショートといった問題も生じなか
った。
【００２１】なお、酸化膜２５の形成と除去をおのおの
１回行なうだけでなく、窒化膜２３′を残した状態で複
数回路繰り返すとバーズビーク２７がよりのびる。この
ため複数回繰り返すこの方法はメモリセル部と周辺回路
部間のスロープをよりゆるやかにすることができる効果
があった。
１回行なうだけでなく、窒化膜２３′を残した状態で複
数回路繰り返すとバーズビーク２７がよりのびる。この
ため複数回繰り返すこの方法はメモリセル部と周辺回路
部間のスロープをよりゆるやかにすることができる効果
があった。
【００２２】（実施例３）図３（ａ）に示すようにＳｉ
基板３１上にメモリセルを形成する領域３２が開口部と
なっいるレジスト膜３３を形成した。その後図３（ｂ）
に示すようにレジスト膜３３をマスクとしてＳｉ基板３
１をエッチングし、メモリセルを形成する領域３２がく
ぼんだＳｉ基板３１′を形成した。このときのエッチン
グ深さは約０.８μｍとした。レジストを除去した後図
３（ｃ）に示すように厚さ約２μｍの有機膜３４を塗布
し、約２００℃の熱処理を行なって有機膜をフローさせ
た。有機膜３４としてポジ型フォトレジストを用いた
が、これに限らずゴム系材料，ポリイミド膜，シリコー
ン樹脂あるいはポリサルフォン膜などを用いてもよい。
その後有機膜３４とシリコン基板３１′のエッチング速
度がほぼ等しいドライエッチングを用いて有機膜３４が
なくなるまでエッチングし、図３（ｄ）に示すようにく
ぼみを有するＳｉ基板３１″を形成した。このくぼみは
ゆるやかな側壁を有する。エッチングガスとしてはＣＦ
4とＯ2の混合ガスを用いたが、有機膜とシリコンがほぼ
等速度でエッチングできればこれに限らず用いることが
できる。
基板３１上にメモリセルを形成する領域３２が開口部と
なっいるレジスト膜３３を形成した。その後図３（ｂ）
に示すようにレジスト膜３３をマスクとしてＳｉ基板３
１をエッチングし、メモリセルを形成する領域３２がく
ぼんだＳｉ基板３１′を形成した。このときのエッチン
グ深さは約０.８μｍとした。レジストを除去した後図
３（ｃ）に示すように厚さ約２μｍの有機膜３４を塗布
し、約２００℃の熱処理を行なって有機膜をフローさせ
た。有機膜３４としてポジ型フォトレジストを用いた
が、これに限らずゴム系材料，ポリイミド膜，シリコー
ン樹脂あるいはポリサルフォン膜などを用いてもよい。
その後有機膜３４とシリコン基板３１′のエッチング速
度がほぼ等しいドライエッチングを用いて有機膜３４が
なくなるまでエッチングし、図３（ｄ）に示すようにく
ぼみを有するＳｉ基板３１″を形成した。このくぼみは
ゆるやかな側壁を有する。エッチングガスとしてはＣＦ
4とＯ2の混合ガスを用いたが、有機膜とシリコンがほぼ
等速度でエッチングできればこれに限らず用いることが
できる。
【００２３】その後熱酸化を行ない、ひき続きウェット
エッチングを行なって酸化膜除去を行なってＳｉ基板面
のダメージを回復させた。しかる後実施例１と同様にメ
モリ素子および周辺回路素子を形成しメモリＬＳＩを作
成した。
エッチングを行なって酸化膜除去を行なってＳｉ基板面
のダメージを回復させた。しかる後実施例１と同様にメ
モリ素子および周辺回路素子を形成しメモリＬＳＩを作
成した。
【００２４】本方法を用いると実施例１と同様の効果が
ある上に実施例２以上にメモリセル部と周辺回路部がゆ
るやかな傾斜でつながれているため、配線の断線、エッ
チング残りによる配線のショートといった問題も生じな
い。
ある上に実施例２以上にメモリセル部と周辺回路部がゆ
るやかな傾斜でつながれているため、配線の断線、エッ
チング残りによる配線のショートといった問題も生じな
い。
【００２５】本実施例では有機膜３４の熱処理温度は２
００℃としたが、これに限らない。熱処理温度が高いほ
どフローし、メモリセル部と周辺回路部がよりゆるやか
な傾斜でつながれる。また熱処理前に有機膜３４に紫外
線を照射するとフロー化がより促進されるため紫外線照
射は有効である。
００℃としたが、これに限らない。熱処理温度が高いほ
どフローし、メモリセル部と周辺回路部がよりゆるやか
な傾斜でつながれる。また熱処理前に有機膜３４に紫外
線を照射するとフロー化がより促進されるため紫外線照
射は有効である。
【００２６】本実施例ではメモリセル領域全体をくぼま
せる場合を示したがこの場合に限らずメモリセルの一部
をくぼませても効果がある。またくぼませる場合に限ら
ず、あらかじめ選択エピタキシャル法を用いて周辺回路
を形成する領域をメモリセル領域に比べ高くする方法、
または周辺回路部にダミーパターンを形成して“メモリ
セル−周辺回路間標高差”を小さくする方法も効果があ
る。本実施例ではメモリ装置の場合について示したがメ
モリ装置に限らず大きな領域間でその平均高さに差があ
る集積回路装置においても、平均高さが高い領域をあら
かじめ掘り下げておく本方法は微細パターン形成に有効
である。平均高さは段差とその粗密に依存する。このた
め段差がほぼ等しい場合でも、レジスト表面の高さに差
が生じるほど粗密の領域がわかれている場合は、密な領
域を掘り下げておくことにより、粗領域、密領域ともに
微細パターンを形成することができる。
せる場合を示したがこの場合に限らずメモリセルの一部
をくぼませても効果がある。またくぼませる場合に限ら
ず、あらかじめ選択エピタキシャル法を用いて周辺回路
を形成する領域をメモリセル領域に比べ高くする方法、
または周辺回路部にダミーパターンを形成して“メモリ
セル−周辺回路間標高差”を小さくする方法も効果があ
る。本実施例ではメモリ装置の場合について示したがメ
モリ装置に限らず大きな領域間でその平均高さに差があ
る集積回路装置においても、平均高さが高い領域をあら
かじめ掘り下げておく本方法は微細パターン形成に有効
である。平均高さは段差とその粗密に依存する。このた
め段差がほぼ等しい場合でも、レジスト表面の高さに差
が生じるほど粗密の領域がわかれている場合は、密な領
域を掘り下げておくことにより、粗領域、密領域ともに
微細パターンを形成することができる。
【００２７】（実施例４）図４はＬＳＩチップ４１内に
Ｓｉ基板を凹ませたメモリセル形成領域４２とＳｉ基板
を凹ませた周辺回路領域４３を形成した実施例である。
Ｓｉ基板を凹ませたメモリセル形成領域４２とＳｉ基板
を凹ませた周辺回路領域４３を形成した実施例である。
【００２８】本例では標高の高いメモリセル領域や、標
高の高い周辺回路下の基板を凹ませることで、標高差を
低減している。このことにより微細なレジストパターン
の形成が可能となる。
高の高い周辺回路下の基板を凹ませることで、標高差を
低減している。このことにより微細なレジストパターン
の形成が可能となる。
【００２９】
【発明の効果】本発明によればメモリセル部と周辺回路
部の素子の高さの差を縮小することができるので両領域
とも露光装置の焦点深度内におさめることができ、高精
度で微細なパターンを形成することができる。このた
め、より微細なパターンを用いて素子を形成できるので
チップサイズを小さくできる。このためウエーハ１枚当
りのチップ取得数を上げることが可能となりコストが下
がる。また寸法精度の向上により歩留りも向上する。
部の素子の高さの差を縮小することができるので両領域
とも露光装置の焦点深度内におさめることができ、高精
度で微細なパターンを形成することができる。このた
め、より微細なパターンを用いて素子を形成できるので
チップサイズを小さくできる。このためウエーハ１枚当
りのチップ取得数を上げることが可能となりコストが下
がる。また寸法精度の向上により歩留りも向上する。
【図１】本発明の一実施例を示す工程図。
【図２】本発明の他の実施例を示す工程図。
【図３】本発明の他の実施例を示す工程図。
【図４】本発明を用いた形成されたＬＳＩの平面図。
１，２１，３１…Ｓｉ基板、２，２５，３３…レジスト
パターン、３，２４，３２…メモリセル形成領域、４…
メモリ回路、５…周辺回路、６…メモリセル−周辺回路
間平均標高差、２３…窒化膜、２６…酸化膜、２７…バ
ーズビーク、３４…有機膜、４１…ＬＳＩチップ、４２
…Ｓｉ基板を凹ませたメモリセル形成領域、４３…Ｓｉ
基板を凹ませた周辺回路領域。
パターン、３，２４，３２…メモリセル形成領域、４…
メモリ回路、５…周辺回路、６…メモリセル−周辺回路
間平均標高差、２３…窒化膜、２６…酸化膜、２７…バ
ーズビーク、３４…有機膜、４１…ＬＳＩチップ、４２
…Ｓｉ基板を凹ませたメモリセル形成領域、４３…Ｓｉ
基板を凹ませた周辺回路領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 加賀 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久礼 得男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭61−166064（ＪＰ，Ａ) 特開 昭61−12059（ＪＰ，Ａ) 特開 昭62−165329（ＪＰ，Ａ) 特開 昭63−246861（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板一主面の第１の領域に形成され
た積層キャパシタ構造の蓄積容量を含む積層容量型メモ
リセル部と、該半導体基板一主面の第２の領域に形成さ
れた周辺回路部とを有し、 上記周辺回路部は、上記メモリセル部と上記周辺回路部
との間の標高差を小さくするためのダミーパターンを含
むことを特徴とする半導体装置。 - 【請求項２】上記メモリセル部は複数のメモリセル素子
が設けられていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】半導体基板一主面の第１の領域に積層キャ
パシタ構造の蓄積容量を含む積層容量型メモリセル部
を、該第１の領域の周辺の該半導体基板一主面の第２の
領域に周辺回路部を形成するステップを有する半導体装
置の製造方法において、 上記ステップは、上記周辺回路部にダミーパターンを形
成するステップを含むことを特徴とする半導体装置の製
造方法 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249080A JP2630312B2 (ja) | 1995-09-27 | 1995-09-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7249080A JP2630312B2 (ja) | 1995-09-27 | 1995-09-27 | 半導体装置およびその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62099741A Division JPH0821682B2 (ja) | 1987-04-24 | 1987-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204154A JPH08204154A (ja) | 1996-08-09 |
| JP2630312B2 true JP2630312B2 (ja) | 1997-07-16 |
Family
ID=17187709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7249080A Expired - Fee Related JP2630312B2 (ja) | 1995-09-27 | 1995-09-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630312B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06105766B2 (ja) * | 1984-09-26 | 1994-12-21 | 株式会社日立マイコンシステム | 半導体集積回路装置の製造方法 |
-
1995
- 1995-09-27 JP JP7249080A patent/JP2630312B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08204154A (ja) | 1996-08-09 |
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