CN112599415A - 制造集成电路装置的方法 - Google Patents

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郭旻哲
金中熙
金芝希
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Abstract

为了制造集成电路装置，在衬底上在用于形成多个芯片的第一区中和围绕第一区的第二区中形成特征层。特征层在第二区中具有台阶差部分。在特征层上，形成包括彼此堆叠的多个硬掩模层的硬掩模结构。在第一区和第二区中，形成覆盖硬掩模结构的保护层。在保护层上，形成光致抗蚀剂层。通过利用第二区中的台阶差部分作为对准标记将第一区中的光致抗蚀剂层曝光和显影来形成光致抗蚀剂图案。

Description

制造集成电路装置的方法
相关申请的交叉引用
本申请要求于2019年10月1日在韩国知识产权局提交的韩国专利申请No.10-2019-0121726的优先权，该申请的公开以引用方式全部并入本文中。
技术领域
本发明构思涉及一种制造集成电路装置的方法，更具体地，涉及一种能够减少由集成电路装置的制造工艺的光刻工艺中的返工导致的工艺缺陷的制造集成电路装置的方法。
背景技术
近来，随着集成电路装置的尺寸缩减的快速进行，集成电路装置的特征尺寸被细化，并且形成集成电路装置的图案中的每一个的线宽逐渐减小。因此，当同时形成用于集成电路装置的具有各种形状、尺寸和密度的图案时，工艺难度增加。具体地，当由于在执行用于制造集成电路装置的光刻工艺之后获得的光致抗蚀剂图案中出现缺陷而执行用于去除光致抗蚀剂图案并形成新的光致抗蚀剂图案的返工工艺时，有必要开发这样的返工处理：其中，保留在衬底上的下结构、蚀刻层或硬掩模层不被返工气氛损坏，并且可以稳定地执行返工工艺。
发明内容
本发明构思提供了一种制造集成电路装置的方法，该集成电路装置能够提高通过稳定地执行返工工艺而形成的集成电路装置的可靠性，其中，尽管由于在执行用于制造集成电路装置的光刻工艺之后获得的光致抗蚀剂图案出现缺陷而执行用于去除光致抗蚀剂图案并形成新的光致抗蚀剂图案的返工工艺，但是留在衬底上的下结构、蚀刻层或硬掩模不被返工气氛损坏。
根据本发明构思的一方面，提供了一种制造集成电路装置的方法。在该方法中，在衬底上在用于形成多个芯片的第一区和围绕第一区的第二区中形成特征层，特征层在第一区中具有平坦上表面，并且在第二区中具有台阶差部分。在第一区和第二区中，在特征层上，形成包括多个硬掩模层的硬掩模结构。在第一区和第二区中，形成覆盖硬掩模结构的保护层，使得硬掩模结构不被暴露。在第一区和第二区中，在保护层上形成光致抗蚀剂层。通过使用第二区中的台阶差部分作为对准标记将第一区中的光致抗蚀剂层曝光和显影来形成光致抗蚀剂图案。通过使用第一区中的光致抗蚀剂图案作为蚀刻掩模，蚀刻保护层和硬掩模结构。
根据本发明构思的一方面，提供了一种制造集成电路装置的方法。在该方法中，在衬底上，形成覆盖单元阵列区中的衬底的第一下结构和覆盖划道区中的衬底的第二下结构。形成覆盖第一下结构和第二下结构并且在划道区中具有台阶差部分的导电层。在单元阵列区和划道区中的导电层上形成包括多个硬掩模层的硬掩模结构。形成覆盖硬掩模结构的保护层，使得硬掩模结构在单元阵列区和划道区中不被暴露。在单元阵列区和划道区中的保护层上形成光致抗蚀剂层。通过使用划道区中的台阶差部分作为对准标记将单元阵列区中的光致抗蚀剂层曝光和显影来形成光致抗蚀剂图案。通过使用单元阵列区中的光致抗蚀剂图案作为蚀刻掩模来蚀刻保护层和硬掩模结构。
根据本发明构思的一方面，提供了一种制造集成电路装置的方法。在该方法中，在单元阵列区中的衬底上形成包括各自包含金属层的多条位线的第一下结构，并且在划道区中的衬底上形成第二下结构，所述第二下结构在其上表面中包括沟槽。形成覆盖第一下结构和第二下结构并且在划道区中的沟槽周围具有台阶差部分的导电层。在单元阵列区和划道区中的导电层上形成包括非晶硅层的硬掩模结构。形成覆盖硬掩模结构的保护层，使得非晶硅层在单元阵列区和划道区中不被暴露。在单元阵列区中的保护层上形成光致抗蚀剂层。通过使用划道区中的台阶差部分作为对准标记将单元阵列区中的光致抗蚀剂层曝光和显影来形成光致抗蚀剂图案。检查光致抗蚀剂图案。当在检查光致抗蚀剂图案的步骤中确定光致抗蚀剂图案有缺陷时，在保护层覆盖硬掩模结构的状态下在含氧气氛下去除光致抗蚀剂图案，并且再次执行形成光致抗蚀剂层的步骤和形成光致抗蚀剂图案的步骤。通过将光致抗蚀剂图案的形状转录到单元阵列区中的导电层上，由导电层形成由多个岛图案形成的多个着陆焊盘，所述多个岛图案彼此间隔开，并且规则地布置。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解本发明构思的实施例，在附图中：
图1是示出了集成电路装置的示例性配置的示意性平面图，该集成电路装置可以通过根据本发明构思的示例实施例的制造集成电路装置的方法来获得；
图2A是示出了可以在集成电路装置的多个芯片区中实施的多个岛图案的图，该集成电路装置可以通过根据本发明构思的示例实施例的制造集成电路装置的方法来获得。在图2A中，(a)是示出了多个芯片区的一些部分的透视图，(b)是示出了(a)中所示的多个岛图案的平面布置的平面图；
图2B是示出了集成电路装置的划道区的一部分的配置的平面图，该集成电路装置可以通过根据本发明构思的示例实施例的制造集成电路装置的方法来获得；
图3A至图3H是示出了根据本发明构思的示例实施例的按次序制造集成电路装置的方法的工艺的截面图；
图4A至图4C是示出了根据本发明构思的其它示例实施例的按次序制造集成电路装置的方法的工艺的截面图；
图5是示出了集成电路装置的另一示例性配置的框图，该集成电路装置可以通过根据本发明构思的示例实施例的制造集成电路装置的方法来获得；
图6是示出了图5的集成电路装置的示例性布置配置的平面图；
图7是示出了图6的单元阵列区的主要配置的示意性平面布局；
图8A和图8B是示出了包括在集成电路装置中的单元阵列区的部分区的截面配置的截面图，该集成电路装置可以通过根据本发明构思的示例实施例的制造集成电路装置的方法来获得；
图9A至图9E是示出了根据本发明构思的示例实施例的按次序制造集成电路装置的方法的工艺的截面图；以及
图10A至图10J是示出了根据本发明构思的示例实施例的按次序制造集成电路装置的方法中的在单元阵列区中形成第一下结构和导电层的工艺的截面图。
具体实施方式
在下文中，将参照附图详细地描述本发明构思的各种示例实施例。同样的附图标记始终表示同样的元件。
图1是示出了集成电路装置100的示意性平面图，集成电路装置100可以通过根据本发明构思的示例实施例的制造集成电路装置的方法来获得。
参照图1，集成电路装置100包括衬底110，其具有多个芯片区CR和围绕多个芯片区CR的划道区SLR。在衬底110上，多个芯片区CR可以以矩阵布置。划道区SLR可以包括用于使多个芯片区CR个体化的切割区。
多个芯片区CR可以是各自具有高图案密度的高密度区，划道区SLR可以是具有低图案密度的低密度区。多个芯片区CR中的每一个可以包括半导体存储器装置的单元阵列区以及包括电路的外围电路区和核心区，所述电路可以电连接到包括在单元阵列区中的单元阵列。在示例性实施例中，在单元阵列区中，可以形成易失性存储器单元阵列(诸如动态随机存取存储器(DRAM))或者非易失性存储器单元阵列(诸如闪存)。在单元阵列区中，各自具有小宽度的多个图案可以彼此间隔开，可以在X方向或与X方向垂直的Y方向上规则地布置，并且可以以小节距重复形成。
参照图1，集成电路装置100可以是半导体晶圆102。半导体晶圆102可以包括衬底110，其具有多个芯片区CR和划道区SLR。多个芯片区CR中的每一个可以具有形成在其中的对应半导体装置(其可以在与半导体晶圆102分离时形成对应半导体芯片)。多个半导体装置可以相对于半导体晶圆102的俯视图二维地布置。集成电路装置100可以由此包括所述多个半导体装置。所述多个半导体装置可以包括通过集成电路装置制造工艺形成的集成电路。所述多个半导体装置可以与划道区SLR一起一体地形成。集成电路装置100的所述多个半导体装置可以是诸如本文描述的集成电路装置200的半导体存储器装置。
划道区SLR可以由多条直线划线形成，所述多条直线划线在彼此垂直的方向上延伸，以形成网格(其中，芯片区CR形成所述网格的网格元件)。芯片区CR中的每一个可以被划道区SLR围绕。划道区SLR的划线可以表示可以切割半导体晶圆102(在芯片区CR中形成半导体装置之后)的位置，以将所得半导体装置彼此分离(以形成与芯片区CR中形成的半导体装置对应的半导体芯片)。在一些示例中，划道区SLR可以不形成操作形成在芯片区CR中的所得半导体装置所需的电路(例如，没有晶体管)。例如，形成在划道区SLR中的金属图案可以电浮置和/或不连接到形成在芯片区CR中的半导体装置。
图2A是示出了根据示例实施例的可以在图1的集成电路装置100的芯片区CR中实施的多个岛图案PA的图。在图2A中，(a)是示出了芯片区CR的一些部分的透视图，(b)是示出了(a)中所示的所述多个岛图案PA的平面布置的平面图。
参照图2A，在集成电路装置100中，在芯片区CR中，可以包括形成在衬底110上的下结构120和形成在下结构120上的多个岛图案PA。
衬底110可以包括半导体元素(诸如硅(Si)或锗(Ge))或者化合物半导体(诸如SiC、GaAs、InAs或InP)。下结构120可以包括绝缘层、导电层或以上层的组合。例如，下结构120可以包括包含至少一个导电区的结构。导电区可以由掺杂结构、掺杂半导体层、金属层或者以上结构和层的组合形成。下结构120可以包括例如布线层、接触插塞和晶体管的导电区以及使布线层、接触插塞和晶体管彼此绝缘的绝缘层。
所述多个岛图案PA可以在芯片区CR中以第一节距P1在水平方向(例如，X方向)上在下结构120上重复布置。所述多个岛图案PA中的每一个可以具有圆柱形截面。
所述多个岛图案PA中的每一个可以包括绝缘图案、导电图案或以上图案的组合。在示例性实施例中，所述多个岛图案PA中的每一个可以由掺杂的半导体、金属、导电金属氮化物或以上材料的组合形成。所述多个岛图案PA中的每一个可以具有单层结构或多层结构。
在图2A中，所述多个岛图案PA被示出为彼此间隔开，并且在X方向或Y方向上规则地布置，以在平面上具有蜂窝结构。然而，本发明构思不限于此。例如，所述多个岛图案PA可以在平面上按照矩阵布置。
图2B是示出了图1的集成电路装置100的划道区SLR的一部分的配置的平面图。
参照图2B，在划道区SLR中，可以形成多个对准标记AK。所述多个对准标记AK中的每一个可以包括指示多个凹陷区RR的多个台阶差部分ST。
图3A至图3H是示出了根据本发明构思的示例实施例的按次序制造集成电路装置的方法的工艺的截面图。参照图3A至图3H，将描述形成包括在图2A和图2B中所示的集成电路装置100中的所述多个岛图案PA和对准标记AK的方法。在图3A至图3H中，按工艺次序示出了沿图2A中的(b)的线X1-X1'和图2B的线X2-X2'截取的区的截面。
参照图3A，在衬底110上形成下结构120，并且在下结构120上形成特征层130。
在芯片区CR中，特征层130的上表面可以均匀地延伸。
在划道区SLR中，可以在下结构120的上表面中形成用于形成所述多个对准标记AK(参见图2B)所需的沟槽122。在划道区SLR中，特征层130可以共形地覆盖下结构120的上表面和沟槽122的内壁。因此，在划道区SLR中，在特征层130中，如用图3A中的虚线所标记的，相对大的高度SH的台阶差部分130ST可以位于沟槽122的边缘。下结构120的沟槽122和形成在其上的特征层130的台阶差部分130ST可以形成对准标记AK。特征层130可以由与所述多个岛图案PA(参见图2A)的构成材料相同的材料形成。
参照图3B，在芯片区CR和划道区SLR中，在特征层130上，形成第一硬掩模层142。
在示例性实施例中，第一硬掩模层142可以包括非晶碳层(ACL)。为了形成第一硬掩模层142，可以使用化学气相沉积(CVD)工艺。第一硬掩模层142可以具有大约1,000至大约2,000的厚度。
在芯片区CR中，第一硬掩模层142可以具有均匀的厚度，而没有取决于位置的厚度偏差。在划道区SLR中，第一硬掩模层142的厚度可以不均匀。具体地，在特征层130的台阶差部分130ST及其边缘，第一硬掩模层142的台阶覆盖率可以劣化，使得在台阶差部分130ST及其边缘，第一硬掩模层142的一部分的厚度会比第一硬掩模层142的其它部分的厚度小得多。
参照图3C，在芯片区CR和划道区SLR中，在第一硬掩模层142上形成第二硬掩模层144。
在示例性实施例中，第二硬掩模层144可以包括非晶硅层。为了形成第二硬掩模层144，可以使用CVD工艺。第二硬掩模层144可以具有大约100至大约800的厚度。第一硬掩模层142和第二硬掩模层144可以形成硬掩模结构140。
在芯片区CR中，第二硬掩模层144可以具有均匀的厚度，而没有取决于位置的厚度偏差。在划道区SLR中，第二硬掩模层144的厚度可以不均匀。具体地，在特征层130的台阶差部分130ST及其边缘，第二硬掩模层144的覆盖第一硬掩模层142的部分的台阶覆盖率劣化，使得在台阶差部分130ST及其边缘，第二硬掩模层144的覆盖第一硬掩模层142的部分的厚度可以比第二硬掩模层144的其它部分的厚度小得多。
参照图3D，在芯片区CR和划道区SLR中，在硬掩模结构140上形成保护层146。
保护层146可以在芯片区CR和划道区SLR中具有均匀的厚度。在划道区SLR中，在特征层130的台阶差部分130ST及其边缘上，保护层146的覆盖第二硬掩模层144的部分的厚度不小于保护层146的其它部分的厚度。保护层146覆盖硬掩模结构140，使得硬掩模结构140在芯片区CR和划道区SLR中不被暴露于外部，并且可以保持保护芯片区CR和划道区SLR中的硬掩模结构140所需的最小厚度。
保护层146可以保护特征层130和硬掩模结构140免受外围气氛影响。在示例性实施例中，保护层146接触第二硬掩模层144的上表面，并且可以防止第二硬掩模层144被氧化。保护层146可以由与第二硬掩模层144的材料不同的材料形成。在示例性实施例中，保护层146可以包括包含氧原子、氮原子或它们的组合的含硅层。例如，保护层146可以包括氧化硅层、氮化硅层、氮氧化硅层或以上层的组合。
为了形成保护层146，可以使用原子层沉积(ALD)工艺。保护层146可以具有大约10至大约500的厚度。在示例性实施例中，保护层146的厚度可以小于第二硬掩模层144的厚度。例如，第二硬掩模层144可以具有大约150至大约250的厚度，保护层146可以具有大约20至大约80的厚度。然而，第二硬掩模层144和保护层146的厚度不限于此。
参照图3E，在保护层146上，顺序地形成抗蚀剂下层152和光致抗蚀剂层154。
在示例性实施例中，抗蚀剂下层152可以由聚合物形成。例如，抗蚀剂下层152可以由聚硅氧烷形成。聚硅氧烷是具有硅氧烷键的聚合物。聚硅氧烷可以包括由单硅氧烷、二硅氧烷、三硅氧烷和/或环四硅氧烷形成的重复单元。
抗蚀剂下层152可以包括光致产酸剂、交联剂和界面粘合增强剂中的至少一种。作为能够通过光产生酸的化合物的光致产酸剂可以包括例如鎓盐，其包括三氟甲烷磺酸三苯锍、芳族重氮盐、锍盐、三芳基锍盐、二芳基锍盐、单芳基锍盐、碘鎓盐、二芳基碘鎓盐、硝基苄基酯、二砜、重氮-二砜、磺酸盐、三氯甲基三嗪或N-羟基琥珀酰亚胺。交联剂用于使聚硅氧烷的重复单元交联。交联剂可以包括例如三聚氰胺、尿素或多元醇。界面粘合增强剂用于提高抗蚀剂下层152与光致抗蚀剂层154之间的粘合性，以便于防止图案在使光致抗蚀剂层154显影的后续工艺中塌陷或剥落。界面粘合增强剂可以由具有包括羟基的单体单元的聚合物形成。
在其它示例性实施例中，抗蚀剂下层152可以由底部抗反射涂层(BARC)形成。BARC可以由有机化合物、无机化合物或以上化合物的组合形成。例如，BARC可以由氮化硅、氮氧化硅、非晶硅、钛(Ti)、二氧化钛、氮化钛、氧化铬、碳(C)、有机抗反射涂层(ARC)材料或以上材料的组合来形成。ARC材料可以由在同一分子中具有光吸收剂和作为交联反应剂的羟基的丙烯酸树脂或者在同一分子中具有光吸收剂和作为交联反应剂的羟基的酚醛清漆树脂来形成。然而，本发明构思不限于此。
为了形成抗蚀剂下层152，可以使用旋涂、CVD工艺或ALD工艺。抗蚀剂下层152可以具有大约10至大约400的厚度。
光致抗蚀剂层154可以由用于极紫外(EUV)(13.5nm)的抗蚀剂、用于KrF准分子激光(248nm)的抗蚀剂、用于ArF准分子激光(193nm)的抗蚀剂或用于F2准分子激光(157nm)的抗蚀剂形成。光致抗蚀剂层154可以具有大约100至大约800的厚度。
参照图3F，在芯片区CR中，通过将光致抗蚀剂层154曝光和显影，在光致抗蚀剂层154上形成光致抗蚀剂图案154P。在划道区SLR中，光致抗蚀剂层154可以不被曝光和显影。在将光致抗蚀剂层154曝光时，可以使用EUV(13.5nm)、KrF准分子激光(248nm)、ArF准分子激光或F2准分子激光(157nm)作为光源。在芯片区CR中，光致抗蚀剂图案154P的平面形状可以与将形成在芯片区CR中的多个岛图案PA(参见图2A)的平面形状相同。例如，光致抗蚀剂图案154P可以由彼此间隔开并规则地布置的多个岛图案PA形成。
参照图3G，在图3F的所得材料中，通过将光致抗蚀剂图案154P的形状转录到特征层130，形成特征图案130P。
例如，在图3F的所得材料中，通过使用光致抗蚀剂图案154P作为蚀刻掩模，在芯片区CR中，可以顺序地各向异性地蚀刻抗蚀剂下层152、保护层146和硬掩模结构140。作为结果，通过蚀刻硬掩模结构140，在芯片区CR中，可以获得硬掩模结构图案140P。通过使用芯片区CR中的硬掩模结构图案140P和划道区SLR中的硬掩模结构140作为蚀刻掩模来各向异性地蚀刻特征层130，可以在芯片区CR中形成特征图案130P。特征图案130P可以形成图2A中所示的多个岛图案PA。
在用于形成特征图案130P的蚀刻工艺期间，可以在蚀刻气氛下去除设置在硬掩模结构140上的光致抗蚀剂图案154P、抗蚀剂下层152和保护层146的至少一些部分。在图3G中，示出了在芯片区CR中，形成硬掩模结构图案140P的第一硬掩模层142和第二硬掩模层144留在特征图案130P上。然而，可以在蚀刻气氛下去除第二硬掩模层144，并且仅第一硬掩模层142的一部分可以留在特征图案130P上。
在示例性实施例中，在形成特征图案130P之后，通过过度蚀刻来蚀刻下结构120的一部分，使得在芯片区CR中，可以在下结构120的上表面的通过特征图案130P暴露的部分区中形成凹陷区(未示出)。在其它示例性实施例中，在芯片区CR中，在下结构120的上表面上，可以不形成上述凹陷区。
参照图3H，通过去除留在特征图案130P上的不必要的材料，特征图案130P的上表面被暴露。为此，可以使用灰化工艺和剥离工艺。在划道区SLR中，特征层130的形成对准标记AK的上表面可以再次被暴露。
图4A至图4C是示出了根据本发明构思的其它示例实施例的按次序制造集成电路装置的方法的工艺的截面图。参照图4A至图4C，描述了形成包括在图2A和图2B中所示的集成电路装置100中的多个岛图案PA和对准标记AK的另一方法。在图4A和图4B中，按次序示出了与沿图2A中的(b)的线X1-X1'截取的截面和沿图2B的线X2-X2'截取的截面对应的区的截面。
参照图4A，通过与参照图3A和图3F描述的方法相同的方法，执行在衬底110上形成光致抗蚀剂图案154P的工艺。然后，通过检查光致抗蚀剂图案154P，可以检查光致抗蚀剂图案154P的取向状态和缺陷。作为检查光致抗蚀剂图案154P的结果，当确定光致抗蚀剂图案154P有缺陷时，在后续蚀刻工艺中，难以使用光致抗蚀剂图案154P作为蚀刻掩模，并且有必要执行返工工艺以去除光致抗蚀剂图案154P并形成新的光致抗蚀剂图案。例如，作为检查光致抗蚀剂图案154P的结果，当发生其中光致抗蚀剂图案154P扭曲的扭动现象、其中光致抗蚀剂图案154P的表面粗糙的辉纹现象、其中光致抗蚀剂图案154P掉落的现象或其中光致抗蚀剂图案154P的取向状态偏离超出公差的现象时，可以确定光致抗蚀剂图案154P有缺陷。
对于返工工艺，芯片区CR中的光致抗蚀剂图案154P和划道区SLR中的光致抗蚀剂层154可以暴露于返工气氛160。
在示例性实施例中，返工气氛160可以包括含氧气氛。例如，可以在含氧气氛下通过等离子体灰化工艺来去除芯片区CR中的光致抗蚀剂图案154P和划道区SLR中的光致抗蚀剂层154。在另一示例中，为了去除光致抗蚀剂图案154P和光致抗蚀剂层154，通过在含氧气氛下照射紫外(UV)线，生成O3和/或氧自由基，并且可以通过使用O3和氧自由基将光致抗蚀剂图案154P和光致抗蚀剂层154分解为CO2和H2O。在其中抗蚀剂下层152由聚合物或有机化合物形成的情况下，当去除芯片区CR中的光致抗蚀剂图案154P和划道区SLR中的光致抗蚀剂层154时，还可以去除抗蚀剂下层152。
在其它示例性实施例中，返工气氛160可以是包括稀释剂组合物的湿气氛。稀释剂组合物可以包括选自乳酸乙酯、3-乙氧基丙酸乙酯、γ-丁内酯、丙酮、酯化合物、丙二醇烷基醚乙酸酯、环酮和2-羟基异丁酸甲酯中的至少一种化合物。然而，可以包括在稀释剂组合物中的化合物的种类不限于此。
参照图4B，在通过与参照图4A描述的方法相同的方法去除芯片区CR中的光致抗蚀剂图案154P和划道区SLR中的光致抗蚀剂层154之后，在芯片区CR和划道区SLR中，保护层146可以被暴露。
当执行参照图4A描述的返工工艺时，保护层146可以保护其下方的硬掩模结构140免受返工气氛160影响。
例如，当省去保护层146时，在通过与参照图4A描述的方法相同的方法来去除光致抗蚀剂图案154P和光致抗蚀剂层154的同时，硬掩模结构140会暴露于返工气氛160。在此情况下，在划道区SLR中，由于第一硬掩模层142和第二硬掩模层144包括易损部分，所述易损部分的厚度由于特征层130的台阶差部分130ST周围的劣化台阶覆盖率而比其它部分的厚度小得多，并且包括在返工气氛160中的氧或稀释剂组合物渗透到易损部分中，因此，在台阶差部分130ST周围，特征层130、第一硬掩模层142和/或第二硬掩模层144会被部分地去除或受损。当发生上述结果(即，去除或损坏特征层130、第一硬掩模层142和/或第二硬掩模层144)时，划道区SLR中的对准标记AK会无法执行正常对准标记功能。
根据本发明构思，由于作为硬掩模结构140的最上层的第二硬掩模层144被保护层146覆盖，特别是在特征层130的台阶差部分130ST的边缘，由于保护层146覆盖第二硬掩模层144使得第二硬掩模层144不被暴露，因此，当通过与参照图4A描述的方法相同的方法来去除光致抗蚀剂图案154P和光致抗蚀剂层154时，在划道区SLR中，可以防止特征层130和硬掩模结构140受到损坏或变形。因此，当在后续工艺中执行在保护层146上形成新的光致抗蚀剂图案的光刻工艺时，可以通过使用划道区SLR中的对准标记AK来顺利地执行精确控制。
参照图4C，在图4B的所得材料的芯片区CR和划道区SLR中通过与参照图3E描述的方法相似的方法顺序地形成覆盖保护层146的抗蚀剂下层172和光致抗蚀剂层174之后，通过经由与参照图3F描述的方法相似的方法使用划道区SLR中的对准标记AK将芯片区CR中的光致抗蚀剂层174曝光和显影，由光致抗蚀剂层174形成光致抗蚀剂图案174P。
在示例性实施例中，在形成光致抗蚀剂图案154P之后，通过与参照图4A至图4C描述的方法相似的方法，还可以至少一次执行对光致抗蚀剂图案154P的检查工艺和返工工艺以及新光致抗蚀剂图案174P的形成工艺。然后，通过执行参照图3G和图3H描述的工艺，在芯片区CR中，在下结构120上形成特征图案130P，并且在划道区SLR中，特征层130的形成对准标记AK的上表面可以再次被暴露。
通过参照图4A至图4C描述的根据本发明构思的示例实施例的制造集成电路装置的方法，当执行光刻工艺以使芯片区CR中的特征层130图案化时，在硬掩模结构140上形成用于保护硬掩模结构140的保护层146，并且执行在保护层146上形成光致抗蚀剂层154的光刻工艺。因此，在形成光致抗蚀剂层154之后，当执行去除光致抗蚀剂层154和形成光致抗蚀剂层174的返工工艺时，在划道区SLR中的特征层130的台阶差部分130ST的边缘中，尽管硬掩模结构140的部分区包括由于硬掩模结构140的劣化的台阶覆盖率而易受到返工气氛160影响的部分，但是由于硬掩模结构140被保护层146覆盖，因此在执行返工工艺的同时，在划道区SLR中，可以防止特征层130和/或硬掩模结构140受到损坏或变形。因此，在后续工艺中，当执行在保护层146上形成光致抗蚀剂图案174P的光刻工艺时，可以通过使用划道区SLR中的对准标记AK顺利地执行精确控制。
图5是示出了根据本发明构思的示例实施例的集成电路装置200的示例性配置的框图。
参照图5，集成电路装置200可以形成在图1中所示的集成电路装置100的对应芯片区CR中。集成电路装置200的芯片区CR可以包括第一区22和第二区24。第一区22可以是动态随机存取存储器(DRAM)装置的存储器单元区，第二区24可以是DRAM装置的外围电路区。在一些实施例中，形成在芯片区CR中的半导体存储器装置可以是DRAM装置。在其它实施例中，形成在芯片区CR中的半导体存储器装置可以是静态随机存取存储器(SRAM)、NAND闪存、NOR闪存、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻式随机存取存储器(RRAM)或磁随机存取存储器(MRAM)。第一区22可以包括存储器单元阵列22A。第二区24可以包括行解码器52、感测放大器54、列解码器56、自刷新控制电路58、命令解码器60、模式寄存器设定(MRS)/扩展模式寄存器设定(EMRS)电路62、地址缓冲器64和数据输入/输出电路66。
图6是示出了图5的集成电路装置200的示例性布置配置的平面图。
参照图6，集成电路装置200的芯片区CR可以被划道区SLR围绕。集成电路装置200的芯片区CR可以包括多个第一区22，所述多个第一区22中的每一个可以被第二区24围绕。第一区22可以是DRAM装置的单元阵列区MCA，第二区24可以是其中形成有DRAM装置的外围电路的外围电路区和核心区。
在第一区22中，单元阵列区MCA可以包括参照图5描述的存储器单元阵列22A。第二区24可以包括子字线驱动器块SWD、感测放大器块S/A和接合块CJT。在感测放大器块S/A中，可以布置多个位线感测放大器。接合块CJT可以布置在子字线驱动器块SWD与感测放大器块S/A彼此相交的点处。在接合块CJT中，可以交替地布置用于驱动所述多个位线感测放大器的功率驱动器和接地驱动器。在第二区24中，还可以形成诸如逆变器链或输入/输出电路的外围电路。
图7是示出了图6的单元阵列区MCA的主要部件的示意性平面布局。
参照图7，单元阵列区MCA可以包括多个有源区AC。所述多个有源区AC中的每一个可以被布置为在相对于X方向和Y方向的倾斜方向上具有长轴。多条字线WL可以在X方向上平行延伸穿过所述多个有源区AC。在多条字线WL上，多条位线BL可以在Y方向上平行延伸。所述多条位线BL可以通过多个直接接触件DC连接到所述多个有源区AC。在所述多条位线BL中，在两条相邻位线BL之间，可以形成多个埋置接触件BC。所述多个埋置接触件BC可以在X方向和Y方向上并排布置。在所述多个埋置接触件BC上，可以形成多个导电着陆焊盘LP。多个埋置接触件BC和多个导电着陆焊盘LP可以将形成在所述多条位线BL上的电容器的下电极(未示出)连接到所述多个有源区AC。所述多个导电着陆焊盘LP可以与所述多个埋置接触件BC部分地叠置。
图8A和图8B是示出了包括在图5至图7的集成电路装置200中的单元阵列区MCA的部分区的截面配置的截面图。图8A示出了沿图7的线A-A'截取的部分区的截面配置，图8B示出了沿图7的线B-B'截取的部分区的截面配置。
参照图8A和图8B，在集成电路装置200的单元阵列区MCA中，多个器件隔离沟槽T1形成在衬底210中，在所述多个器件隔离沟槽T1中，形成多个器件隔离层212。在单元阵列区MCA中，所述多个有源区AC可以在衬底210中由所述多个器件隔离层212限定。
衬底210可以包括硅，例如，单晶硅、多晶硅或非晶硅。在其它实施例中，衬底210可以包括选自锗(Ge)、SiGe、SiC、GaAs、InAs和InP中的至少一种。在一些实施例中，衬底210可以包括导电区，例如，掺杂有杂质的阱或掺杂有杂质的结构。器件隔离层212中的每一个可以包括氧化物层、氮化物层或以上层的组合。
在单元阵列区MCA中，在衬底210中，形成在第一水平方向(X方向)上延伸的多个字线沟槽T2，在所述多个字线沟槽T2中，形成多个栅极介电层216、多条字线218和多个埋置绝缘层220。所述多条字线218可以与图7中所示的所述多条字线WL对应。在所述多个埋置绝缘层220的上表面上，可以形成多个凹陷空间220R。所述多个栅极介电层216可以包括氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)层或者介电常数高于氧化硅层的介电常数的高k介电层。例如，所述多个栅极介电层216可以包括HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。所述多条字线218可以由Ti、TiN、钽(Ta)、TaN、钨(W)、WN、TiSiN、WSiN或以上金属的组合形成。所述多个埋置绝缘层220可以包括氧化硅层、氮化硅层、氮氧化硅层或以上层的组合。
在单元阵列区MCA中，缓冲层222可以形成在衬底210上。缓冲层222可以包括第一绝缘层222A和第二绝缘层222B。第一绝缘层222A和第二绝缘层222B中的每一个可以包括氧化物层、氮化物层或以上层的组合。在衬底210上的多个直接接触孔DCH中，可以形成所述多个直接接触件DC。所述多个直接接触件DC可以连接到所述多个有源区AC。所述多个直接接触件DC可以由Si、Ge、W、WN、钴(Co)、镍(Ni)、铝(Al)、钼(Mo)、钌(Ru)、Ti、TiN、Ta、TaN、铜(Cu)或以上金属的组合形成。
在衬底210和所述多个直接接触件DC上，所述多条位线BL可以在第二水平方向(Y方向)上纵长地延伸。所述多条位线BL可以通过所述多个直接接触件DC分别连接到所述多个有源区AC。所述多条位线BL中的每一条可以包括顺序地堆叠在衬底210上的下导电图案230B、中间导电图案232B和上导电图案234B。在一些示例中，所述多条位线BL中的每一条可以包括顺序地堆叠在衬底210上的直接接触件DC、中间导电图案232B和上导电图案234B。下导电图案230B可以由掺杂的多晶硅形成。在一些示例中，下导电图案230B可以由与直接接触件DC相同的材料形成。中间导电图案232B和上导电图案234B中的每一个可以由TiN、TiSiN、W、硅化钨或以上金属的组合形成。在示例性实施例中，中间导电图案232B可以由TiN、TiSiN或以上金属的组合形成，上导电图案234B可以由W形成。所述多条位线BL可以分别被多条绝缘覆盖线CL覆盖。所述多条绝缘覆盖线CL中的每一条可以包括下绝缘覆盖图案236A、绝缘薄膜图案244A和上绝缘覆盖图案250A。下绝缘覆盖图案236A、绝缘薄膜图案244A和上绝缘覆盖图案250A中的每一个可以包括氮化硅层。
所述多条位线BL和所述多条绝缘覆盖线CL的侧壁可以被多个绝缘间隔件252覆盖。所述多个绝缘间隔件252可以纵长地延伸以在Y方向上与所述多条位线BL平行。所述多个绝缘间隔件252中的每一个可以包括氧化物层、氮化物层、空气间隔件或以上材料的组合。在当前的说明书中，术语“空气”可以表示空气或包括可以处于制造工艺中的其它气体的空间。
在所述多条位线BL之中，多个导电插塞256和多个绝缘挡板254可以在Y方向上并排布置。所述多个导电插塞256可以在竖直方向(Z方向)上从形成在衬底210中的凹陷空间RS纵长地延伸。所述多个绝缘挡板254可以填充形成在埋置绝缘层220的上表面上的所述多个凹陷空间220R，并且可以在所述多个导电插塞256之中逐一布置。在Y方向上，所述多个导电插塞256中的每一个的两个侧壁可以被所述多个绝缘挡板254覆盖。在Y方向上并排布置的所述多个导电插塞256可以通过所述多个绝缘挡板254彼此绝缘。所述多个绝缘挡板254中的每一个可以包括氮化硅层。所述多个导电插塞256可以形成图7中所示的所述多个埋置接触件BC。
在所述多个导电插塞256上，可以顺序地形成多个金属硅化物层258和导电层260。导电层260可以包括导电势垒层262和主导电层264。所述多个导电着陆焊盘LP中的每一个可以包括导电层260。所述多个金属硅化物层258和所述多个导电着陆焊盘LP可以与所述多个导电插塞256竖直地叠置。所述多个金属硅化物层258中的每一个可以由硅化钴、硅化镍或硅化锰形成。所述多个导电着陆焊盘LP可以分别通过所述多个金属硅化物层258连接到所述多个导电插塞256。所述多个导电着陆焊盘LP可以覆盖上绝缘覆盖图案250A的上表面的至少一部分，以与所述多条位线BL的一些部分竖直地叠置。导电势垒层262可以由Ti、TiN或以上金属的组合形成。主导电层264可以由金属、金属氮化物、导电多晶硅或以上材料的组合形成。例如，主导电层264可以包括W。在平面图中，所述多个导电着陆焊盘LP可以是所述多个岛图案PA的形式。所述多个导电着陆焊盘LP可以通过填充所述多个导电着陆焊盘LP周围的绝缘空间270S的所述多个绝缘层270彼此电绝缘。所述多个绝缘层270中的每一个可以包括氮化硅层、氧化硅层或以上层的组合。
图9A至图9E是示出了根据本发明构思的示例实施例的按次序制造集成电路装置的方法的截面图。在图9A至图9E中，按次序示出了包括在芯片区CR中的单元阵列区MCA的一些部件和划道区SLR中的一些部件。
参照图9A，在单元阵列区MCA中，在衬底210上，可以形成第一下结构BS1，所述第一下结构BS1包括所述多条位线BL、插设于所述多条位线BL之间的所述多个导电插塞256、形成在所述多条位线BL上的所述多条绝缘覆盖线CL和覆盖所述多个导电插塞256的上表面的所述多个金属硅化物层258，并且在划道区SLR中，在衬底210上可以形成其中形成有沟槽227的第二下结构BS2。第二下结构BS2可以包括绝缘层。
然后，形成覆盖单元阵列区MCA中的第一下结构BS1和划道区SLR中的第二下结构BS2的导电层260。
图10A至图10J是示出了按次序形成图9A的第一下结构BS1和覆盖单元阵列区MCA中的第一下结构BS1的导电层260的工艺的截面图。
参照图10A，在单元阵列区MCA中，在衬底210中，形成所述多个器件隔离沟槽T1和所述多个器件隔离层212，使得所述多个有源区AC限定在衬底210中。然后，在衬底210中，可以形成图8B中所示的所述多个字线沟槽T2。在清洗其中形成有所述多个字线沟槽T2的所得材料之后，在所述多个字线沟槽T2中，可以顺序地形成所述多个栅极介电层216、所述多条字线218和所述多个埋置绝缘层220。在所述多个有源区AC中，通过将杂质离子注入所述多条字线218中的每一条的两侧中，在所述多个有源区AC上，可以形成多个源/漏区。在示例性实施例中，可以在形成所述多条字线218之前形成所述多个源/漏区。然后，在衬底210上，形成缓冲层222。
参照图10B，在单元阵列区MCA中，在缓冲层222上形成下导电层230。
参照图10C，在下导电层230上形成掩模图案M21之后，在单元阵列区MCA中，通过蚀刻通过掩模图案M21的开口M21O暴露的下导电层230以及作为蚀刻下导电层230的结果被暴露出来的衬底210的一部分和器件隔离层212的一部分，形成暴露衬底210的所述多个有源区AC的所述多个直接接触孔DCH。掩模图案M21可以包括氧化物层、氮化物层或以上层的组合。
参照图10D，从图10C的所得材料去除掩模图案M21，并且在所述多个直接接触孔DCH中形成所述多个直接接触件DC。在形成所述多个直接接触件DC的示例性工艺中，在所述多个直接接触孔DCH中和下导电层230上，可以形成具有足以填充所述多个直接接触孔DCH的厚度的导电层，并且可以回蚀导电层，使得导电层仅留在所述多个直接接触孔DCH中。导电层可以由Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或以上金属的组合形成。
参照图10E，在单元阵列区MCA中，在下导电层230和所述多个直接接触件DC上，形成中间导电层232和上导电层234，并且在上导电层234上，顺序地形成下绝缘覆盖层236、绝缘薄膜244和上绝缘覆盖层250。
中间导电层232和上导电层234中的每一个可以由TiN、TiSiN、W、硅化钨或以上金属的组合形成。下绝缘覆盖层236、绝缘薄膜244和上绝缘覆盖层250中的每一个可以包括氮化硅层。
参照图10F，在图10E的所得材料中，通过经由光刻工艺使单元阵列区MCA中的上绝缘覆盖层250、绝缘薄膜244和下绝缘覆盖层236图案化，形成包括顺序地堆叠在上导电层234上的下绝缘覆盖图案236A、绝缘薄膜图案244A和上绝缘覆盖图案250A的所述多条绝缘覆盖线CL。
参照图10G，在图10F的所得材料中，通过使用下绝缘覆盖图案236A、绝缘薄膜图案244A和上绝缘覆盖图案250A作为蚀刻掩模来蚀刻上导电层234、中间导电层232和下导电层230，形成所述多条位线BL以及形成所述多个绝缘间隔件252，所述多条位线BL由下导电图案230B、中间导电图案232B和上导电图案234B形成。所述多个绝缘间隔件252可以填充所述多个直接接触件DC周围的所述多个直接接触孔DCH。在形成所述多个绝缘间隔件252之后，可以在所述多条位线BL之间留下线空间LS。通过在形成多条位线BL和多个绝缘间隔件252的同时伴随的蚀刻工艺，可以减小上绝缘覆盖图案250A的高度。
参照图10H，在单元阵列区MCA中，通过在所述多条位线BL中的每一条之间形成所述多个绝缘挡板254(参见图8B)，将一个线空间LS划分为多个接触空间CS1。所述多个绝缘挡板254(参见图8B)可以分别与所述多条字线218竖直叠置。由于所述多个绝缘挡板254，一个线空间LS可以被划分为所述多个接触空间CS1。在形成所述多个绝缘挡板254的同时伴随的蚀刻气氛下，上绝缘覆盖图案250A和绝缘间隔件252被暴露，使得上绝缘覆盖图案250A和绝缘间隔件252的高度可以减小。然后，通过去除这些结构的通过所述多个接触空间CS1暴露的一些部分，在所述多条位线BL之间形成暴露所述多个有源区AC的多个凹陷空间RS。
参照图10I，在单元阵列区MCA中，形成多个导电插塞256，所述多个导电插塞256填充所述多条位线BL之间的所述多个凹陷空间RS和所述多条位线BL之间的所述多个接触空间CS1的一部分。然后，在通过所述多个接触空间CS1暴露的所述多个导电插塞256上，形成所述多个金属硅化物层258。
参照图10J，在图10I的所得材料上，形成覆盖被暴露的表面的导电层260。
再次参照图9A，在单元阵列区MCA和划道区SLR中，可以同时形成导电层260。
导电层260可以包括导电势垒层262和主导电层264。导电势垒层262可以由Ti、TiN或以上金属的组合形成。主导电层264可以由金属、金属氮化物、导电多晶硅或以上材料的组合形成。例如，主导电层264可以包括钨层。
在划道区SLR中，在导电层260中，如用图9A中的虚线所标记的，可以设置台阶差部分260ST。第二下结构BS2的沟槽227和形成在其上的导电层260的台阶差部分260ST可以形成对准标记AK2。
在单元阵列区MCA中，导电层260可以包括导电层上部分260H1，其覆盖所述多条绝缘覆盖线CL以在竖直方向(Z方向)上与所述多条位线BL叠置。在划道区SLR中，形成对准标记AK2的导电层260可以包括：高水平部分260H2，其覆盖第二下结构BS2的上表面；以及低水平部分260L，其覆盖形成在第二下结构BS2中的沟槽227的底表面。低水平部分260L可以在水平方向上沿着X-Y平面在与单元阵列区MCA中的位线BL的上导电图案234B的水平几乎相同的水平处延伸。高水平部分260H2可以在覆盖第二下结构BS2的上表面的同时在水平方向上在高于位线BL的上导电图案234B的水平的水平处延伸。导电层260的台阶差部分260ST可以包括在竖直方向(Z方向)上在高水平部分260H2与低水平部分260L之间延伸的部分。在导电层260中，划道区SLR中的高水平部分260H2和单元阵列区MCA中的导电层上部分260H1可以在水平方向上在几乎同一水平处延伸。这里，术语“水平”表示相对于衬底210的上表面在竖直方向上的高度。位线BL的上导电图案234B和导电层260中的每一个可以包括由相同材料形成的金属层(例如，钨层)。
在形成导电层260之后，导电层260可以仅填充沟槽227的形成在划道区SLR中的第二下结构BS2中的那部分。因此，在形成导电层260之后，在留在导电层260上的沟槽227中，台阶差部分260ST可以被暴露。
参照图9B，通过与参照图3B至图3E描述的方法相似的方法，在单元阵列区MCA和划道区SLR中，在导电层260上，顺序地形成第一硬掩模层142、第二硬掩模层144、保护层146、抗蚀剂下层152和光致抗蚀剂层154。
第一硬掩模层142可以在单元阵列区MCA中具有基本上恒定的厚度，其厚度随位置不同几乎无变化，并且第一硬掩模层142的厚度根据划道区SLR中的位置不同可以不保持恒定。具体地，在导电层260的台阶差部分260ST及其边缘上，第一硬掩模层142的台阶覆盖率劣化，使得在台阶差部分260ST周围，第一硬掩模层142的一部分的厚度可以比第一硬掩模层142的其它部分的厚度小得多。
第二硬掩模层144可以在单元阵列区MCA中具有基本上恒定的厚度，其厚度随位置不同几乎无变化，并且第二硬掩模层144的厚度根据划道区SLR中的位置不同可以不保持恒定。具体地，在导电层260的台阶差部分260ST及其边缘上，覆盖第一硬掩模层142的第二硬掩模层144的台阶覆盖率劣化，使得在台阶差部分260ST周围，第二硬掩模层144的一部分的厚度可以比第二硬掩模层144的其它部分的厚度小得多。
保护层146可以在单元阵列区MCA和划道区SLR中具有均匀的厚度。在保护层146中，在导电层260的台阶差部分260ST周围，覆盖第二硬掩模层144的那部分的厚度不比保护层146的其它部分的厚度更小。例如，保护层146可以保持至少一定量的厚度，以在覆盖硬掩模结构140的同时保护硬掩模结构140，使得硬掩模结构140在单元阵列区MCA和划道区SLR中不暴露于外部。抗蚀剂下层152和光致抗蚀剂层154的示例性配置与参照图3E描述的相同。
参照图9C，通过与参照图3F描述的方法相同的方法，在单元阵列区MCA中，通过将光致抗蚀剂层154曝光和显影，由光致抗蚀剂层154形成光致抗蚀剂图案154Q。在划道区SLR中，光致抗蚀剂层154可以不被曝光和显影。
光致抗蚀剂图案154Q的平面形状可以与图8A中所示的所述多个导电着陆焊盘LP的平面形状对应。光致抗蚀剂图案154Q可以由彼此间隔开并在X方向上规则地布置的多个岛图案PA形成。
在示例实施例中，通过检查光致抗蚀剂图案154Q，可以检查光致抗蚀剂图案154Q的取向状态和缺陷。作为检查光致抗蚀剂图案154Q的结果，当确定光致抗蚀剂图案154Q有缺陷时，在后续蚀刻工艺中，难以使用光致抗蚀剂图案154Q作为蚀刻掩模，并且有必要执行返工工艺，以去除光致抗蚀剂图案154Q并形成新的光致抗蚀剂图案。例如，作为检查光致抗蚀剂图案154Q的结果，当发生其中光致抗蚀剂图案154Q扭转的扭动现象、其中光致抗蚀剂图案154Q的表面粗糙的辉纹现象、其中光致抗蚀剂图案154Q掉落的现象或光致抗蚀剂图案154Q的取向状态偏离超出公差的现象时，可以确定光致抗蚀剂图案154Q有缺陷。
对于返工工艺，芯片区CR中的光致抗蚀剂图案154Q和划道区SLR中的光致抗蚀剂层154可以暴露于返工气氛160(参见图4A)。
参照图9D，在图9C的所得材料中，通过与参照图3G描述的方法相同的方法，使用单元阵列区MCA中的光致抗蚀剂图案154Q和划道区SLR中的光致抗蚀剂层154作为蚀刻掩模，通过顺序地且各向异性地蚀刻抗蚀剂下层152、保护层146和硬掩模结构140，并且各向异性地蚀刻单元阵列区MCA中的导电层260，在单元阵列区MCA中形成所述多个导电着陆焊盘LP。
然后，通过与参照图3H描述的方法相似的方法，通过去除留在所述多个导电着陆焊盘LP上的不必要的材料，所述多个导电着陆焊盘LP的上表面被暴露，在划道区SLR中，形成对准标记AK2的导电层260的上表面可以再次被暴露。
如图7中所示，在平面图中，所述多个导电着陆焊盘LP可以是所述多个岛图案PA的形式。所述多个导电着陆焊盘LP可以在所述多条绝缘覆盖线CL上与所述多条位线BL的一些部分竖直叠置。在单元阵列区MCA中执行用于形成所述多个导电着陆焊盘LP的蚀刻工艺的同时，在单元阵列区MCA中，可以在所述多个导电着陆焊盘LP周围形成暴露所述多个绝缘间隔件252的绝缘空间270S。
参照图9E，在图9D的所得材料中，形成填充单元阵列区MCA中的绝缘空间270S和留在划道区SLR中的导电层260上的沟槽227的绝缘层270。
在示例性实施例中，在单元阵列区MCA中用绝缘层270填充绝缘空间270S之前，通过经由绝缘空间270S使所述多个绝缘间隔件252的一些部分变形，可以在所述多个绝缘间隔件252中形成空气间隔件。在形成绝缘层270之后，在单元阵列区MCA中，可以在所述多个导电着陆焊盘LP中的对应的一个上形成电容器的下电极。在一些示例中，集成电路装置200可以包括多个电容器结构(未示出)，通过在单元阵列区MCA中的所述多个着陆焊盘LP上顺序地形成多个下电极、电容器介电膜和上电极来形成所述多个电容器结构。所述多个下电极可以分别电连接到所述多个着陆焊盘LP。电容器介电膜可以共形地覆盖所述多个下电极。上电极可以覆盖电容器介电膜。上电极可以面对所述多个下电极，并且电容器介电膜位于上电极与所述多个下电极之间。电容器介电膜和上电极可以一体地形成，以覆盖单元阵列区MCA中的所述多个下电极。
通过参照图9A至图9E描述的制造集成电路装置200的示例性方法，为了使布置在单元阵列区MCA中并且具有大的图案密度的所述多个导电着陆焊盘LP与布置在划道区SLR中的对准标记AK2同时形成，当执行光刻工艺时，在硬掩模结构140上形成用于保护硬掩模结构140的保护层146，并且在保护层146上形成光致抗蚀剂层154。因此，在形成光致抗蚀剂层154之后，在用于再次去除光致抗蚀剂层154的返工工艺中，尽管硬掩模结构140的部分区包括由于划道区SLR中的导电层260的台阶差部分260ST周围的硬掩模结构140的劣化覆盖率而易受返工气氛影响的部分，但是由于硬掩模结构140可以被保护层146覆盖和保护，因此在执行与参照图4A至图4C描述的返工工艺相似的返工工艺的同时，在划道区SLR中，可以防止导电层260和硬掩模结构140受到损坏或变形。因此，当在后续工艺中执行用于在保护层146上形成新的光致抗蚀剂图案的光刻工艺时，可以通过使用划道区SLR中的对准标记AK2顺利地执行精确控制。另外，尽管多次执行上述返工工艺，但是有保护层146保护硬掩模结构140。因此，当多次执行返工工艺时，可以防止导电层260和硬掩模结构140受到损坏和变形。因此，在单元阵列区MCA中，通过精确地检查和校正光致抗蚀剂图案154P的取向状态和缺陷，可以形成各自具有期望的形状、尺寸和取向状态的所述多个导电着陆焊盘LP。
另外，当在单元阵列区MCA中形成具有大的图案密度的所述多个导电着陆焊盘LP时，可以使用凸起的图案。为此，通过使用包括多层结构的硬掩模结构140和用于保护硬掩模结构140的保护层146的掩模结构，通过仅执行一次曝光工艺，在单元阵列区MCA中，可以形成具有大的图案密度的所述多个导电着陆焊盘LP。例如，当使用双图案化工艺以形成所述多个导电着陆焊盘LP时，由于由双图案化工艺导致的问题，所述多个导电着陆焊盘LP的平面形状可以是不均匀的。然而，根据本发明构思的以上公开的实施例，与使用双图案化工艺的方法不同，可以获得具有均匀的平面形状的所述多个导电着陆焊盘LP。因此，可以防止在所述多个导电着陆焊盘LP中发生不期望的分布劣化或工艺缺陷，以提高设计的自由度，并且使工艺裕度最大化。
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在此做出形式和细节上的各种变化。

Claims (20)

1.一种制造集成电路装置的方法，所述方法包括步骤：
在衬底上在用于形成多个芯片的第一区和围绕所述第一区的第二区中形成特征层，所述特征层在所述第一区中具有平坦上表面，并且在所述第二区中具有台阶差部分；
在所述第一区和所述第二区中的特征层上形成包括多个硬掩模层的硬掩模结构；
形成覆盖所述硬掩模结构的保护层，使得所述硬掩模结构在所述第一区和所述第二区中不被暴露；
在所述第一区和所述第二区中的保护层上形成光致抗蚀剂层；
通过利用所述第二区中的台阶差部分作为对准标记将所述第一区中的光致抗蚀剂层曝光和显影，来形成光致抗蚀剂图案；以及
通过使用所述第一区中的光致抗蚀剂图案作为蚀刻掩模来蚀刻所述保护层和所述硬掩模结构。
2.根据权利要求1所述的方法，其中，在形成所述硬掩模结构的步骤中，所述多个硬掩模层中的每一个包括第一部分，所述第一部分在所述台阶差部分和所述台阶差部分的边缘上具有不均匀的厚度，并且
其中，在形成所述保护层的步骤中，所述保护层覆盖所述硬掩模结构，使得所述第一部分不暴露于外部。
3.根据权利要求1所述的方法，其中，所述多个硬掩模层包括顺序地堆叠在所述特征层上的非晶碳层和非晶硅层，并且
其中，形成所述保护层的步骤包括：形成含硅层，所述含硅层接触所述非晶硅层的上表面，并且包括氧原子、氮原子或它们的组合。
4.根据权利要求1所述的方法，其中，形成所述光致抗蚀剂图案的步骤包括：通过使用极紫外线将所述光致抗蚀剂层曝光。
5.根据权利要求1所述的方法，其中，所述光致抗蚀剂图案包括多个岛图案，所述多个岛图案彼此间隔开并在第一方向或与所述第一方向垂直的第二方向上规则地布置。
6.根据权利要求1所述的方法，还包括步骤：
在蚀刻所述保护层和所述硬掩模结构之后，通过使用蚀刻所述硬掩模结构而获得的硬掩模结构图案作为蚀刻掩模蚀刻所述第一区上的特征层，来形成包括彼此间隔开并且在第一方向上规则地布置的多个岛图案的特征图案。
7.根据权利要求1所述的方法，其中，通过化学气相沉积工艺来执行形成所述硬掩模结构的步骤，并且
其中，通过原子层沉积工艺来执行形成所述保护层的步骤。
8.根据权利要求1所述的方法，还包括步骤：
在形成所述光致抗蚀剂图案之后且在蚀刻所述硬掩模结构之前，检查所述光致抗蚀剂图案；以及
当在检查所述光致抗蚀剂图案的步骤中确定所述光致抗蚀剂图案有缺陷时，执行返工工艺，
其中，执行所述返工工艺包括步骤：
通过去除所述第一区和所述第二区中的所述光致抗蚀剂图案来暴露所述保护层；
在所述第一区和所述第二区中的保护层上形成新光致抗蚀剂层；以及
通过使用所述第二区中的台阶差部分作为对准标记将所述第一区中的所述新光致抗蚀剂层曝光和显影，来形成新光致抗蚀剂图案。
9.根据权利要求8所述的方法，其中，暴露所述保护层的步骤包括：
在所述保护层覆盖所述硬掩模结构的状态下，在含氧气氛下通过灰化工艺来去除所述光致抗蚀剂图案。
10.根据权利要求1所述的方法，还包括步骤：
在形成所述光致抗蚀剂图案之后且在蚀刻所述保护层和所述硬掩模结构之前，检查所述光致抗蚀剂图案；以及
当在检查所述光致抗蚀剂图案的步骤中确定所述光致抗蚀剂图案有缺陷时，在所述保护层覆盖所述硬掩模结构的状态下在含氧气氛下去除所述光致抗蚀剂图案，并且再次执行形成所述光致抗蚀剂层的步骤和形成所述光致抗蚀剂图案的步骤。
11.一种制造集成电路装置的方法，所述方法包括步骤：
在衬底上，形成覆盖单元阵列区中的衬底的第一下结构和覆盖划道区中的衬底的第二下结构；
形成覆盖所述第一下结构和所述第二下结构并且在所述划道区中具有台阶差部分的导电层；
在所述单元阵列区和所述划道区中的导电层上形成硬掩模结构，所述硬掩模结构包括多个硬掩模层；
形成覆盖所述硬掩模结构的保护层，使得所述硬掩模结构在所述单元阵列区和所述划道区中不被暴露；
在所述单元阵列区和所述划道区中的保护层上形成光致抗蚀剂层；
通过利用所述划道区中的台阶差部分作为对准标记将所述单元阵列区中的光致抗蚀剂层曝光和显影，来形成光致抗蚀剂图案；以及
通过使用所述单元阵列区中的光致抗蚀剂图案作为蚀刻掩模来蚀刻所述保护层和所述硬掩模结构。
12.根据权利要求11所述的方法，还包括步骤：
在蚀刻所述保护层和所述硬掩模结构之后，通过使用蚀刻所述硬掩模结构而获得的硬掩模结构图案作为蚀刻掩模蚀刻所述单元阵列区中的导电层，来形成包括多个岛图案的多个着陆焊盘，所述多个岛图案彼此间隔开并且在第一方向上规则地布置。
13.根据权利要求11所述的方法，其中，形成所述光致抗蚀剂图案的步骤包括：通过使用极紫外线将所述光致抗蚀剂层曝光。
14.根据权利要求11所述的方法，其中，所述导电层包括钨层，
其中，所述多个硬掩模层中的每一个包括非晶碳层和非晶硅层，所述非晶碳层的下表面接触所述钨层的上表面，所述非晶硅层的下表面接触所述非晶碳层的上表面，并且
其中，所述保护层包括含硅层，所述含硅层的下表面接触所述非晶硅层的上表面，并且所述含硅层包括氧原子、氮原子或它们的组合。
15.根据权利要求11所述的方法，其中，通过化学气相沉积工艺来执行形成所述硬掩模结构的步骤，
其中，通过原子层沉积工艺来执行形成所述保护层的步骤，并且
其中，所述保护层包括氧化硅层、氮化硅层、氮氧化硅层或以上层的组合。
16.根据权利要求11所述的方法，其中，形成所述硬掩模结构的步骤包括：通过使用化学气相沉积工艺来形成由非晶碳层形成的第一硬掩模层，以及通过使用化学气相沉积工艺来形成包括覆盖所述非晶碳层的非晶硅层的第二硬掩模层，
其中，形成所述保护层的步骤包括：通过使用原子层沉积工艺在所述第二硬掩模层上形成包括氧原子、氮原子或它们的组合的含硅层，并且
其中，所述保护层的厚度小于所述第二硬掩模层的厚度。
17.根据权利要求11所述的方法，其中，所述第一下结构包括位线，所述位线包括设置在所述衬底上的第一水平处的钨层，并且
其中，在所述划道区中，所述导电层包括高水平部分和低水平部分，所述高水平部分在高于所述第一水平的第二水平处覆盖所述第二下结构的上表面，所述低水平部分在所述第一水平处在水平方向上延伸，并且所述台阶差部分包括在所述高水平部分与所述低水平部分之间在竖直方向上延伸的部分。
18.根据权利要求11所述的方法，还包括步骤：
在形成所述光致抗蚀剂图案之后且在蚀刻所述保护层和所述硬掩模结构之前，检查所述光致抗蚀剂图案；以及
在检查所述光致抗蚀剂图案的步骤中，当确定所述光致抗蚀剂图案有缺陷时，在所述保护层覆盖所述硬掩模结构的状态下在含氧气氛下去除所述光致抗蚀剂图案，并且再次执行形成所述光致抗蚀剂层的步骤。
19.一种制造集成电路装置的方法，所述方法包括步骤：
形成第一下结构和第二下结构，所述第一下结构包括多条位线，所述多条位线各自包括单元阵列区中的衬底上的金属层，所述第二下结构包括在划道区中的衬底上的第二下结构的上表面中的沟槽；
形成覆盖所述第一下结构和所述第二下结构并且在所述划道区中的沟槽周围具有台阶差部分的导电层；
在所述单元阵列区和所述划道区中的导电层上形成包括非晶硅层的硬掩模结构；
形成覆盖所述硬掩模结构的保护层，使得所述非晶硅层在所述单元阵列区和所述划道区中不被暴露；
在所述单元阵列区中的保护层上形成光致抗蚀剂层；
通过使用所述划道区中的台阶差部分作为对准标记将所述单元阵列区中的光致抗蚀剂层曝光和显影，来形成光致抗蚀剂图案；
检查所述光致抗蚀剂图案；
当在检查所述光致抗蚀剂图案的步骤中确定所述光致抗蚀剂图案有缺陷时，在所述保护层覆盖所述硬掩模结构的状态下在含氧气氛下去除所述光致抗蚀剂图案，并且再次执行形成所述光致抗蚀剂层的步骤和形成所述光致抗蚀剂图案的步骤；以及
通过将所述光致抗蚀剂图案的形状转录到所述单元阵列区中的导电层上，由所述导电层形成包括多个岛图案的多个着陆焊盘，所述多个岛图案彼此间隔开并且规则地布置。
20.根据权利要求19所述的方法，其中，形成所述光致抗蚀剂图案的步骤包括：通过使用极紫外线将所述光致抗蚀剂层曝光，并且
其中，形成所述保护层的步骤包括：通过使用原子层沉积工艺来形成氧化硅层、氮化硅层或氮氧化硅层。
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