JP3953033B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関するものであり、特にエピタキシャル成長によってベース層を形成するバイポーラトランジスタの構造および製造方法に関するものである。

シリコン（Ｓｉ）バイポーラトランジスタは、微細加工技術・セルフアライン技術の進展により高速化が図られているが、より一層の高性能化を目指して、ベース層をエピタキシャル成長で形成するエピベース構造が注目されている。特に近年、エピタキシャル成長により形成したシリコン・ゲルマニウム（ＳｉＧｅ）混晶半導体をベース層として用いるＳｉＧｅヘテロ接合バイポーラトランジスタ（ＳｉＧｅ−ＨＢＴ）の研究開発が盛んに行われている。その中でも特に、シリコン基板上にＳｉエピタキシャル層あるいはＳｉＧｅエピタキシャル層を成長するだけでなく、同時に酸化膜および窒化膜等の絶縁膜上にもＳｉやＳｉＧｅの多結晶膜を成長させる非選択エピタキシャル成長技術（以下、非選択エピ成長と称す）が、トランジスタの高性能化を実現する技術として有望視されている。例えば、特許文献１や特許文献２に非選択ＳｉＧｅエピタキシャル成長を用いたＳｉＧｅ−ＨＢＴの構造および製造方法が示されている。

図３と図４は、それぞれ非選択エピ成長を用いたバイポーラトランジスタの代表的な断面構造および製造方法を工程順に示したものである。以下、図４を用いて、非選択エピ成長によるバイポーラトランジスタの製造方法を説明する。

まず、図４（ａ）に示すように、Ｐ型シリコン基板１１１（図示せず）上にＮ⁺型不純物層１１２（図示せず）を介してＮ^-型シリコンのエピタキシャル層１０１を形成する。その後、トレンチ技術および酸化膜埋め込み技術を用いて素子間分離として作用する酸化膜１１４（図示せず）および酸化膜１０２を形成する。ここで、酸化膜１０２に囲まれたエピタキシャル層１０１がコレクタ開口部Ａになる。次に、酸化膜１０３をＣＶＤ法により堆積させた後、フォトリソグラフィー技術とウエットエッチング技術を用いて、酸化膜１０３を開口することにより、ベース開口部Ｂを形成する。

次に、図４（ｂ）に示すように、ＭＢＥ、ＵＨＶ−ＣＶＤあるいはＬＰ−ＣＶＤ技術によるエピ成長により、基板全面にボロン（Ｂ）を含むＳｉ層１０４ａおよび１０４ｂを形成する。この時、非選択エピ成長を用いることにより、シリコン層１０１上ではエピタキシャル層１０４ａが成長し、酸化膜１０３上ではポリシリコン膜（多結晶膜）１０４ｂが成長する。

次に、図４（ｃ）に示すように、全面に酸化膜１０５を成長させ、フォトリソグラフィー技術とエッチング技術によりエミッタ開口部Ｃを形成する。次に、エミッタ電極となるＮ型ポリシリコン膜１０６を堆積し、フォトリソグラフィーとエッチング技術により、エミッタポリシリコン電極１０６およびベースポリシリコン電極１０４ｂを加工する。その後、ＲＴＡなどの熱処理を行い、エミッタポリシリコン電極１０６からＮ型不純物を真性ベース層となるＳｉエピ膜１０４ａ中に拡散させて、エミッタ層１１５を形成する。

次に、図４（ｄ）に示すように、全面に酸化膜を堆積させた後、ドライエッチによりエミッタポリシリコン電極１０６およびベースポリシリコン電極１０４ｂの側壁にサイドウォール１０７を形成する。続いて、サリサイド技術により、エミッタポリシリコン電極１０６、ベースポリシリコン電極１０４ｂおよびコレクタウォール層１１３（図示せず）の表面にシリサイド層１０８を形成する。

次に、図４（ｅ）に示すように、層間絶縁膜１０９を堆積させた後、リソグラフィー技術とドライエッチング技術によりコンタクトホールを形成し、これを埋め込むように金属プラグ１１０を形成する。この後、金属配線１１６を形成することにより、図３に示すような、バイポーラトランジスタが形成される。

このようにして、非選択エピ成長を用いて製造されたエピベース構造のバイポーラトランジスタでは、以下のような特徴を有する。

第１に、ベース層として作用するエピタキシャル層１０４ａと同時に形成した酸化膜１０３上のポリシリコン膜１０４ｂをベース引き出し電極として使用することができるため、ベース層１０４ａとベース引き出し電極１０４ｂとの接触部でのコンタクト抵抗を低減することができ、ベース抵抗を低減することができる。

第２に、選択エピ成長では、成長条件の微妙な変動により選択成長くずれ（絶縁膜上にも多結晶膜が島状に形成される）が発生しやすく、プロセスマージンが少ない。一方、非選択エピ成長では、工程異常が発生しやすいが、絶縁膜上にも膜状の多結晶を形成するためエピ成長に起因する工程異常は発生しにくく、プロセスマージンが大きい。

第３に、ベース層にＳｉＧｅ混晶を用いるＳｉＧｅ−ＨＢＴの場合、多結晶ＳｉＧｅ膜は多結晶シリコン膜に比べて、一般に比抵抗が低く、高濃度にＢドープされた多結晶ＳｉＧｅ膜をバイポーラトランジスタのベース引き出し電極として使用することができるためベース抵抗のさらなる低減ができる。

これらの点から、バイポーラトランジスタの電気特性を向上させ、かつ生産を安定して行うことができる有望な技術である。
特開平５−１７５２２２号公報 特開平６−０６９４３４号公報

上述のように非選択エピ成長は、バイポーラトランジスタの特性向上の観点から有望な技術であるが、一方で以下のような課題を有する。

シリコン基板上での成長と異なり、酸化膜や窒化膜等の絶縁膜上では、ある粒径以上の成長核（臨界核）がある密度以上形成された後に膜成長が始まる。このため、絶縁膜上では成長開始までに時間的な遅れ（潜伏時間）が発生する。

一般に、同一プロセス条件の場合、多結晶膜の成長速度は、エピ層の成長速度と同程度か小さいため、潜伏時間が存在する分、エピ層の膜厚よりも厚い膜厚の多結晶膜を形成することは原理的に困難である。

一方、ベース幅に対応するエピ層の膜厚はデバイス設計から決定されるため、多結晶膜の膜厚を厚くするために変更することは困難である。また、一般にバイポーラトランジスタを高速化するための手法としてベース層の薄膜化が有効な手法として用いられるが、ベース層が薄くなればなるほど、非選択エピ成長だけでは十分な厚みを有するベース引き出し電極を形成することは困難となる。

また、絶縁膜の表面に形成された多結晶膜は、後工程でリソグラフィーやドライエッチによる加工を安定に行うために、表面モフォロジーが良好でなければならない。特に、表面モフォロジーが悪く、均一に膜が形成されていない場合、コンタクトホール形成時のドライエッチにより多結晶膜（ベース引き出し電極）の突き抜けが生じ、バイポーラトランジスタの特性不良を生じてしまう可能性がある。このため、非選択エピ成長で形成される多結晶膜は、均一で良好な表面モフォロジーを有することが要求される。

また、サリサイド技術を用いて形成されるバイポーラトランジスタの場合は、ドライエッチによるシリサイド層の突き抜けを防ぐため、エミッタポリシリコン電極１０６およびベースポリシリコン電極１０４ｂ表面に均一なシリサイド層を形成する必要があり、特に表面モフォロジーが良好なポリシリコン膜が要求される。このため、サリサイド技術を用いる場合、シリサイド層を突き抜けてしまうとベース抵抗が急増するという深刻な問題を生じる。

さらに、ＳｉＧｅ混晶半導体をベース層とするＳｉＧｅ−ＨＢＴでは、Ｇｅ組成比を大きくすることがバイポーラトランジスタの高性能化に有効であるが、エピ成長の観点からは、Ｇｅ組成比が大きくなるに従って非選択成長しにくく（潜伏時間が長く）なる傾向がある。また、Ｇｅ組成比の増加に伴い、表面モフォロジーも悪化することが知られている。このため、特にＳｉＧｅ−ＨＢＴでは、トランジスタの高性能化と十分な膜厚および良好なモフォロジーを有する多結晶膜形成との両立が困難となる。

以上のことより、非選択エピ成長によりベース引き出し電極を形成するバイポーラトランジスタでは、絶縁膜上に十分な膜厚と良好なモフォロジーを有し、ベース引き出し電極として作用させることができる多結晶膜を容易に形成する手法が必要とされる。

なお、Ｇｅ含有率と選択性の関係については、例えば非特許文献１に記載されている。
Ｋ．Ａｋｅｔａｇａｗａ他によるＪｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３１（１９９２）ｐｐ.１４３２−１４３５，″Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ ｏｆ Ｓｉ ａｎｄ Ｓｉ１−ｘＧｅｘ Ｆｉｌｍｓ ｂｙ Ｕｌｔｒａｈｉｇｈ−Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｕｓｉｎｇ Ｓｉ2Ｈ6 ａｎｄ ＧｅＨ4″

上記の課題を解決するために、本発明に係る半導体装置は、バイポーラトランジスタとＭＯＳトランジスタとを有する半導体装置において、第１導電型の半導体基板上の第２導電型の半導体層に形成された素子分離層と、半導体層上のＭＯＳトランジスタの形成領域に形成された第１導電型の第１多結晶半導体膜からなるゲート電極と、半導体層上のバイポーラトランジスタの形成領域に形成されたベース開口部を有する第１多結晶半導体膜からなる下地層と、ベース開口部を含む所定領域に開口部を有する第１絶縁膜と第１導電型の第２多結晶半導体膜とからなる積層膜と、ベース開口部の半導体層上に成長された第１導電型のエピタキシャル層と、エピタキシャル層と同時に非選択エピタキシャル成長され、開口部の第１多結晶半導体膜の上および側面に形成された第１導電型の第３多結晶半導体層と、開口部の第３多結晶半導体層およびエピタキシャル層の上に形成され、エミッタ開口部を有する第２絶縁膜と、エミッタ開口部を覆い、第２絶縁膜上に形成された第２導電型の第４多結晶半導体膜とを備え、エピタキシャル層と第３多結晶半導体層とが接続しており、バイポーラトランジスタの形成領域の素子分離層に囲まれた半導体層がコレクタ開口部であり、ベース開口部がコレクタ開口部とオンラインあるいは内側に形成されていることを特徴とする。

上記の構成によると、ベース層となるエピタキシャル層とベース引き出し電極となる第３多結晶半導体膜とが同時に形成されるため、ベース層とベース引き出し電極との接触部でのコンタクト抵抗がなくなり、ベース抵抗を低減することができる。さらに、非選択エピ成長により形成された第３多結晶半導体膜だけでなく、ＭＯＳトランジスタのゲート電極と同時に形成された第１多結晶半導体膜もベース引き出し電極として作用させることができるため、ベース引き出し電極の膜厚を十分確保することができる。

上記の半導体装置において、第１多結晶半導体膜と第３多結晶半導体層とがベース引き出し電極を形成し、第４多結晶半導体膜がエミッタ電極を形成することが好ましい。

上記の半導体装置において、エピタキシャル層がシリコン・ゲルマニウムあるいはシリコン・ゲルマニウム・カーボンからなる混晶半導体であることが好ましい。

また、本発明に係る半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを有する半導体装置の製造方法において、第１導電型の半導体基板上の第２導電型の半導体層に素子分離層を形成する工程（ａ）と、素子分離層上を含む半導体層上の全面にゲート絶縁膜と第１導電型の第１多結晶半導体膜とを順次形成する工程（ｂ）と、第１多結晶半導体膜を選択的にエッチングし、ＭＯＳトランジスタの形成領域にゲート電極と、バイポーラトランジスタの形成領域にベース開口部を有する下地層とを形成する工程（ｃ）と、工程（ｃ）の後、素子分離層上、ゲート電極上および下地層上を含む半導体層上の全面に第１絶縁膜と第１導電型の第２多結晶半導体膜とを順次形成する工程（ｄ）と、バイポーラトランジスタの形成領域の第２多結晶半導体膜と第１絶縁膜とを選択的に順次エッチングし、ベース開口部を含む所定領域に開口部を形成する工程（ｅ）と、非選択エピタキシャル成長によりベース開口部の半導体層上に第１導電型のエピタキシャル層と、開口部の下地層の上および側面に第１導電型の第３多結晶半導体層とを形成する工程（ｆ）と、工程（ｆ）の後、第３多結晶半導体層上およびエピタキシャル層上を含む構造の全面に第２絶縁膜を形成する工程（ｇ）と、第２絶縁膜を選択的にエッチングし、エピタキシャル層上にエミッタ開口部を形成する工程（ｈ）と、エミッタ開口部を覆い、第２絶縁膜上に第２導電型の第４多結晶半導体膜を形成する工程（ｉ）とを備え、バイポーラトランジスタの形成領域の素子分離層に囲まれた半導体層がコレクタ開口部であり、ベース開口部がコレクタ開口部とオンラインあるいは内側に形成されることを特徴とする。

上記の構成によると、上述した作用効果に加えて、非選択エピ成長において第１多結晶半導体膜上では潜伏時間が実質的に存在しないため、絶縁膜上よりも厚い第３多結晶半導体膜を形成することができる。さらに、下地層となる第１多結晶半導体膜は均一で表面モフォロジーが良いため、その上に非選択エピ成長により形成される第３多結晶半導体膜も均一でモフォロジー良く形成することができる。

上記の半導体装置の製造方法において、エピタキシャル層がシリコン・ゲルマニウムあるいはシリコン・ゲルマニウム・カーボンからなる混晶半導体であることが好ましい。

本発明の半導体装置およびその製造方法によると、エピベース構造を有するバイポーラトランジスタにおいて、非選択エピ成長により十分な膜厚と良好な表面モフォロジーを有する多結晶半導体膜からなるベース引き出し電極を形成することができる。このため、ベース抵抗が小さく、かつコンタクトホール形成のドライエッチ時の下地膜突き抜け不良に対して安定したバイポーラトランジスタを容易に製造することができる。

以下に本発明の一実施形態について図面を用いてさらに具体的に説明する。

本発明は、ベース層になるエピタキシャル層の成長領域（ベース開口部Ｂ）を規定するためにボロンなどのＰ型不純物がドープされたポリシリコン膜（多結晶半導体膜）１１ｂが、ＰＭＯＳトランジスタのゲート電極１１ａと同時にバイポーラトランジスタ形成前に形成されており、さらにポリシリコン膜１１ｂにより規定されたベース開口部Ｂ（エピタキシャル層の成長領域）が素子分離層の埋込酸化膜２により規定されたコレクタ開口部Ａとオンラインあるいはコレクタ開口部Ａの内側に形成されていることを特徴とする。

以下、図面を用いて本実施形態について説明する。図１〜図２は本実施形態におけるバイポーラ−ＣＭＳＯ型の半導体装置に搭載されるバイポーラトランジスタの製造方法を工程順に示したものであり、図２（ｃ）は、本実施形態において製造されたバイポーラトランジスタの断面構造（主要部）を示したものである。

まず、図１（ａ）に示すように、一主面にＮ^-型エピタキシャル層１が形成されたＰ^-型シリコン基板の表面にトレンチ技術と酸化膜埋め込み技術により素子分離層になる埋込酸化膜２を形成する。ここで、バイポーラトランジスタの形成領域で埋込酸化膜２に囲まれたエピタキシャル層１がコレクタ開口部Ａになる。次いで、ＭＯＳトランジスタの形成工程でゲート酸化膜（図示せず）を形成し、続いてポリシリコン膜１１をＣＶＤ法により堆積させた後、イオン注入技術によりボロン等のＰ型不純物をポリシリコン膜１１中にドーピングする。

次に、図１（ｂ）に示すように、フォトリソグラフィー技術とドライエッチ技術によりポリシリコン膜１１をエッチングし、ＭＯＳトランジスタの形成領域にＰＭＯＳトランジスタのゲート電極１１ａと、バイポーラトランジスタの形成領域にベース引き出し電極の一部となるベース開口部Ｂを有する下地層１１ｂとを形成する。ここで、ベース開口部Ｂはコレクタ開口部Ａとオンラインあるいはコレクタ開口部Ａの内側に形成されている。その後、周知の方法により、ＰＭＯＳトランジスタのＰ^-型ＬＤＤ層２１、サイドウォール２２およびＰ⁺型ソース・ドレイン拡散層２３を順次形成する。

次に、図１（ｃ）に示すように、ＣＶＤ法により酸化膜３と膜厚の薄いポリシリコン膜１２とを順次堆積させた後、フォトリソグラフィー技術とドライエッチ技術によりポリシリコン膜１２と酸化膜３とを順次エッチングして開口部Ｄを形成する。ここで、ベース開口部Ｂの下地層１１ｂの側壁に形成されたサイドウォール２２も除去される。なお、以降の工程ではＭＯＳトランジスタは省略し、バイポーラトランジスタの主要部についてのみ説明する。

次に、図２（ａ）に示すように、ＭＢＥ技術、ＵＨＶ−ＣＶＤ技術あるいはＬＰ−ＣＶＤ技術によりＳｉあるいはＳｉＧｅのエピタキシャル成長を行う。この時、非選択エピ成長となるようにエピタキシャル成長条件を設定することにより、ベース開口部Ｂ（シリコン面）ではエピタキシャル層４ａが成長し、それ以外の領域（ポリシリコン面）ではポリシリコン膜（多結晶半導体膜）４ｂが成長する。

次に、図２（ｂ）に示すように、ＣＶＤ法により全面に酸化膜５を堆積させた後、フォトリソグラフィー技術とエッチング技術によりエミッタ開口部Ｃを形成する。次いで、エミッタ電極となるＮ型ポリシリコン膜を堆積し、フォトリソグラフィー技術とエッチング技術によりエミッタポリシリコン電極６を形成する。次いで、フォトリソグラフィー技術とエッチング技術により酸化膜５とポリシリコン膜４ｂとポリシリコン膜１２とを順次エッチングして、ポリシリコン膜４ｂとポリシリコン膜１１ｂからなるベースポリシリコン電極４ｃを形成する。その後、ＲＴＡなどの熱処理を行い、エミッタポリシリコン電極６からＮ型不純物を真性ベース層となるエピタキシャル層４ａ中に拡散させて、エミッタ層１３を形成する。

次に、図２（ｃ）に示すように、全面に酸化膜を堆積させた後、ドライエッチによりエミッタポリシリコン電極６およびベースポリシリコン電極４ｃの側壁にサイドウォール７を形成する。ここで、ベースポリシリコン電極４ｃ上の酸化膜５も除去される。続いて、サリサイド技術により、エミッタポリシリコン電極６、ベースポリシリコン電極４ｃおよびコレクタウォール層（図示せず）の表面にシリサイド層８を形成する。次いで、層間絶縁膜９を堆積させた後、リソグラフィー技術とドライエッチング技術によりコンタクトホールを形成し、これを埋め込むように金属プラグ１０を形成する。この後、金属配線１４を形成することにより本実施形態のバイポーラトランジスタが形成される。

以上のように、本実施形態のバイポーラトランジスタでは、ベース層となるエピタキシャル層４ａとベース引き出し電極となるポリシリコン膜４ｂとが同時に形成されるため、ベース層４ａとベース引き出し電極のポリシリコン膜４ｂとの接触部でのコンタクト抵抗がなくなり、ベース抵抗を低減することができる。さらに、非選択エピ成長により形成されたポリシリコン膜４ｂだけでなく、ＰＭＯＳトランジスタのゲート電極と同時に形成された、ポリシリコン膜１１ｂもベース引き出し電極として作用させることができるため、ベース引き出し電極の膜厚を十分確保することができる。

また、絶縁膜上と異なり、非選択エピ成長においてポリシリコン膜１１ｂ上では潜伏時間が実質的に存在しないため、絶縁膜上よりも厚いポリシリコン膜４ｂを形成することができる。さらに、下地層となるポリシリコン膜１１ｂは通常ＬＰ−ＣＶＤ法により形成されるが、ＬＰ−ＣＶＤ法で形成されたポリシリコン膜は、一般に均一で表面モフォロジーは良いため、その上に非選択エピ成長により形成されるポリシリコン膜４ｂも均一でモフォロジー良く形成することができる。

特に、ＳｉＧｅ混晶半導体をベース層として用いるＳｉＧｅ−ＨＢＴでは、下地のポリシリコン膜１１ｂによる潜伏時間の短縮、乃ち非選択エピ成長により形成されるポリＳｉＧｅ膜の厚膜化および表面モフォロジーの改善効果は大きい。

また、下地のポリシリコン膜１１ｂはＰＭＯＳトランジスタのゲート形成工程でＰ型不純物をイオン注入されており、非選択エピ成長により堆積されたポリシリコン膜４ｂにＲＴＡ等の熱処理でＰ型不純物を拡散させることにより、従来外部ベース用にイオン注入していた工程を削減することができる。

また、ゲート電極と同時に形成されたベース引き出し電極の一部となる下地層１１ｂはエピタキシャル層４ａやポリシリコン膜４ｂに対して十分な厚みをもっているため、ベース抵抗を増大させることなく、真性ベースの膜厚を自由に設定することができ、デバイス設計の幅が広がり、薄いベース幅に対応したプロセスに適している。

以上のように本発明によると、エピベース構造を有するバイポーラトランジスタにおいて、非選択エピ成長により十分な膜厚と良好な表面モフォロジーを有する多結晶半導体膜からなるベース引き出し電極を形成することができる。このため、ベース抵抗が小さく、かつコンタクトホール形成のドライエッチ時の下地膜突き抜け不良に対して安定したバイポーラトランジスタを容易に製造することができる。

以上説明したように本発明は、ベース抵抗が小さく、かつ良好な表面モフォロジーを有するベース引き出し電極を有するバイポーラトランジスタの構造および製造方法等に有用である。

本発明の実施形態におけるバイポーラトランジスタの製造工程を示した断面図（ＭＯＳトランジスタの作成工程） 本発明の実施形態におけるバイポーラトランジスタの製造工程を示した断面図（バイポーラトランジスタの作成工程） 従来のバイポーラトランジスタを示した断面図 従来のバイポーラトランジスタの製造工程を示した断面図

符号の説明

１ Ｎ^-型エピタキシャル層（コレクタ層）
２ 埋込酸化膜（シャロートレンチ）
３ ＣＶＤ酸化膜
４ａ エピタキシャル層（ベース層）
４ｂ ポリシリコン膜（ベース引き出し電極）
４ｃ ベースポリシリコン電極
５ ＣＶＤ酸化膜
６ エミッタポリシリコン電極
７ サイドウォール（酸化膜）
８ シリサイド層
９ 層間絶縁膜
１０ 金属プラグ（コンタクトホール）
１１ ポリシリコン膜
１１ａ ゲート電極
１１ｂ ポリシリコン膜（ベース引き出し電極の下地層）
１２ ポリシリコン膜
１３ エミッタ層
１４ 金属配線
Ａ コレクタ開口部
Ｂ ベース開口部
Ｃ エミッタ開口部
Ｄ 開口部

Claims (5)

1. バイポーラトランジスタとＭＯＳトランジスタとを有する半導体装置において、
   第１導電型の半導体基板上の第２導電型の半導体層に形成された素子分離層と、
   前記半導体層上の前記ＭＯＳトランジスタの形成領域に形成された第１導電型の第１多結晶半導体膜からなるゲート電極と、
   前記半導体層上の前記バイポーラトランジスタの形成領域に形成されたベース開口部を有する前記第１多結晶半導体膜からなる下地層と、
   前記ベース開口部を含む所定領域に開口部を有する第１絶縁膜と第１導電型の第２多結晶半導体膜とからなる積層膜と、
   前記ベース開口部の前記半導体層上に成長された第１導電型のエピタキシャル層と、
   前記エピタキシャル層と同時に非選択エピタキシャル成長され、前記開口部の前記第１多結晶半導体膜の上および側面に形成された第１導電型の第３多結晶半導体層と、
   前記開口部の前記第３多結晶半導体層および前記エピタキシャル層の上に形成され、エミッタ開口部を有する第２絶縁膜と、
   前記エミッタ開口部を覆い、前記第２絶縁膜上に形成された第２導電型の第４多結晶半導体膜とを備え、
   前記エピタキシャル層と前記第３多結晶半導体層とが接続しており、
   前記バイポーラトランジスタの形成領域の前記素子分離層に囲まれた前記半導体層がコレクタ開口部であり、前記ベース開口部が前記コレクタ開口部とオンラインあるいは内側に形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１多結晶半導体膜と前記第３多結晶半導体層とがベース引き出し電極を形成し、前記第４多結晶半導体膜がエミッタ電極を形成することを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記エピタキシャル層がシリコン・ゲルマニウムあるいはシリコン・ゲルマニウム・カーボンからなる混晶半導体であることを特徴とする半導体装置。
4. バイポーラトランジスタとＭＯＳトランジスタとを有する半導体装置の製造方法において、
   第１導電型の半導体基板上の第２導電型の半導体層に素子分離層を形成する工程（ａ）と、
   前記素子分離層上を含む前記半導体層上の全面にゲート絶縁膜と第１導電型の第１多結晶半導体膜とを順次形成する工程（ｂ）と、
   前記第１多結晶半導体膜を選択的にエッチングし、前記ＭＯＳトランジスタの形成領域にゲート電極と、前記バイポーラトランジスタの形成領域にベース開口部を有する下地層とを形成する工程（ｃ）と、
   前記工程（ｃ）の後、前記素子分離層上、前記ゲート電極上および前記下地層上を含む前記半導体層上の全面に第１絶縁膜と第１導電型の第２多結晶半導体膜とを順次形成する工程（ｄ）と、
   前記バイポーラトランジスタの形成領域の前記第２多結晶半導体膜と前記第１絶縁膜とを選択的に順次エッチングし、前記ベース開口部を含む所定領域に開口部を形成する工程（ｅ）と、
   非選択エピタキシャル成長により前記ベース開口部の前記半導体層上に第１導電型のエピタキシャル層と、前記開口部の前記下地層の上および側面に第１導電型の第３多結晶半導体層とを形成する工程（ｆ）と、
   前記工程（ｆ）の後、前記第３多結晶半導体層上および前記エピタキシャル層上を含む構造の全面に第２絶縁膜を形成する工程（ｇ）と、
   前記第２絶縁膜を選択的にエッチングし、前記エピタキシャル層上にエミッタ開口部を形成する工程（ｈ）と、
   前記エミッタ開口部を覆い、前記第２絶縁膜上に第２導電型の第４多結晶半導体膜を形成する工程（ｉ）とを備え、
   前記バイポーラトランジスタの形成領域の前記素子分離層に囲まれた前記半導体層がコレクタ開口部であり、前記ベース開口部が前記コレクタ開口部とオンラインあるいは内側に形成されることを特徴とする半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記エピタキシャル層がシリコン・ゲルマニウムあるいはシリコン・ゲルマニウム・カーボンからなる混晶半導体であることを特徴とする半導体装置の製造方法。

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