JPH1131817A

JPH1131817A - 半導体装置及びその製造方法

Info

Publication number: JPH1131817A
Application number: JP18814197A
Authority: JP
Inventors: Takeshi Ando; 岳安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-14
Filing date: 1997-07-14
Publication date: 1999-02-02
Anticipated expiration: 2017-07-14
Also published as: JP3061118B2

Abstract

(57)【要約】【課題】ゲート電極とソース拡散層又はドレイン拡散
層とを接続する際に、ゲート電極、ソース拡散層及びド
レイン拡散層と、シリコン基板との間のショート又はリ
ークを防ぐ。【解決手段】本発明の半導体装置は、ｐ型のシリコン
基板１上に、フィールド酸化膜２と、ゲート酸化膜３を
介した多結晶シリコンのゲート電極４ａ，４ｂと、ゲー
ト電極４ａ，４ｂの側面に形成された窒化膜のゲート側
壁６ａ，６ｂと、ゲート電極４ａ，４ｂの周囲のシリコ
ン基板１に自己整合的に形成されたｎ型の高濃度拡散層
７ａ，７ｂと、ゲート側壁６ａ上をまたぐ形でゲート電
極４ａと高濃度拡散層７ａとを接続するチタンシリサイ
ド層１１とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にゲート電極とソース拡散層又は
ドレイン拡散層との接続に特徴を有する半導体装置及び
その製造方法に関する。

【０００２】

【従来の技術】ＭＯＳＦＥＴを回路素子として用いる半
導体装置では、フリップフロップ等のように、ゲート電
極とソース拡散層又はドレイン拡散層とを直接接続する
場合がある。このような構成を実現するためには、いく
つかの構造及び製造方法が考えられるが、ゲート電極、
ソース拡散層及びドレイン拡散層に金属シリサイドを自
己整合的に形成する、いわゆるサリサイド構造を用いる
場合、次に説明するような例が知られている。

【０００３】図１４は、この従来例の半導体装置を示し
た縦断面図である。

【０００４】ｐ型シリコン基板１上に、フィールド酸化
膜２と、ゲート酸化膜３を介した多結晶シリコンゲート
電極４ａ，４ｂと、ゲート電極４ｂの側面に形成された
酸化膜のゲート側壁１３ｂと、ゲート電極４ａ，４ｂに
自己整合的に形成されたｎ型の高濃度拡散層７ａ，７ｂ
と、ゲート側壁を欠くゲート電極４ａと高濃度拡散層７
ａとを接続する金属シリサイド層１４とを備えている。

【０００５】図１５及び図１６は、図１４の半導体装置
の製造方法を主要工程順に示した縦断面図である。図１
４乃至図１６において、（ａ）〜（ｅ）の順に工程が進
行する。

【０００６】まず、図１５（ａ）に示すように、ｐ型の
シリコン基板１上にフィールド酸化膜２を形成し、ゲー
ト酸化膜３を介して多結晶シリコンのゲート電極４ａ，
４ｂを形成する。次に、図１５（ｂ）に示すように、イ
オン注入により、ゲート電極４ａ，４ｂの周囲に自己整
合的にｎ型の高濃度拡散層７ａ，７ｂを形成する。次
に、図１６（ｃ）に示すように、ゲート電極４ａ，４ｂ
の側面にシリコン酸化膜のゲート側壁１３ａ，１３ｂを
形成する。次に、図１６（ｄ）に示すように、フォトレ
ジスト９を塗布し、ゲート側壁６ａ上及びその周囲の領
域に開口を設け、この領域のゲート側壁６ａを除去す
る。次に、図１４（ｅ）に示すように、全面に金属膜を
被着させ、熱処理を行うことによって、ゲート電極４ａ
及び高濃度拡散層７ａの表面に金属シリサイド化反応を
生じさせ、続いて未反応の金属を除去することによっ
て、ゲート電極４ａと高濃度拡散層７ａとを接続する金
属シリサイド層１４を形成する。なお、ゲート電極４ａ
と高濃度拡散層７ａとの間には、ゲート酸化膜３が介在
しているが、おのおので形成される金属シリサイドが互
いに突出するため、両者の金属シリサイド層１４は接続
されることになる。

【０００７】

【発明が解決しようとする課題】図１４乃至図１６に示
す従来例の問題点は、ゲート電極４ａ及び高濃度拡散層
７ａと、シリコン基板１との間で、ショート又はリーク
が生じやすいことである。

【０００８】高濃度拡散層７ａはイオン注入によってゲ
ート電極４ａに自己整合的に形成されるので、ゲート電
極４ａと高濃度拡散層７ａとの間のオーバーラップは小
さくなっている。しかし、微細なＭＯＳＦＥＴを形成す
るためには、短チャネル効果の防止及びオーバーラップ
容量の低減の観点から、後工程での熱処理を減らすこと
により、ゲート電極４ａと高濃度拡散層７ａとの間のオ
ーバーラップを極力小さくすることが望ましい。一方、
このような状況下で、ゲート電極４ａ及び高濃度拡散層
７ａを金属シリサイド化したとき、これらの接続部１２
では金属シリサイド層１４が高濃度拡散層７ａの接合面
に到達又は接近し、金属シリサイド層１４とシリコン基
板１との間で、ショート又はリークが生じることにな
る。このことは、ゲート電極４ａ及び高濃度拡散層７ａ
とシリコン基板１との間でショート又はリークが生じる
ことを意味し、回路の誤動作などを招くことになる。

【０００９】

【発明の目的】本発明の目的は、ゲート電極とソース拡
散層又はドレイン拡散層とを接続する際に、ゲート電
極、ソース拡散層及びドレイン拡散層と、シリコン基板
との間のショート又はリークを防ぐことにある。また、
本発明の目的は、工程数を大幅に増やすことなく確実
に、ゲート電極とソース拡散層又はドレイン拡散層とを
接続することにある。

【００１０】

【課題を解決するための手段】本発明に係る半導体装置
は、シリコン基板上に絶縁膜を介して形成されたゲート
電極と、このゲート電極の側面に形成された絶縁膜から
なるゲート側壁と、この前記ゲート側壁又は前記ゲート
電極の周囲の前記シリコン基板に自己整合的に形成され
た拡散層と、前記ゲート側壁上を介して前記ゲート電極
と前記拡散層とを接続する金属シリサイド層とを備えた
ものである。また、前記ゲート電極がシリコンからな
り、前記ゲート側壁がシリコン窒化膜からなるものとし
てもよい。

【００１１】本発明に係る半導体装置の製造方法は、次
の〜の工程を基本的に備えている。．シリコン基
板上に、絶縁膜を介してシリコンからなるゲート電極を
形成する工程。．前記ゲート電極の側面に、第一の絶
縁膜からなるゲート側壁を形成する工程。．前記ゲー
ト側壁又は前記ゲート電極の周囲の前記シリコン基板
に、自己整合的に拡散層を形成する工程。．前記シリ
コン基板全面に第二の絶縁膜を被着させた後、前記ゲー
ト側壁上及びその周囲の領域から当該第二の絶縁膜を除
去する工程。．前記第二の絶縁膜を除去した領域に、
選択的にシリコンを成長させる工程。．前記選択的に
成長したシリコン、前記ゲート電極及び前記拡散層の表
面を金属シリサイド化することにより、前記ゲート側壁
上を介して前記ゲート電極と前記拡散層とを接続する工
程。また、前記第一の絶縁膜がシリコン窒化膜であり、
前記第二の絶縁膜がシリコン酸化膜であるものとしても
よい。

【００１２】ゲート電極とソース拡散層又はドレイン拡
散層とを接続する際に、ゲート側壁上をまたぐ形で、ゲ
ート電極と高濃度拡散層とを金属シリサイドによって接
続することにより、ゲート電極、ソース拡散層及びドレ
イン拡散層と、シリコン基板との間のショート又はリー
クを防ぐことができる。その理由は、横方向にゲート側
壁の幅だけ、金属シリサイド層と拡散層の接合面との間
の距離を余分に確保できるようになるためである。ま
た、縦方向にも選択成長シリコンの膜厚分だけ、金属シ
リサイド層と拡散層の接合面との間の距離を余分に確保
できるようになるためである。

【００１３】

【発明の実施の形態】図１及び図５は本発明の半導体装
置の第一実施形態を示し、図１は図５におけるｇ−ｇ線
縦断面図、図５は平面図である。

【００１４】本実施形態の半導体装置は、ｐ型のシリコ
ン基板１上に、フィールド酸化膜２と、ゲート酸化膜３
を介した多結晶シリコンのゲート電極４ａ，４ｂと、ゲ
ート電極４ａ，４ｂの側面に形成されたシリコン窒化膜
のゲート側壁６ａ，６ｂと、ゲート電極４ａ，４ｂの周
囲のシリコン基板１に自己整合的に形成されたｎ型の高
濃度拡散層７ａ，７ｂと、ゲート側壁６ａ上をまたぐ形
でゲート電極４ａと高濃度拡散層７ａとを接続するチタ
ンシリサイド層１１とを備えている。

【００１５】図２乃至図４及び図６乃至図８は本発明に
係る半導体装置の製造方法の第一実施形態を示し、図２
乃至図４は図６乃至図８におけるａ−ａ線〜ｆ−ｆ線縦
断面図、図６乃至図８は平面図である。図１乃至図８に
おいて、各工程は（ａ）〜（ｇ）の順に進行する。

【００１６】まず、図２（ａ）及び図６（ａ）に示すよ
うに、ｐ型のシリコン基板１上に厚さ３００ｎｍのフィ
ールド酸化膜２を選択酸化法により形成し、厚さ５ｎｍ
のゲート酸化膜３を介して、厚さ２００ｎｍの多結晶シ
リコンのゲート電極４ａ，４ｂをＣＶＤ法とリソグラフ
ィ及び異方性エッチングとにより形成する。

【００１７】次に、図２（ｂ）及び図６（ｂ）に示すよ
うに、ヒ素イオンを４０ｋｅＶの加速エネルギーで３×
１０¹⁵ｃｍ^-2注入することにより、ゲート電極４ａ，４
ｂの周囲のシリコン基板１に自己整合的にｎ型高濃度拡
散層７ａ，７ｂを形成する。

【００１８】次に、図３（ｃ）及び図７（ｃ）に示すよ
うに、ゲート電極４ａ，４ｂの側面に幅１００ｎｍのシ
リコン窒化膜のゲート側壁６ａ，６ｂをＣＶＤ法と異方
性エッチングとにより形成する。

【００１９】次に、図３（ｄ）及び図７（ｄ）に示すよ
うに、シリコン基板１の全面をＣＶＤ法で形成した厚さ
１０ｎｍのシリコン酸化膜８で被う。ただし、便宜上、
図７（ｄ）〜図８（ｆ）ではシリコン酸化膜８を省略し
て示している。その後、図４（ｅ）及び図８（ｅ）に示
すように、フォトレジスト９を塗布し、ゲート側壁６ａ
上及びその周囲の領域に開口を設け、この領域のシリコ
ン酸化膜８を異方性エッチングにより除去する。図８
（ｅ）では、ハッチングを施した部分が、開口を設けた
後のフォトレジスト９を示している。

【００２０】次に、フォトレジスト９を除去した後、図
４（ｆ）、図８（ｆ）に示すように、シラン又はジシラ
ンを反応ガスとしたＵＨＶ−ＣＶＤ法により、シリコン
酸化膜８を除去した領域のシリコン窒化膜上及びシリコ
ン上に、厚さ３０ｎｍのシリコン１０を選択的に成長さ
せる。図４（ｆ）では、ハッチングを施した部分が、選
択成長したシリコン１０を示している。

【００２１】ここで、シリコン窒化膜上及びシリコン上
にのみシリコンを選択的に成長させるためには、図９に
示すように、成長時間は、シリコン窒化膜上の潜伏時間
より長く、かつシリコン酸化膜上の潜伏時間より短く設
定すればよい。

【００２２】次に、図１（ｇ）及び図５（ｇ）に示すよ
うに、シリコン酸化膜８の残りの部分を異方性エッチン
グにより除去し、全面に厚さ３０ｎｍのチタン膜をスパ
ッタ法により被着させ、７００℃で２０秒間熱処理を行
うことによって、選択成長したシリコン１０、ゲート電
極４ａ及び高濃度拡散層７ａの表面にチタンシリサイド
化反応を生じさせ、続いて水酸化アンモニウムと過酸化
水素水との混合液に浸して未反応のチタンを除去するこ
とによって、ゲート側壁６ａ上をまたぐ形でゲート電極
４ａと高濃度拡散層７ａとを接続する厚さ４５ｎｍのチ
タンシリサイド層１１を形成する。図５（ｇ）では、ハ
ッチングを施した部分が、チタンシリサイド層１１を示
している。この後、８５０℃で２０秒間熱処理を行うこ
とによって、相転移を生じさせ、チタンシリサイド層１
１の抵抗率を下げる。

【００２３】なお、本実施形態では金属シリサイドとし
てチタンシリサイドを用いているが、多少のプロセス条
件の変更を行うのみで、コバルトシリサイドやニッケル
シリサイドなど、他の金属シリサイドを用いることも可
能である。

【００２４】図１０は、本発明に係る半導体装置の第二
実施形態を示す縦断面図である。

【００２５】本実施形態の半導体装置は、ｐ型のシリコ
ン基板１上に、フィールド酸化膜２及びゲート酸化膜３
を介した多結晶シリコンのゲート電極４ａ，４ｂと、ゲ
ート電極４ａ，４ｂの側面に形成されたシリコン窒化膜
のゲート側壁６ａ，６ｂと、ゲート電極４ａ，４ｂの周
囲のシリコン基板１に自己整合的に形成されたｎ型の低
濃度拡散層５ａ，５ｂと、ゲート側壁６ａ，６ｂの周囲
のシリコン基板１に自己整合的に形成されたｎ型の高濃
度拡散層７ａ，７ｂと、ゲート側壁６ａ上をまたぐ形で
ゲート電極４ａと高濃度拡散層７ａとを接続するチタン
シリサイド層１１とを備えている。

【００２６】図１１乃至図１３は、本発明に係る半導体
装置の製造方法の第二実施形態を示す縦断面図である。
図１０乃至図１３において、各工程は（ａ）〜（ｇ）の
順に進行する。なお、これらの図面に対応する平面図
は、省略するが、図５乃至図８の（ａ）〜（ｇ）に準じ
たものとなる。

【００２７】まず、図１１（ａ）に示すように、ｐ型の
シリコン基板１上に厚さ３００ｎｍのフィールド酸化膜
２を選択酸化法により形成し、厚さ５ｎｍのゲート酸化
膜３を介して、厚さ２００ｎｍの多結晶シリコンのゲー
ト電極４ａ，４ｂをＣＶＤ法とリソグラフィ及び異方性
エッチングとにより形成する。

【００２８】次に、図１１（ｂ）に示すように、ヒ素イ
オンを２０ｋｅＶの加速エネルギーで３×１０¹³ｃｍ^-2
注入することにより、ゲート電極４ａ，４ｂの周囲のシ
リコン基板１に自己整合的にｎ型の低濃度拡散層５ａ，
５ｂを形成する。

【００２９】次に、図１２（ｃ）に示すように、ゲート
電極４ａ，４ｂの側面に幅ｌ００ｎｍのシリコン窒化膜
のゲート側壁６ａ，６ｂをＣＶＤ法と異方性エッチング
とにより形成する。

【００３０】次に、図１２（ｄ）に示すように、全面を
ＣＶＤ法で形成した厚さ１０ｎｍのシリコン酸化膜８で
被った後、ヒ素イオンを４０ｋｅＶの加速エネルギーで
３×１０¹⁵ｃｍ^-2注入することにより、ゲート側壁６
ａ，６ｂに自己整合的にｎ型の高濃度拡散層７ａ，７ｂ
を形成する。

【００３１】次に、図１３（ｅ）に示すように、フォト
レジスト９を塗布し、ゲート側壁６ａ上及びその周囲の
領域に開口を設け、この領域のシリコン酸化膜８を異方
性エッチングにより除去する。

【００３２】次に、フォトレジスト９を除去した後、図
１３（ｆ）に示すように、シラン又はジシランを反応ガ
スとしたＵＨＶ−ＣＶＤ法により、シリコン酸化膜８を
除去した領域のシリコン窒化膜上及びシリコン上に、厚
さ３０ｎｍのシリコン１０を選択的に成長させる。

【００３３】ここで、シリコン窒化膜上及びシリコン上
にのみ、シリコンを選択的に成長させるためには、図９
に示すように、成長時間は、シリコン窒化膜上の潜伏時
間より長く、かつシリコン酸化膜上の潜伏時間より短く
設定すればよい。

【００３４】次に、図１０（ｇ）に示すように、シリコ
ン酸化膜８の残りの部分を異方性エッチングにより除去
し、全面に厚さ３０ｎｍのチタン膜をスパッタ法により
被着させ、７００℃で２０秒間熱処理を行うことによっ
て、選択成長したシリコンｌ０、ゲート電極４ａ及び高
濃度拡散層７ａの表面にチタンシリサイド化反応を生じ
させ、続いて水酸化アンモニウムと過酸化水素水との混
合液に浸して未反応のチタンを除去することによって、
ゲート側壁６ａ上をまたぐ形でゲート電極４ａと高濃度
拡散層７ａとを接続する厚さ４５ｎｍのチタンシリサイ
ド層１１を形成する。この後、８５０℃で２０秒間熱処
理を行うことによって、相転移を生じさせ、チタンシリ
サイド層１１の抵抗率を下げる。

【００３５】なお、本実施形態では金属シリサイドとし
てチタンシリサイドを用いているが、多少のプロセス条
件の変更を行うのみで、コバルトシリサイドやニッケル
シリサイドなど、他の金属シリサイドを用いることも可
能である。

【００３６】本実施形態の第１実施形態との相違点は、
ソース拡散層及びドレイン拡散層の構造にある。実際の
微細なＭＯＳＦＥＴでは、短チャネル効果の抑制及びホ
ットキャリア耐性の向上の観点から、本実施形態のよう
に低濃度拡散層と高濃度拡散層とを有する、いわゆるＬ
ＤＤ構造のソース・ドレインを採用することが多い。こ
のような場合でも、本発明によれば、チタンシリサイド
層１１とシリコン基板１との間のショート又はリークを
防ぐことができるのは明らかである。

【００３７】

【発明の効果】本発明の効果は、ゲート電極とソース拡
散層又はドレイン拡散層とを接続する際に、ゲート電
極、ソース拡散層及びドレイン拡散層と、シリコン基板
との間のショート又はリークを防ぐことができることで
ある。その第１の理由は、ゲート側壁上をまたぐ形で、
ゲート電極と高濃度拡散層とを金属シリサイドによって
接続するからである。このため、横方向にゲート側壁の
幅だけ、金属シリサイド層と拡散層の接合面との間の距
離を余分に確保できるようになる。第２の理由は、シリ
コン窒化膜でゲート側壁を形成し、このシリコン窒化膜
上を含む形で、選択的にシリコンを成長させ、選択成長
したシリコン、ゲート電極及び拡散層の表面を金属シリ
サイド化するからである。このため、ゲート電極と高濃
度拡散層との接続部では、選択成長したシリコンを金属
シリサイド化することになり、縦方向にも選択成長シリ
コンの膜厚分だけ、金属シリサイド層と拡散層の接合面
との間の距離を余分に確保できるようになる。

【００３８】また、本発明の効果は、工程数を大幅に増
やすことなく、確実に、ゲート電極とソース拡散層又は
ドレイン拡散層とを接続することができることである。
その理由は、シリコン窒化膜でゲート側壁を形成し、こ
のシリコン窒化膜上を含む形で、選択的にシリコンを成
長させ、選択成長したシリコン、ゲート電極及び拡散層
の表面を金属シリサイド化するからである。このため、
新たに付け加わる工程は、基本的には、シリコンの選択
成長のみであり、また、この選択成長シリコンを金属シ
リサイド化するため、確実にゲート電極とソース拡散層
又はドレイン拡散層とを接続することができるようにな
る。

【図面の簡単な説明】

【図１】本発明の半導体装置の第一実施形態を示す縦断
面図である。

【図２】図１の半導体装置の製造方法を示す縦断面図で
あり、図２（ａ）、図２（ｂ）の順に工程が進行する。

【図３】図１の半導体装置の製造方法を示す縦断面図で
あり、図３（ｃ）、図３（ｄ）の順に工程が進行する。

【図４】図１の半導体装置の製造方法を示す縦断面図で
あり、図４（ｅ）、図４（ｆ）の順に工程が進行する。

【図５】本発明の半導体装置の第一実施形態を示す平面
図である。

【図６】図１の半導体装置の製造方法を示す平面図であ
り、図６（ａ）、図６（ｂ）の順に工程が進行する。

【図７】図１の半導体装置の製造方法を示す平面図であ
り、図７（ｃ）、図７（ｄ）の順に工程が進行する。

【図８】図１の半導体装置の製造方法を示す平面図であ
り、図８（ｅ）、図８（ｆ）の順に工程が進行する。

【図９】選択成長シリコンの膜厚と成長時間との関係を
示すグラフである。

【図１０】本発明の半導体装置の第二実施形態を示す縦
断面図である。

【図１１】図１０の半導体装置の製造方法を示す縦断面
図であり、図１１（ａ）、図１１（ｂ）の順に工程が進
行する。

【図１２】図１０の半導体装置の製造方法を示す縦断面
図であり、図１２（ｃ）、図１２（ｄ）の順に工程が進
行する。

【図１３】図１０の半導体装置の製造方法を示す縦断面
図であり、図１３（ｅ）、図１３（ｆ）の順に工程が進
行する。

【図１４】従来の半導体装置を示す縦断面図である。

【図１５】図１４の半導体装置の製造方法を示す縦断面
図であり、図１５（ａ）、図１５（ｂ）の順に工程が進
行する。

【図１６】図１４の半導体装置の製造方法を示す縦断面
図であり、図１６（ｃ）、図１６（ｄ）の順に工程が進
行する。

【符号の説明】

１シリコン基板２フィールド酸化膜３ゲート酸化膜４ａ，４ｂゲート電極５ａ，５ｂ低濃度拡散層６ａ，６ｂゲート側壁７ａ，７ｂ高濃度拡散層８シリコン酸化膜９フォトレジスト１０選択成長シリコン１１チタンシリサイド層１２ゲート電極と拡散層との接続部分１３ａ，１３ｂゲート側壁１４金属シリサイド層

Claims

【特許請求の範囲】

【請求項１】シリコン基板上に絶縁膜を介して形成さ
れたゲート電極と、このゲート電極の側面に形成された
絶縁膜からなるゲート側壁と、この前記ゲート側壁又は
前記ゲート電極の周囲の前記シリコン基板に自己整合的
に形成された拡散層と、前記ゲート側壁上を介して前記
ゲート電極と前記拡散層とを接続する金属シリサイド層
とを備えた半導体装置。
【請求項２】前記ゲート電極がシリコンからなり、前
記ゲート側壁がシリコン窒化膜からなる、請求項１記載
の半導体装置。
【請求項３】シリコン基板上に絶縁膜を介してシリコ
ンからなるゲート電極を形成する工程と、前記ゲート電極の側面に第一の絶縁膜からなるゲート側
壁を形成する工程と、前記ゲート側壁又は前記ゲート電極の周囲の前記シリコ
ン基板に自己整合的に拡散層を形成する工程と、前記シリコン基板全面に第二の絶縁膜を被着させた後、
前記ゲート側壁上及びその周囲の領域から当該第二の絶
縁膜を除去する工程と、前記第二の絶縁膜を除去した領域に選択的にシリコンを
成長させる工程と、前記選択的に成長したシリコン、前記ゲート電極及び前
記拡散層の表面を金属シリサイド化することにより、前
記ゲート側壁上を介して前記ゲート電極と前記拡散層と
を接続する工程と、を備えた半導体装置の製造方法。
【請求項４】前記第一の絶縁膜がシリコン窒化膜であ
り、前記第二の絶縁膜がシリコン酸化膜である、請求項
３記載の半導体装置の製造方法。