JP2000124223A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000124223A JP2000124223A JP10293569A JP29356998A JP2000124223A JP 2000124223 A JP2000124223 A JP 2000124223A JP 10293569 A JP10293569 A JP 10293569A JP 29356998 A JP29356998 A JP 29356998A JP 2000124223 A JP2000124223 A JP 2000124223A
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Abstract
(57)【要約】 （修正有）
【課題】 ベース抵抗を可及的に低くすることを可能に
する。 【解決手段】 第１導電型の半導体基板２に形成された
第１導電型と異なる第２導電型の半導体層４と、半導体
層上に形成されて素子分離絶縁膜８によって素子分離さ
れた第２導電型のコレクタ領域６およびコレクタ電極領
域６ａと、コレクタ領域を覆う領域上に形成された第１
導電型のベース層１０と、このベース層の表面領域の一
部分領域に形成された第２導電型のエミッタ層２２と、
このエミッタ層が形成された領域を除くベース層の表面
領域にエミッタ層と分離されて形成された導電膜１２
と、エミッタ層上に形成されたエミッタ電極２０と、ベ
ース層および導電膜とエミッタ電極とを電気的に分離す
る絶縁層１４，１８と、を備えたことを特徴とする。
する。 【解決手段】 第１導電型の半導体基板２に形成された
第１導電型と異なる第２導電型の半導体層４と、半導体
層上に形成されて素子分離絶縁膜８によって素子分離さ
れた第２導電型のコレクタ領域６およびコレクタ電極領
域６ａと、コレクタ領域を覆う領域上に形成された第１
導電型のベース層１０と、このベース層の表面領域の一
部分領域に形成された第２導電型のエミッタ層２２と、
このエミッタ層が形成された領域を除くベース層の表面
領域にエミッタ層と分離されて形成された導電膜１２
と、エミッタ層上に形成されたエミッタ電極２０と、ベ
ース層および導電膜とエミッタ電極とを電気的に分離す
る絶縁層１４，１８と、を備えたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを有する半導体装置およびその製造方法に関す
る。
ジスタを有する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】近年、高速ＬＳＩを実現するため高速シ
リコンバイポーラ技術の開発が進められ、図３に示すよ
うに、エピタキシャル技術を用いた高性能のトランジス
タを形成する技術が提案されている。このようなトラン
ジスタはまず高濃度のｎ型埋め込み層４を有するシリコ
ン基板２上にコレクタエピタキシャル層６を成長させ、
さらに例えば酸化膜からなる絶縁層８で絶縁分離する。
次いでエピタキシャル技術を用いてコレクタエピタキシ
ャル層６上のみにベース領域となるシリコン単結晶３２
を成長させる。この際、選択的なエピ成長技術を用いれ
ばコレクタエピタキシャル層６上のみにベース領域とな
るシリコン単結晶３２を成長させることが可能である
し、非選択的な成長技術を用いれば、コレクタエピタキ
シャル層６上にはシリコン単結晶を、絶縁層８上には多
結晶シリコンを成長させることが出来る。その後酸化膜
を全面に堆積した後、ベースエピタキシャル層３２に所
定のパターニングを行うことにより、エッチングストッ
パー膜３６が形成される。次に、ベース引きだし電極と
なる多結晶シリコン３８を堆積しｐ型の不純物をイオン
注入し、さらに酸化膜４０及び窒化膜４２をＣＶＤ法に
よって順次堆積する。その後エミッタ領域を形成するた
めの開口を開ける。その後、窒化膜をＣＶＤ法により堆
積し、異方性イオンエッチングを行ってサイドウォール
・スペーサ４４を形成する。次いでエッチングストッパ
ー３６をウェット系のエッチングでベースエピタキシャ
ル層３２にダメージを与えることなくエッチングし開口
を形成する。次いで多結晶シリコン膜４６を堆積、ｎ型
の不純物をイオン注入し、熱処理を行って不純物を拡散
させエミッタ層４８を形成する。次いで、ｎ型不純物を
含む多結晶シリコン膜４６を所定の形状にパターニング
する。その後は従来の技術により金属電極の形成を行っ
てトランジスタを完成させる。
リコンバイポーラ技術の開発が進められ、図３に示すよ
うに、エピタキシャル技術を用いた高性能のトランジス
タを形成する技術が提案されている。このようなトラン
ジスタはまず高濃度のｎ型埋め込み層４を有するシリコ
ン基板２上にコレクタエピタキシャル層６を成長させ、
さらに例えば酸化膜からなる絶縁層８で絶縁分離する。
次いでエピタキシャル技術を用いてコレクタエピタキシ
ャル層６上のみにベース領域となるシリコン単結晶３２
を成長させる。この際、選択的なエピ成長技術を用いれ
ばコレクタエピタキシャル層６上のみにベース領域とな
るシリコン単結晶３２を成長させることが可能である
し、非選択的な成長技術を用いれば、コレクタエピタキ
シャル層６上にはシリコン単結晶を、絶縁層８上には多
結晶シリコンを成長させることが出来る。その後酸化膜
を全面に堆積した後、ベースエピタキシャル層３２に所
定のパターニングを行うことにより、エッチングストッ
パー膜３６が形成される。次に、ベース引きだし電極と
なる多結晶シリコン３８を堆積しｐ型の不純物をイオン
注入し、さらに酸化膜４０及び窒化膜４２をＣＶＤ法に
よって順次堆積する。その後エミッタ領域を形成するた
めの開口を開ける。その後、窒化膜をＣＶＤ法により堆
積し、異方性イオンエッチングを行ってサイドウォール
・スペーサ４４を形成する。次いでエッチングストッパ
ー３６をウェット系のエッチングでベースエピタキシャ
ル層３２にダメージを与えることなくエッチングし開口
を形成する。次いで多結晶シリコン膜４６を堆積、ｎ型
の不純物をイオン注入し、熱処理を行って不純物を拡散
させエミッタ層４８を形成する。次いで、ｎ型不純物を
含む多結晶シリコン膜４６を所定の形状にパターニング
する。その後は従来の技術により金属電極の形成を行っ
てトランジスタを完成させる。
【０００３】
【発明が解決しようとする課題】このような方法で製造
されたトランジスタでは非常に薄いベース層が形成でき
るので、従来のイオン注入や拡散技術で形成されるベー
ス層を持つトランジスタに比べて高い遮断周波数を得る
ことが出来る。しかしながらこのような構造と製造方法
では、エッチングストッパー膜３６直下のベース抵抗が
非常に大きいために、全体的な回路パフォーマンスの低
下や熱雑音の発生の原因となっていた。
されたトランジスタでは非常に薄いベース層が形成でき
るので、従来のイオン注入や拡散技術で形成されるベー
ス層を持つトランジスタに比べて高い遮断周波数を得る
ことが出来る。しかしながらこのような構造と製造方法
では、エッチングストッパー膜３６直下のベース抵抗が
非常に大きいために、全体的な回路パフォーマンスの低
下や熱雑音の発生の原因となっていた。
【０００４】また、選択エピタキシャル成長させた場合
は、ベース引き出し電極３８とベース領域３２のコンタ
クトを取るための領域が必要になり、コレクタ領域６の
幅を大きくしなければならない。一方、非選択エピタキ
シャル成長でベース層３２を形成した場合には、コレク
タ領域６と素子分離酸化膜８の境界で、ベースエピタキ
シャル層３２にはファセットが入り、これとエミッタ層
４８が重ならない様にするためにも、コレクタ領域６の
幅は大きくしなくてはならない。
は、ベース引き出し電極３８とベース領域３２のコンタ
クトを取るための領域が必要になり、コレクタ領域６の
幅を大きくしなければならない。一方、非選択エピタキ
シャル成長でベース層３２を形成した場合には、コレク
タ領域６と素子分離酸化膜８の境界で、ベースエピタキ
シャル層３２にはファセットが入り、これとエミッタ層
４８が重ならない様にするためにも、コレクタ領域６の
幅は大きくしなくてはならない。
【０００５】そのため、素子の高速化に欠かせないベー
ス・コレクタ間容量が小さく出来なかった。
ス・コレクタ間容量が小さく出来なかった。
【０００６】本発明は上記事情を考慮してなされたもの
であって、ベース抵抗を可及的に小さくすることのでき
る半導体装置およびその製造方法を提供することを目的
とする。
であって、ベース抵抗を可及的に小さくすることのでき
る半導体装置およびその製造方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明による半導体装置
は、第１導電型の半導体基板に形成された第１導電型と
異なる第２導電型の半導体層と、前記半導体層上に形成
されて素子分離絶縁膜によって素子分離された第２導電
型のコレクタ領域およびコレクタ電極領域と、前記コレ
クタ領域を覆う領域上に形成された第１導電型のベース
層と、このベース層の表面領域の一部分領域に形成され
た第２導電型のエミッタ層と、このエミッタ層が形成さ
れた領域を除く前記ベース層の表面領域に前記エミッタ
層と分離されて形成された導電膜と、前記エミッタ層上
に形成されたエミッタ電極と、前記ベース層および前記
導電膜と前記エミッタ電極とを電気的に分離する絶縁層
と、を備えたことを特徴とする。
は、第１導電型の半導体基板に形成された第１導電型と
異なる第２導電型の半導体層と、前記半導体層上に形成
されて素子分離絶縁膜によって素子分離された第２導電
型のコレクタ領域およびコレクタ電極領域と、前記コレ
クタ領域を覆う領域上に形成された第１導電型のベース
層と、このベース層の表面領域の一部分領域に形成され
た第２導電型のエミッタ層と、このエミッタ層が形成さ
れた領域を除く前記ベース層の表面領域に前記エミッタ
層と分離されて形成された導電膜と、前記エミッタ層上
に形成されたエミッタ電極と、前記ベース層および前記
導電膜と前記エミッタ電極とを電気的に分離する絶縁層
と、を備えたことを特徴とする。
【０００８】なお、前記半導体基板はシリコン基板であ
り、前記ベース層は単結晶シリコン層であることをが好
ましい。
り、前記ベース層は単結晶シリコン層であることをが好
ましい。
【０００９】なお、前記導電膜は高融点金属シリサイド
膜であることが好ましい。
膜であることが好ましい。
【００１０】また本発明による半導体装置の製造方法
は、第１導電型の半導体層を有するシリコン半導体基板
上に第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層をパターニングしてコレクタ領域
とコレクタ電極領域に分離するとともにその後、絶縁膜
を埋込むことによりコレクタ領域とコレクタ電極領域を
素子分離する工程と、選択的エピタキシャル技術を用い
て前記コレクタ領域を覆う領域上に、前記第１導電型と
異なる第２導電型の不純物を含む単結晶シリコンからな
るベース層を形成する工程と、前記ベース層上に金属シ
リサイド膜を形成する工程と、全面に層間絶縁膜を堆積
した後、この層間絶縁膜および前記金属シリサイド膜を
順次パターニングすることにより前記ベース層に達する
開口を形成する工程と、前記開口の側面に絶縁物からな
るスペーサを形成する工程と、第１導電型の不純物を含
む多結晶シリコン膜を堆積した後、熱拡散により前記ベ
ース層の表面領域に第１導電型のエミッタ層を形成する
工程と、を備えたことを特徴とする。
は、第１導電型の半導体層を有するシリコン半導体基板
上に第１導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層をパターニングしてコレクタ領域
とコレクタ電極領域に分離するとともにその後、絶縁膜
を埋込むことによりコレクタ領域とコレクタ電極領域を
素子分離する工程と、選択的エピタキシャル技術を用い
て前記コレクタ領域を覆う領域上に、前記第１導電型と
異なる第２導電型の不純物を含む単結晶シリコンからな
るベース層を形成する工程と、前記ベース層上に金属シ
リサイド膜を形成する工程と、全面に層間絶縁膜を堆積
した後、この層間絶縁膜および前記金属シリサイド膜を
順次パターニングすることにより前記ベース層に達する
開口を形成する工程と、前記開口の側面に絶縁物からな
るスペーサを形成する工程と、第１導電型の不純物を含
む多結晶シリコン膜を堆積した後、熱拡散により前記ベ
ース層の表面領域に第１導電型のエミッタ層を形成する
工程と、を備えたことを特徴とする。
【００１１】なお、前記選択的エピタキシャル技術は、
前記ベース層が積層される縦方向よりも横方向の、単結
晶シリコンの成長が速いことが好ましい。
前記ベース層が積層される縦方向よりも横方向の、単結
晶シリコンの成長が速いことが好ましい。
【００１２】
【発明の実施の形態】本発明による半導体装置の一実施
の形態の構成を図１に示す。この実施の形態の半導体装
置はｐ型のシリコン基板２上に形成された高濃度のｎ型
埋込み層４を有している。そしてこの埋込み層４上には
素子分離絶縁膜８によって分離されたｎ型のコレクタ層
６とｎ型のコレクタ電極層６ａが形成されている。この
コレクタ電極層６ａとコレクタ層６とは埋込み層４を介
して電気的に接続される。
の形態の構成を図１に示す。この実施の形態の半導体装
置はｐ型のシリコン基板２上に形成された高濃度のｎ型
埋込み層４を有している。そしてこの埋込み層４上には
素子分離絶縁膜８によって分離されたｎ型のコレクタ層
６とｎ型のコレクタ電極層６ａが形成されている。この
コレクタ電極層６ａとコレクタ層６とは埋込み層４を介
して電気的に接続される。
【００１３】またコレクタ層６上にはこのコレクタ層６
を覆うようにｐ型の不純物を含んでいる単結晶シリコン
からなるベース層１０が形成されている。このベース層
１０の所定の表面領域にｎ型のエミッタ層２２が形成さ
れている。また、ベース層１０の表面には、エミッタ層
２２と電気的に分離されるように導電膜、例えば高融点
金属シリサイド膜１２が形成されている。
を覆うようにｐ型の不純物を含んでいる単結晶シリコン
からなるベース層１０が形成されている。このベース層
１０の所定の表面領域にｎ型のエミッタ層２２が形成さ
れている。また、ベース層１０の表面には、エミッタ層
２２と電気的に分離されるように導電膜、例えば高融点
金属シリサイド膜１２が形成されている。
【００１４】エミッタ層２２上にはこのエミッタ層２２
と電気的に接続するようにエミッタ電極２０が形成され
ている。このエミッタ電極２０は、絶縁膜１８によって
ベース層１０と電気的に絶縁され、絶縁膜１４によって
金属シリサイド膜１２と電気的に絶縁される。なお絶縁
膜１４は金属シリサイド膜１２を覆うように形成されて
いる。そして絶縁膜１８はベース層１０の、金属シリサ
イド膜１２が形成されている領域を除いた表面領域上に
形成されている。
と電気的に接続するようにエミッタ電極２０が形成され
ている。このエミッタ電極２０は、絶縁膜１８によって
ベース層１０と電気的に絶縁され、絶縁膜１４によって
金属シリサイド膜１２と電気的に絶縁される。なお絶縁
膜１４は金属シリサイド膜１２を覆うように形成されて
いる。そして絶縁膜１８はベース層１０の、金属シリサ
イド膜１２が形成されている領域を除いた表面領域上に
形成されている。
【００１５】またエミッタ電極２０を覆うように層間絶
縁膜２６が形成されている。そしてこの層間絶縁膜２６
には、エミッタ電極２０とのコンタクトを取るため金属
電極２７が形成されている。また層間絶縁膜２６および
絶縁膜１４にはベース層１０上の金属シリサイド層１
２、コレクタ電極６ａとの各々のコンタクトを取るため
の金属電極２８，２９が設けられている。
縁膜２６が形成されている。そしてこの層間絶縁膜２６
には、エミッタ電極２０とのコンタクトを取るため金属
電極２７が形成されている。また層間絶縁膜２６および
絶縁膜１４にはベース層１０上の金属シリサイド層１
２、コレクタ電極６ａとの各々のコンタクトを取るため
の金属電極２８，２９が設けられている。
【００１６】このように構成された本実施の形態の半導
体装置によれば、従来の場合と異なり、エッチングスト
ッパ膜が不要となるとともに、エミッタ層２２および絶
縁膜１８直下の領域を除くベース層１０上には金属シリ
サイド膜が形成されているため、従来の場合に比べてベ
ース抵抗を低くすることができる。これにより熱雑音の
発生を抑えることができる。
体装置によれば、従来の場合と異なり、エッチングスト
ッパ膜が不要となるとともに、エミッタ層２２および絶
縁膜１８直下の領域を除くベース層１０上には金属シリ
サイド膜が形成されているため、従来の場合に比べてベ
ース抵抗を低くすることができる。これにより熱雑音の
発生を抑えることができる。
【００１７】次に上記実施の形態の半導体装置の製造方
法を図２を参照して説明する。
法を図２を参照して説明する。
【００１８】まず図２（ａ）に示すように、ｐ型シリコ
ン基板２上に通常の拡散技術を用いて高濃度のｎ型埋込
み層４を形成し、さらにｎ型のコレクタエピタキシャル
層６を成長させる。その後絶縁物８を用いてバイポーラ
トランジスタの活性領域となるコレクタ層６とコレクタ
電極層（図示せず）を絶縁分離する。
ン基板２上に通常の拡散技術を用いて高濃度のｎ型埋込
み層４を形成し、さらにｎ型のコレクタエピタキシャル
層６を成長させる。その後絶縁物８を用いてバイポーラ
トランジスタの活性領域となるコレクタ層６とコレクタ
電極層（図示せず）を絶縁分離する。
【００１９】次いで図２（ｂ）に示すように、エピタキ
シャル技術によってシリコン単結晶１０を成長させる。
このとき、所定の圧力、温度、ガス流量で活性領域６上
に成長した単結晶を横方向により早い速度で成長させ
る。この際、所定の圧力、温度、ガス流量で例えばジボ
ラン（Ｂ２Ｈ６）を混入させ、エピタキシャル層を成長
させながらｐ型にドープする。さらに、例えばモノゲル
マン（ＧｅＨ４）を所定の圧力、温度、ガス流量で加え
てやればＳｉＧｅ層を形成する事も可能である。なおコ
レクタ電極層上には単結晶シリコンを成長させない。
シャル技術によってシリコン単結晶１０を成長させる。
このとき、所定の圧力、温度、ガス流量で活性領域６上
に成長した単結晶を横方向により早い速度で成長させ
る。この際、所定の圧力、温度、ガス流量で例えばジボ
ラン（Ｂ２Ｈ６）を混入させ、エピタキシャル層を成長
させながらｐ型にドープする。さらに、例えばモノゲル
マン（ＧｅＨ４）を所定の圧力、温度、ガス流量で加え
てやればＳｉＧｅ層を形成する事も可能である。なおコ
レクタ電極層上には単結晶シリコンを成長させない。
【００２０】次に図２（ｃ）に示すように、ベースエピ
タキシャル層１０の表面に金属シリサイド膜１２を形成
する。これは、例えばチタンを全面にスパッタした後、
熱を加えてシリコン原子と反応させてチタンシリサイド
化する方法がある。あるいはスパッタ金属として、ニッ
ケルやコバルトあるいはタングステンなどを用いること
も可能である。
タキシャル層１０の表面に金属シリサイド膜１２を形成
する。これは、例えばチタンを全面にスパッタした後、
熱を加えてシリコン原子と反応させてチタンシリサイド
化する方法がある。あるいはスパッタ金属として、ニッ
ケルやコバルトあるいはタングステンなどを用いること
も可能である。
【００２１】その後図２（ｄ）に示すように、所定の膜
厚の絶縁膜たとえば酸化膜１４をＣＶＤ法によって堆積
する。
厚の絶縁膜たとえば酸化膜１４をＣＶＤ法によって堆積
する。
【００２２】次に図２（ｅ）に示すように、所定のフォ
ト・リソグラフィ技術を用いて酸化膜１４に開口１６を
形成する。この時、酸化膜１４のエッチング条件では金
属シリサイド膜１２でエッチングはストップし、ベース
エピタキシャル層１０にダメージを与えることはない。
その後、開口１６にさらされた部分の金属シリサイド膜
１２のみを、ウェット系のエッチングで除去する（図２
（ｅ）参照）。
ト・リソグラフィ技術を用いて酸化膜１４に開口１６を
形成する。この時、酸化膜１４のエッチング条件では金
属シリサイド膜１２でエッチングはストップし、ベース
エピタキシャル層１０にダメージを与えることはない。
その後、開口１６にさらされた部分の金属シリサイド膜
１２のみを、ウェット系のエッチングで除去する（図２
（ｅ）参照）。
【００２３】その後図２（ｆ）に示すように、絶縁物た
とえば窒化膜を所定の厚さで堆積し、反応性イオンエッ
チングを行うことによってスペーサ１８を形成し、エミ
ッタの形成される開口１９が形成される。
とえば窒化膜を所定の厚さで堆積し、反応性イオンエッ
チングを行うことによってスペーサ１８を形成し、エミ
ッタの形成される開口１９が形成される。
【００２４】その後、図２（ｇ）に示すように、全面に
多結晶シリコン２０を堆積し、砒素をイオン注入後、熱
工程を加えてベースエピタキシャル層１０内に砒素を拡
散させ、エミッタ層２２を形成する。なお、ここで砒素
をイオン注入する代わりに多結晶シリコン２０を、すで
に砒素がドープされた多結晶シリコンにする事も可能で
ある。また多結晶シリコンの代わりに砒素のドープされ
たシリコン結晶をエピタキシャル成長させても良い。
多結晶シリコン２０を堆積し、砒素をイオン注入後、熱
工程を加えてベースエピタキシャル層１０内に砒素を拡
散させ、エミッタ層２２を形成する。なお、ここで砒素
をイオン注入する代わりに多結晶シリコン２０を、すで
に砒素がドープされた多結晶シリコンにする事も可能で
ある。また多結晶シリコンの代わりに砒素のドープされ
たシリコン結晶をエピタキシャル成長させても良い。
【００２５】その後は、全面に層間絶縁膜２６を堆積
し、この層間絶縁膜２６および酸化膜１４にエミッタ電
極２０、ベース層１０、コレクタ電極６ａとのコンタク
トを取るための開口を各々形成する（図１参照）。そし
て全面に金属（例えばＡｌ）をスパッタリング法を用い
て上記コンタクトを埋込むように堆積した後、パターニ
ングすることにより金属電極２７，２８，２９を形成し
てバイポーラトランジスタを完成する（図１参照）。
し、この層間絶縁膜２６および酸化膜１４にエミッタ電
極２０、ベース層１０、コレクタ電極６ａとのコンタク
トを取るための開口を各々形成する（図１参照）。そし
て全面に金属（例えばＡｌ）をスパッタリング法を用い
て上記コンタクトを埋込むように堆積した後、パターニ
ングすることにより金属電極２７，２８，２９を形成し
てバイポーラトランジスタを完成する（図１参照）。
【００２６】この製造方法によれば、従来の方法と異な
りエッチングストッパ膜を形成する必要がないため、製
造工程が従来の場合よりも少なくなる。また、横方向エ
ピタキシャル成長技術により、非常に小さいベース・コ
レクタ間容量の達成が可能となる。その結果、素子の高
速化が可能となる。またベース抵抗を低くすることが可
能となるので熱雑音の発生も抑えることが出来るので、
アナログ分野への応用でも大きな効果を得ることができ
る。
りエッチングストッパ膜を形成する必要がないため、製
造工程が従来の場合よりも少なくなる。また、横方向エ
ピタキシャル成長技術により、非常に小さいベース・コ
レクタ間容量の達成が可能となる。その結果、素子の高
速化が可能となる。またベース抵抗を低くすることが可
能となるので熱雑音の発生も抑えることが出来るので、
アナログ分野への応用でも大きな効果を得ることができ
る。
【００２７】
【発明の効果】以上述べたように、本発明によれば、ベ
ース抵抗を可及的に低くすることができる。
ース抵抗を可及的に低くすることができる。
【図１】本発明による半導体装置の一実施の形態の構成
を示す断面図。
を示す断面図。
【図２】図１に示す実施の形態の半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図３】従来の半導体装置の構成を示す断面図。
２ 半導体基板 ４ 高濃度埋込み層 ６ コレクタ層 ６ａ コレクタ電極 ８ 素子分離絶縁膜 １０ ベース層 １２ 高融点金属シリサイド膜 １４ 絶縁膜 １６ 開口 １８ スペーサ（絶縁膜） １９ 開口 ２０ エミッタ電極 ２２ エミッタ層 ２６ 層間絶縁膜 ２７ 金属電極 ２８ 金属電極 ２９ 金属電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB02 BB14 BB25 DD07 DD37 DD55 DD64 DD65 DD72 DD78 DD84 EE12 EE15 EE17 GG06 5F003 AP07 BA25 BA96 BB05 BB08 BB90 BC08 BC90 BE07 BE08 BE90 BF03 BF06 BF90 BG03 BH07 BH94 BM01 BP06 BP31 BP93
Claims (2)
- 【請求項１】第１導電型の半導体基板に形成された第１
導電型と異なる第２導電型の半導体層と、 前記半導体層上に形成されて素子分離絶縁膜によって素
子分離された第２導電型のコレクタ領域およびコレクタ
電極領域と、 前記コレクタ領域を覆う領域上に形成された第１導電型
のベース層と、 このベース層の表面領域の一部分領域に形成された第２
導電型のエミッタ層と、 このエミッタ層が形成された領域を除く前記ベース層の
表面領域に前記エミッタ層と分離されて形成された導電
膜と、 前記エミッタ層上に形成されたエミッタ電極と、 前記ベース層および前記導電膜と前記エミッタ電極とを
電気的に分離する絶縁層と、 を備えたことを特徴とする半導体装置。 - 【請求項２】第１導電型の半導体層を有するシリコン半
導体基板上に第１導電型のエピタキシャル層を形成する
工程と、 前記エピタキシャル層をパターニングしてコレクタ領域
とコレクタ電極領域に分離するとともにその後、絶縁膜
を埋込むことによりコレクタ領域とコレクタ電極領域を
素子分離する工程と、 選択的エピタキシャル技術を用いて前記コレクタ領域を
覆う領域上に、前記第１導電型と異なる第２導電型の不
純物を含む単結晶シリコンからなるベース層を形成する
工程と、 前記ベース層上に金属シリサイド膜を形成する工程と、 全面に層間絶縁膜を堆積した後、この層間絶縁膜および
前記金属シリサイド膜を順次パターニングすることによ
り前記ベース層に達する開口を形成する工程と、 前記開口の側面に絶縁物からなるスペーサを形成する工
程と、 第１導電型の不純物を含む多結晶シリコン膜を堆積した
後、熱拡散により前記ベース層の表面領域に第１導電型
のエミッタ層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10293569A JP2000124223A (ja) | 1998-10-15 | 1998-10-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10293569A JP2000124223A (ja) | 1998-10-15 | 1998-10-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124223A true JP2000124223A (ja) | 2000-04-28 |
Family
ID=17796447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10293569A Pending JP2000124223A (ja) | 1998-10-15 | 1998-10-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124223A (ja) |
-
1998
- 1998-10-15 JP JP10293569A patent/JP2000124223A/ja active Pending
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