KR100568863B1 - 이종접합 바이폴라 트랜지스터 제조 방법 및 이를 이용한바이씨모스 소자 제조 방법 - Google Patents
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Abstract
본 발명은 바이씨모스 소자에 포함된 이종접합 바이폴라 트랜지스터의 성능을 향상시킴으로써 높은 주파수에서 동작하는 rf 집적회로를 구현할 수 있도록 하는 것으로, 종래의 기술로 바이씨모스 소자 제작시 발생하는 베이스 콘택부 식각에 의한 콘택 저항 증가 및 rf 특성 저하를 선택적 에피택셜 성장법을 도입하여 방지하는 방법을 제시한다.
이종접합 바이폴라 트랜지스터, 바이씨모스 소자, 베이스, 규소게르마늄
Description
도 1은 종래 기술에 의해 바이씨모스 소자를 제작하는 경우, CMOS 측벽 옆에 규소게르마늄이 잔류하는 현상을 보여주는 단면도이다.
도 2는 종래 기술에 의하여 바이씨모스 소자 제작시 불균일한 실리사이드가 형성되고 베이스 콘택 영역에서 하부 소자 분리막이 식각되는 현상을 설명하기 위한 단면도이다.
도 3a내지 도 3h는 본 발명에 따른 규소게르마늄을 이용한 바이씨모스 소자 제조 방법을 설명하기 위한 소자의 단면도들이다.
본 발명은 이종접합 바이폴라 트랜지스터 제조 방법 및 이를 이용한 바이씨모스 소자 제조 방법에 관한 것으로, 소자 제작시 발생하는 베이스 콘택부 식각에 의한 콘택 저항 증가 및 rf 특성 저하를 씨드층 도입과 선택적 에피택셜 성장법을 이용하여 해결한다.
바이씨모스(BICMOS) 소자는 단일 기판 상에서 CMOS 트랜지스터와 바이폴라 트랜지스터로 구성된 소자이다.
규소게르마늄(SiGe) 에피택셜 층을 베이스로 하는 규소게르마늄 이종접합 바이폴라 트랜지스터는 종래기술의 규소 바이폴라 트랜지스터에 비해 rf 동작 특성이 뛰어난 장점을 갖는데 이것은 게르마늄이 가지고 있는 두 가지 고유한 특성에서 비롯된다.
하나는 규소에 비해서 상대적으로 작은 에너지 밴드 갭이고, 또 다른 하나는 규소와 비슷한 격자 상수이다. 순수한 게르마늄의 에너지 밴드 갭은 규소에 비하여 약 0.4eV 작으며, 규소게르마늄 혼합물의 에너지 밴드 갭은 게르마늄의 분률에 반비례하여 감소한다.
한편 규소게르마늄층이 규소 기판과 정합(coherency)을 이루어서 규소게르마늄층 내에 압축응력이 잔류하는 경우에는 그 에너지 밴드 갭은 더욱 감소하게 되는데 게르마늄과 규소의 격자 상수 차이는 상온에서 4.17 %에 불과하고 그 결정구조가 동일하기 때문에 규소 기판 위에 증착된 규소게르마늄 층은 규소 격자와 정합을 이루면서 충분히 작은 에너지 밴드 갭을 가질 수 있다.
즉, CVD나 MBE 등의 증착 방법을 이용하여 게르마늄의 함유량을 조절하면서 원하는 밴드 갭을 갖는 규소게르마늄 에피택셜 층을 규소 기판 위에 성장시키는 것이 가능한 것이다.
이 규소게르마늄층에 p형 불순물을 도핑하여 npn형 바이폴라 트랜지스터의 베이스로 사용하게 되면 에미터와 베이스 접합에서 밴드갭 차이에 의한 소수 캐리어(minority carrier) 농도의 증가로 트랜지스터의 전류 이득이 규소만 사용한 경우에 비하여 커지게 된다.
따라서 규소게르마늄 이종접합 바이폴라 트랜지스터에서는 전류이득의 손해를 감수하면서 베이스의 불순물 농도를 높일 수 있다. 바이폴라 트랜지스터의 전류이득은 베이스의 불순물 농도에 반비례하는데 규소게르마늄 이종접합 바이폴라 트랜지스터의 경우 에너지 밴드 갭 차이에 의한 전류이득 상승 효과가 있기 때문에 규소 바이폴라 트랜지스터에 비하여 불순물 농도를 증가시켜도 전류이득은 동일한 수준으로 유지할 수 있다.
베이스에 불순물이 많이 도핑될수록 베이스 내의 펀치-스루(punch-through) 현상을 방지하는데 유리하므로 베이스 두께를 얇게 할 수 있으며, 이때 베이스를 통과하는 전하의 통과시간(transit time)이 짧아지므로 트랜지스터의 동작속도가 빨라지게 된다. 또한 불순물 농도에 반비례하여 베이스의 면저항이 감소되므로 베이스 저항이 낮아질수록 좋아지는 트랜지스터의 잡음특성도 개선된다.
빠른 동작속도 특성을 갖는 SiGe 이종접합 바이폴라 트랜지스터와 낮은 전력소모 특성을 갖는 CMOS 트랜지스터를 필요에 따라 선택하여 사용하면 각 트랜지스터의 장점을 활용하여 원하는 특성의 rf 집적회로(IC)를 용이하게 설계할 수 있으므로 SiGe 이종접합 바이폴라 트랜지스터와 CMOS 트랜지스터를 단일 공정으로 형성하는 바이씨모스(BICMOS) 제조 방법의 필요성이 점차 커지고 있다.
그러나, SiGe 이종접합 바이폴라 트랜지스터와 CMOS 트랜지스터를 단일 공정으로 형성하는 BICMOS 제작 방법에 의하면, 규소게르마늄 에피택셜 층이 이미 형성된 CMOS 상부에 증착되도록 구성되는 것이 일반적이므로 SiGe 이종접합 바이폴라 트랜지스터의 베이스 영역을 확정할 때, 건식 식각 시간이 충분히 길지 않으면 이미 형성되어 있는 CMOS 소자(예를 들어, 이 소자의 측벽 산화막 등)에 규소게르마늄이 잔류하게 되는 문제점이 발생할 수 있다.
한편, 일반적인 자기정렬 실리사이드 공정과는 달리 Ti은 규소게르마늄 층 위에서 불균일한 실리사이드를 형성하는 특성이 있다. 이러한 현상은 Ti 실리사이드 격자(lattice)를 통한 게르마늄의 확산속도가 Ti 실리사이드 입계(grain boundary)를 통한 게르마늄의 확산속도 및 Ti 실리사이드 격자를 통한 규소의 확산속도에 비해 극히 작기 때문에 발생하는 것으로 상기의 공정으로 게르마늄이 포함된 베이스 전극 위에 Ti 실리사이드를 형성하면 Ti 실리사이드 입계가 존재하는 곳에 우선적으로 Ti 실리사이드 돌출부(protrusion)가 형성된다.
Ti 실리사이드는 건식 식각 조건에서 용이하게 제거되므로 Ti 실리사이드 돌출부와 하부 산화막이 연속적으로 식각되어 베이스 콘택 저항이 급격하게 증가한다. 이와 같은 콘택 저항의 증가는 규소게르마늄 이종접합 바이폴라 트랜지스터의 rf 특성 및 잡음 특성을 저하시키게 된다.
도 1은 CMOS 소자의 측벽 산화막 옆으로 규소게르마늄막이 형성되어 있는 상황을 나타내고 있는 SEM사진이다.
즉, 종래기술로 규소게르마늄 바이씨모스 소자를 제작하게 되면 측벽 산화막까지 형성된 CMOS 위에 베이스로 작용할 규소게르마늄이 강제적으로 증착된다. 건식 식각으로 베이스 영역을 확정할 때 규소게르마늄은 비등방적으로 (anisotropically) 식각되므로 이러한 규소게르마늄 잔류물은 소오스-드레인 영역 위에 형성되는 Ti 실리사이드의 면적을 감소시켜서 소오스-드레인 저항을 증가시키게 되며, 이와 더불어 건식 식각 조건에 따른 그 잔류량의 변동에 의하여 CMOS의 재현성을 저하시킨다.
따라서 이와 같은 불필요한 측벽 규소게르마늄막 형성을 방지하여야 하는데 이것을 위해서는 편평한 규소게르마늄 층을 식각하는 경우보다 수배의 식각 시간으로 베이스 영역을 확정하거나, 새로운 방법을 도입하여야 한다. 그러나 식각 시간을 증가시키는 것은 생산성 측면에서 바람직하지 못하며 식각 시간이 지나치게 길어지면 소오스-드레인 상부의 산화막 및 그 하부의 규소도 제거되는 현상이 발생하게 되는 문제가 있다.
한편, 소자의 rf 특성을 향상시키기 위하여 에미터 및 콜렉터와 접촉하여 트랜지스터로 작용하는 영역을 제외한 나머지 영역의 규소게르마늄층 위에 저저항의 금속(예컨대 Ti) 실리사이드를 형성하게 되는데 규소와 금속의 반응과는 달리 규소게르마늄과 금속의 반응 후에는 불균일한 두께의 금속 실리사이드가 형성된다.
이것은 금속 실리사이드 격자(lattice) 및 입계(grain boundary)를 통한 게르마늄의 확산속도 차이에 의하여 발생하는 것이다. 금속 실리사이드 격자 내에서의 게르마늄 확산속도는 규소 확산속도의 약 1/1000 정도에 불과하지만, 입계를 통 해서는 게르마늄이 순간적으로(instantaneously) 확산되는 것으로 알려져 있다. 금속 실리사이드 층을 통해 확산된 규소와 게르마늄이 상부의 금속과 반응함으로써 금속 실리사이드가 형성되므로 확산속도 차이에 의하여 위치에 따라 두께가 두꺼운 부분 및 얇은 부분이 혼재하게 된다.
도 2는 종래 기술에 의하여 바이씨모스 소자 제작시 불균일한 실리사이드가 형성되고 베이스 콘택 영역에서 하부 소자 분리막이 식각되는 현상을 설명하기 위한 단면도이다.
도 2를 참조하면, 게르마늄은 Ti 실리사이드 층(15)의 입계(16)를 통해서 빠르게 확산되기 때문에 Ti 실리사이드 입계(16) 주변에서는 규소게르마늄 층(17)을 관통해서 하부 소자 분리막(18)에 도달하는 돌출부(protrusion)가 형성되고 이외의 영역에서는 두께가 얇은 실리사이드가 형성된다. 콘택 형성을 위한 산화막(19) 건식 식각시 Ti 실리사이드 돌출부가 제거되면서 하부 소자 분리막 (18)도 연속적으로 제거되는데 후속공정으로 금속층을 증착하면 금속과 규소게르마늄 또는 실리사이드가 접촉하는 면적이 작기 때문에 베이스 콘택 저항이 급격하게 증가한다.
따라서, 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 소정 두께의 씨드층을 형성하고, 선택적 에피택셜 성장법(selective epitaxial growth)으로 콜렉터 및 씨드층 상부의 소정 영역에 규소게르마늄을 증착함으로써 상기한 단점을 해소할 수 있는 이종접합 바이폴라 트랜지스터 제조 방법 및 이를 이용한 바이씨모스 소자 제조 방법을 제공하는 데 그 목적이 있다.
상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일측면은 소정의 공정을 통해 실리콘 기판에 소자 분리막, 콜렉터, 콜렉터 연결부가 형성된 구조 상부에 게이트 산화막인 제 1 산화막을 형성하는 단계; 전체 상부면에 규소층인 제 1 전도층을 증착하고 패터닝하여 상기 소자 분리막의 일부영역 상부에 씨드층을 형성하는 단계; 상기 콜렉터 상부의 제 1 산화막을 제거하는 단계; 상기 콜렉터 및 씨드층 상부 소정 영역에 게르마늄을 포함하는 에피택셜층을 선택적으로 증착하여 베이스 및 베이스 전극을 형성하는 단계; 전체 상부면에 저온 산화막인 제 2 산화막을 증착한 후 상기 콜렉터 영역의 일부를 오프닝하는 단계; 전체 상부면에 규소게르마늄층인 제 2 전도층을 형성한 후 패터닝하여 상기 베이스의 소정 영역 상에 에미터 전극이 형성하는 단계를 포함하는 이종접합 바이폴라 트랜지스터 제조 방법를 제공한다.
본 발명의 다른 측면은 소정의 공정을 통해 반도체 기판에 소자 분리막, 콜렉터, 콜렉터 연결부, n-웰 및 p-웰이 각각 형성된 상태에서 상기 콜렉터, 상기 콜렉터 연결부, 상기 n-웰 및 p-웰의 반도체 기판 상에 게이트 산화막인 제 1 산화막을 형성하는 단계; 상기 n-웰에 PMOS 트랜지스터를 형성하고, 상기 p-웰에 NMOS 트랜지스터를 형성하는 단계; 전체 상부면에 규소층인 제 1 전도층을 증착하고 패터닝하여 상기 소자 분리막의 일부영역 상부에 씨드층을 형성하는 단계; 상기 콜렉터 상부의 제 1 산화막을 제거하는 단계; 상기 콜렉터 및 씨드층 상부 소정 영역에 게르마늄을 포함하는 에피택셜층을 선택적으로 증착하여 베이스 및 베이스 전극을 형성하는 단계; 전체 상부면에 저온 산화막인 제 2 산화막을 증착한 후 상기 콜렉터 영역의 일부를 오프닝하는 단계; 전체 상부면에 규소 게르마늄층인 제 2 전도층을 형성한 후 패터닝하여 상기 베이스의 소정 영역 상에 에미터 전극이 형성하는 단계를 포함하는 바이씨모스 소자 제조 방법을 제공한다.
바람직하게는, 전체 상부면에 제 1 전도 층을 증착한 후 패터닝하여 씨드층을 형성한 후, 저온 산화막인 제 3 산화막을 추가로 증착하고, 상기 콜렉터 상부의 제 1 산화막을 제거하는 단계에서 상기 씨드층 상부의 소정영역의 제 3 산화막을 함께 제거하도록 구성할 수 있다.
한편, 에미터 전극을 형성한 후, 전체 상부면에 절연막을 형성한 후 건식식각하여 측벽 절연막을 형성하는 단계를 더 포함할 수 있으며, 측벽 절연막을 형성한 후, 불순물 이온 주입을 통해 상기 에미터 전극이 형성되지 않은 영역의 상기 콜렉터에 외부 베이스를 형성하는 단계를 더 포함할 수도 있다.
한편, NMOS 및 PMOS 트랜지스터의 게이트 및 소오스-드레인, 상기 콜렉터 연결부, 상기 에미터 전극, 및 상기 베이스 전극에는 실리사이드층을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a내지 도 3h는 본 발명에 따른 규소게르마늄을 이용한 바이씨모스 소자 제조 방법을 설명하기 위한 소자의 단면도로서, 선택적 에피택셜 성장법을 사용하는 규소게르마늄 바이씨모스 소자의 연속적인 제조 단계를 설명한 단면도이다.
도 3a를 참조하면, 반도체 기판에 소자 분리막(26), 바이폴라의 콜렉터(27), 콜렉터 연결부(28), n-웰(29) 및 p-웰(30)이 각각 형성된 상태에서 기판상에 제 1 산화막인 게이트 산화막(31)을 형성한다. 게이트 산화막(31) 상에 게이트 전극을 형성하기 위한 제 1 폴리실리콘층을 형성하고 포토 리소그라피 공정 및 건식 식각을 통해 제 1 폴리실리콘층을 식각하여 p-웰(30) 상부에는 NMOS의 게이트 전극(32)을 형성하고, n-웰(29) 상부에는 PMOS의 게이트 전극(33)을 형성한다.
이후, 포토 리소그라피 공정을 거쳐 p-웰(30)에는 N형 LDD(도시되지 않음)를 형성하고, n-웰(29)에는 P형 LDD(도시되지 않음)를 형성한다. 이후, CVD 공정을 통해 저온 산화막을 증착한 후 건식 식각을 실시하여 게이트 전극(32 및 33)의 측벽에 측벽 산화막(34)을 형성한다.
이후, 전체 상부에 다시 열산화막을 형성하여 식각된 게이트 산화막(31)의 두께를 보충한다. 다시 포토 리소그라피 공정을 거쳐 p-웰(30)에는 N 형 소오스-드레인(35)을 형성하고, n-웰(29)에는 P 형 소오스-드레인 (36)을 형성한 후 열처리를 실시하여 소오스-드레인의 도펀트를 활성화시킨다. 이로써, CMOS 트랜지스터가 제조된다.
도 3b를 참조하면, 전체 상부에 CVD를 이용하여 40 내지 120nm 두께의 전도성의 제 1 전도층인 규소층을 증착한다. 포토리소그라피 공정을 실시하고 건식 식각을 통해 베이스 전극의 씨드층(37)을 정의한다. 씨드층(37)의 두께는 충분히 얇기 때문에 건식 식각시 CMOS 소자의 측벽산화막 옆으로 또 다른 측벽이 형성되지 않는다. 이후, CVD를 이용하여 제 3 산화막인 저온 산화막(38)을 증착한다.
도 3c를 참조하면, 포토 리소그라피 공정을 통해 전체 상부를 덮고 있던 포토 레지스트(39)를 부분적으로 제거하고 건식 및 습식 식각을 이용하여 저온 산화막(38) 일부를 제거함으로써 콜렉터(27) 및 베이스 전극 씨드층(37)의 일부를 외부에 노출시킨다. 한편, 후속 공정에서 베이스 콘택이 형성될 베이스 전극 씨드층 영역 위에는 저온 산화막(38)을 잔류시킨다.
도 3d를 참조하면, 잔류 포토 레지스트를 제거하고 콜렉터(27) 및 베이스 전극 씨드층(37)의 일부 위에 선택적 에피택셜 성장법으로 제 2 전도층인 규소게르마늄 층(40)을 형성한다. 반응 기체인 SiH2Cl2, GeH4, HCl, H2 및 B2H6 등의 유량, 공정 온도 및 압력을 적절히 조절하여 산화막 위에서의 규소게르마늄의 핵생성 속도를 늦춤으로써 규소가 노출된 부분에서만 규소게르마늄 층(40)을 선택적으로 성장 시킨다.
규소게르마늄 층(40)은 단결정인 콜렉터(27) 위에서는 단결정 구조로, 다결정인 베이스 전극 씨드층(37) 위에서는 다결정 구조로 성장하게 된다. 콜렉터(27) 위에 위치한 규소게르마늄 층은 P+ 형 도전체로서 바이폴라 트랜지스터에서 베이스 역할을 하며, 베이스 전극 씨드층(37) 위에 위치한 규소게르마늄 층은 베이스 전극 의 일부로써 바이폴라 트랜지스터의 fmax 및 잡음 특성을 개선시킨다.
도 3e를 참조하면, 전체 상부에 CVD를 이용하여 제 2 산화막인 저온 산화막(41)을 증착하고 포토 리소그라피 공정 및 건식 식각을 통해 규소게르마늄 층(40) 상부의 저온 산화막 일부를 제거한다.
도 3f를 참조하면, 전체 상부에 150 내지 400nm의 두께로 다결정 규소 층을 형성한다. 이후 포토 리소그라피 공정 및 건식 식각을 통해 규소게르마늄 층(40) 상부의 소정 영역에 다결정 규소 층을 잔류시키고, 연속적으로 건식 식각을 통해 상기의 저온 산화막(41)을 제거하여 다결정 규소 층으로 이루어진 에미터 전극(42)을 형성한다. 이후, 전체 상부에 CVD 방법으로 약 200nm 두께의 산화막을 증착하고 건식 식각을 실시하여 에미터 전극의 측벽 산화막(43)을 형성한다. 측벽 산화막(43) 형성 직전에 포토 리소그라피 공정을 실시하고 붕소나 BF2를 이온주입 하여 외부 베이스(도시되지 않음)를 형성할 수도 있다.
도 3g를 참조하면, 포토 리소그라피 공정 및 건식 식각을 통해 CMOS 상부의 잔류 산화막을 제거하고, Ti/TiN을 증착하고, 1차 열처리하여 에미터 전극(42), 콜렉터 연결부(28), 규소게르마늄 층(40)의 소정 영역, 게이트 전극(32 및 33) 및 소오스-드레인(35 및 36)의 표면에 약 60 내지 70uΩcm의 비저항을 갖는 고저항 Ti 실리사이드를 형성한다. 이후 산화막 위에서 반응하지 않은 채로 남아 있는 Ti/TiN을 습식 식각으로 제거하고, 2차 열처리하여 약 15 내지 20uΩcm의 비저항을 갖는 저저항 Ti 실리사이드 층(44)을 형성한다. 실리사이드층은 Ti, Co 또는 Ni이 가능하다.
도 3h를 참조하면, 전체 상부에 CVD를 이용하여 산화막(45)을 증착하고 포토 리소그라피 공정 및 건식 식각을 통해 산화막의 일부를 제거한다. 이후 전체 상부에 금속 층을 증착하고 포토 리소그라피 공정 및 건식 식각을 통해 금속선(metal line) (46)을 확정한다. 특히, 베이스 전극 씨드층(37)과 그 상부의 금속선(46)이 연결되는 베이스 콘택 영역에 Ti 실리사이드 층이 존재하지 않으므로 도 3a에서와 같은 콘택 저항 증가 문제가 발생하지 않는다. 베이스 콘택 저항이 낮을수록 소자의 rf 특성 및 잡음 특성이 개선되므로 결과적으로 고성능의 rf 회로를 구현하는 것이 가능해 진다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 바와 같이 본 발명은 CMOS 위에 규소게르마늄 층이 증착되지 않고 얇은 두께의 씨드층만 증착되므로 CMOS 측벽 산화막 옆으로 또 다른 측벽이 생기는 현상을 억제하는 효과가 있다.
또한, 선택적 에피택셜 성장법을 사용하여 베이스 콘택 영역에는 규소게르마늄이 증착되지 않게 함으로써 종래의 기술로 자기정렬 방식의 Ti 실리사이드를 형성할 때 발생하는 하부 소자 분리막 식각에 의한 베이스 콘택 저항 증가를 방지하여 결과적으로 소자의 rf 특성 및 잡음 특성이 개선되는 효과가 있다.
따라서, 본 발명은 바이씨모스 소자에 포함된 규소게르마늄 이종접합 바이폴라 트랜지스터의 성능을 향상시킴으로써 높은 주파수에서 동작하는 rf 집적회로를 구현할 수 있도록 한다.
Claims (16)
- 소정의 공정을 통해 실리콘 기판에 소자 분리막, 콜렉터, 콜렉터 연결부가 형성된 구조 상부에 게이트 산화막인 제 1 산화막을 형성하는 단계;전체 상부면에 제 1 전도층을 증착하고 패터닝하여 상기 소자 분리막의 일부영역 상부에 씨드층을 형성하는 단계;상기 콜렉터 상부의 제 1 산화막을 제거하는 단계;상기 콜렉터 및 씨드층 상부 소정 영역에 게르마늄을 포함하는 에피택셜층을 선택적으로 증착하여 베이스 및 베이스 전극을 형성하는 단계;전체 상부면에 저온 산화막인 제 2 산화막을 증착한 후 상기 콜렉터 영역의 일부를 오프닝하는 단계; 및전체 상부면에 제 2 전도층을 형성한 후 패터닝하여 상기 베이스의 소정 영역 상에 에미터 전극이 형성하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조 방법.
- 제 1 항에 있어서,전체 상부면에 제 1 전도 층을 증착한 후 패터닝하여 씨드층을 형성한 후,저온 산화막인 제 3 산화막을 추가로 증착하고, 상기 콜렉터 상부의 제 1 산화막을 제거하는 단계에서 상기 씨드층 상부의 소정영역의 제 3 산화막을 함께 제거하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 에피택셜 층은 규소게르마늄 혼합물로 이루어진 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 전도층 및 제 2 전도층은 규소 및 게르마늄 중 적어도 하나를 포함하는 규소층 또는 규소게르마늄층인 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 에미터 전극을 형성한 후,전체 상부면에 절연막을 형성한 후 건식식각하여 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조 방법.
- 제 5 항에 있어서, 상기 측벽 절연막을 형성한 후,불순물 이온 주입을 통해 상기 에미터 전극이 형성되지 않은 영역의 상기 콜렉터에 외부 베이스를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 베이스 전극에 실리사이드 층을 형성하는 단계를 더 포함하여 이루어지 는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조 방법.
- 제 7 항에 있어서,상기 실리사이드층은 Ti, Co 또는 Ni을 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터 제조 방법.
- 소정의 공정을 통해 반도체 기판에 소자 분리막, 콜렉터, 콜렉터 연결부, n-웰 및 p-웰이 각각 형성된 상태에서 상기 콜렉터, 상기 콜렉터 연결부, 상기 n-웰 및 p-웰의 반도체 기판 상에 게이트 산화막인 제 1 산화막을 형성하는 단계;상기 n-웰에 PMOS 트랜지스터를 형성하고, 상기 p-웰에 NMOS 트랜지스터를 형성하는 단계;전체 상부면에 제 1 전도층을 증착하고 패터닝하여 상기 소자 분리막의 일부영역 상부에 씨드층을 형성하는 단계;상기 콜렉터 상부의 제 1 산화막을 제거하는 단계;상기 콜렉터 및 씨드층 상부 소정 영역에 게르마늄을 포함하는 에피택셜층을 선택적으로 증착하여 베이스 및 베이스 전극을 형성하는 단계;전체 상부면에 저온 산화막인 제 2 산화막을 증착한 후 상기 콜렉터 영역의 일부를 오프닝하는 단계; 및전체 상부면에 제 2 전도층을 형성한 후 패터닝하여 상기 베이스의 소정 영역 상에 에미터 전극이 형성하는 단계를 포함하는 것을 특징으로 하는 바이씨모스 소자 제조 방법.
- 제 9 항에 있어서,전체 상부면에 제 1 전도 층을 증착한 후 패터닝하여 씨드층을 형성한 후,저온 산화막인 제 3 산화막을 추가로 증착하고, 상기 콜렉터 상부의 제 1 산화막을 제거하는 단계에서 상기 씨드층 상부의 소정영역의 제 3 산화막을 함께 제거하는 것을 특징으로 하는 바이씨모스 소자 제조 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 에피택셜 층은 규소게르마늄 혼합물로 이루어진 것을 특징으로 하는 바이씨모스 소자 제조 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 제 1 전도층 및 제 2 전도층은 규소 및 게르마늄 중 적어도 하나를 포함하는 규소층 또는 규소게르마늄층인 것을 특징으로 하는 바이씨모스 소자 제조 방법.
- 제 9 항 또는 제 10 항에 있어서, 상기 에미터 전극을 형성한 후,전체 상부면에 절연막을 형성한 후 건식식각하여 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이씨모스 소자 제조 방법.
- 제 13 항에 있어서, 상기 측벽 절연막을 형성한 후,불순물 이온 주입을 통해 상기 에미터 전극이 형성되지 않은 영역의 상기 콜렉터에 외부 베이스를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 바이씨모스 소자 제조 방법.
- 제 9 항 또는 제 10 항에 있어서,상기 NMOS 및 PMOS 트랜지스터의 게이트 및 소오스-드레인, 상기 콜렉터 연결부, 상기 에미터 전극, 및 상기 베이스 전극에 실리사이드 층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 바이씨모스 소자 제조 방법.
- 제 15 항에 있어서,상기 실리사이드 층은 Ti, Co 또는 Ni을 포함하는 것을 특징으로 하는 바이씨모스 소자 제조 방법.
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| KR1020030097265A KR100568863B1 (ko) | 2003-12-26 | 2003-12-26 | 이종접합 바이폴라 트랜지스터 제조 방법 및 이를 이용한바이씨모스 소자 제조 방법 |
Applications Claiming Priority (1)
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