JPH0855989A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH0855989A JPH0855989A JP18808494A JP18808494A JPH0855989A JP H0855989 A JPH0855989 A JP H0855989A JP 18808494 A JP18808494 A JP 18808494A JP 18808494 A JP18808494 A JP 18808494A JP H0855989 A JPH0855989 A JP H0855989A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- electrode layer
- back gate
- gate electrode
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】Ｘ線などの放射線照射による埋込み酸化膜での
トラップや固定電荷の生成が防止または大幅に抑制でき
るＳＯＩ構造のＭＯＳ型半導体装置およびその製造方法
を提供する。 【構成】チャネル部下方の薄い埋込み酸化膜１２の下側
にバックゲート電極層１３を有し、このバックゲート電
極層に隣接してその下側に構造強化用の厚い酸化膜１４
および１６を有し、この厚い酸化膜に隣接してその下側
に底部電極層１７とＳｉ基板１８を有する構造とし、バ
ックゲート電極層１３を接地電位などの固定電位に保つ
か、ゲート電極と同一電位に保つ。またバックゲート電
極層１３と底部電極層１７間に電位差を加えて構造強化
用の厚い酸化膜内に電界を印加する。
トラップや固定電荷の生成が防止または大幅に抑制でき
るＳＯＩ構造のＭＯＳ型半導体装置およびその製造方法
を提供する。 【構成】チャネル部下方の薄い埋込み酸化膜１２の下側
にバックゲート電極層１３を有し、このバックゲート電
極層に隣接してその下側に構造強化用の厚い酸化膜１４
および１６を有し、この厚い酸化膜に隣接してその下側
に底部電極層１７とＳｉ基板１８を有する構造とし、バ
ックゲート電極層１３を接地電位などの固定電位に保つ
か、ゲート電極と同一電位に保つ。またバックゲート電
極層１３と底部電極層１７間に電位差を加えて構造強化
用の厚い酸化膜内に電界を印加する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置およ
びその製造方法に係り、特に、ＳＯＩ(Silicon on Insu
lator）構造を有するＭＯＳ型半導体装置およびその製
造方法に関する。
びその製造方法に係り、特に、ＳＯＩ(Silicon on Insu
lator）構造を有するＭＯＳ型半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】従来のＳＯＩ構造を有するＭＯＳ型半導
体装置の一例として、ＳＩＭＯＸ（Separation by IMpl
anted-OXygen）法により作成したＣＭＯＳデバイスを図
２に示す。ここで２１はｎ型（１００）Ｓｉ基板、２２
は酸素イオンを打ち込んで形成した埋込み酸化膜、２９
はその上のＳｉ層、すなわち、ＳＯＩ層である。
体装置の一例として、ＳＩＭＯＸ（Separation by IMpl
anted-OXygen）法により作成したＣＭＯＳデバイスを図
２に示す。ここで２１はｎ型（１００）Ｓｉ基板、２２
は酸素イオンを打ち込んで形成した埋込み酸化膜、２９
はその上のＳｉ層、すなわち、ＳＯＩ層である。
【０００３】ｎＭＯＳトランジスタはこのＳＯＩ層上
に、ｎ＋層２３と２５をソースとドレイン、ｐ層２４を
チャネル部として形成され、ｐＭＯＳトランジスタはｐ
＋層２６と２８をドレインとソース、ｎ層２７をチャネ
ル部として形成されている。201は素子分離のためのフ
ィールド酸化膜、２０２はゲート酸化膜、２０３はポリ
シリコンゲート電極である。
に、ｎ＋層２３と２５をソースとドレイン、ｐ層２４を
チャネル部として形成され、ｐＭＯＳトランジスタはｐ
＋層２６と２８をドレインとソース、ｎ層２７をチャネ
ル部として形成されている。201は素子分離のためのフ
ィールド酸化膜、２０２はゲート酸化膜、２０３はポリ
シリコンゲート電極である。
【０００４】ＳＯＩ構造ＣＭＯＳデバイスでは、バルク
Ｓｉに形成された通常構造のCMOSデバイスに比べて、
１）短チャネル効果を抑制できる、２）サブスレッショ
ルド係数を縮小でき急峻な電流立上り特性が実現でき
る、３）拡散層容量と配線容量を低減できる、４）ラッ
チアップを防止できる、５）アルファ線，Ｘ線などの放
射線による論理回路の情報反転、すなわちソフトエラー
を防止できる、６）製造プロセスを簡略化できる、など
の利点がある。
Ｓｉに形成された通常構造のCMOSデバイスに比べて、
１）短チャネル効果を抑制できる、２）サブスレッショ
ルド係数を縮小でき急峻な電流立上り特性が実現でき
る、３）拡散層容量と配線容量を低減できる、４）ラッ
チアップを防止できる、５）アルファ線，Ｘ線などの放
射線による論理回路の情報反転、すなわちソフトエラー
を防止できる、６）製造プロセスを簡略化できる、など
の利点がある。
【０００５】
【発明が解決しようとする課題】ＳＯＩ構造のＣＭＯＳ
デバイスには上記の利点があるものの、低電圧動作が必
須のディープサブミクロンＵＬＳＩの基本デバイスとし
て使用するには、一層の高性能化が必要であり、とくに
電流駆動力とサブスレッショルド特性の向上が重要であ
る。
デバイスには上記の利点があるものの、低電圧動作が必
須のディープサブミクロンＵＬＳＩの基本デバイスとし
て使用するには、一層の高性能化が必要であり、とくに
電流駆動力とサブスレッショルド特性の向上が重要であ
る。
【０００６】また宇宙空間などの放射線環境下で動作さ
せる電子装置や電子計算機用CMOSには、前述の５）のソ
フトエラー防止効果により、ＳＯＩ構造が極めて有用で
あるが、以下の課題がある。
せる電子装置や電子計算機用CMOSには、前述の５）のソ
フトエラー防止効果により、ＳＯＩ構造が極めて有用で
あるが、以下の課題がある。
【０００７】すなわち、宇宙空間などの放射線環境下で
は、ソフトエラーに加えてＸ線などの放射線が酸化膜中
にトラップや正の固定電荷を生成し、これにより特性が
変動するという大きな問題がある。Ｘ線などの放射線は
酸化膜中に電子ホール対を生成し、そのホールが酸化膜
中にトラップ（Ｅ′センタ，ＳｉＯ3 ・）と正の固定電
荷（ＳｉＯ3＋ ）を生成する。このトラップは雑音の原
因となり、正の固定電荷はしきい値を大きく変動させ、
デバイスの正常動作を不可能とする。とくにＳＯＩ構造
デバイスでは、ゲート酸化膜と埋込み酸化膜の両方にお
いて、Ｘ線などの放射線が固定電荷を生成し、これらが
しきい値の変動要因になる。埋込み酸化膜中の固定電荷
の生成は、実効的に基板バイアスを変化させ、これによ
りしきい値の変動が生じる。
は、ソフトエラーに加えてＸ線などの放射線が酸化膜中
にトラップや正の固定電荷を生成し、これにより特性が
変動するという大きな問題がある。Ｘ線などの放射線は
酸化膜中に電子ホール対を生成し、そのホールが酸化膜
中にトラップ（Ｅ′センタ，ＳｉＯ3 ・）と正の固定電
荷（ＳｉＯ3＋ ）を生成する。このトラップは雑音の原
因となり、正の固定電荷はしきい値を大きく変動させ、
デバイスの正常動作を不可能とする。とくにＳＯＩ構造
デバイスでは、ゲート酸化膜と埋込み酸化膜の両方にお
いて、Ｘ線などの放射線が固定電荷を生成し、これらが
しきい値の変動要因になる。埋込み酸化膜中の固定電荷
の生成は、実効的に基板バイアスを変化させ、これによ
りしきい値の変動が生じる。
【０００８】従来、ＳＯＩ構造の埋込み酸化膜は、約
０.３５μｍから０.５５μｍ程度と厚く形成されてお
り、このためその中に生成される正電荷の量も多く、こ
れによるしきい値の変動も大きいという重大な問題があ
った。
０.３５μｍから０.５５μｍ程度と厚く形成されてお
り、このためその中に生成される正電荷の量も多く、こ
れによるしきい値の変動も大きいという重大な問題があ
った。
【０００９】本発明の目的は、電流駆動力とサブスレッ
ショルド特性の向上が図れ、またＸ線などの放射線が照
射しても、酸化膜中でのトラップや正の固定電荷の生成
が防止または大幅に抑制できるようなＳＯＩ構造のＭＯ
Ｓ型半導体装置およびその製造方法を提供することにあ
る。
ショルド特性の向上が図れ、またＸ線などの放射線が照
射しても、酸化膜中でのトラップや正の固定電荷の生成
が防止または大幅に抑制できるようなＳＯＩ構造のＭＯ
Ｓ型半導体装置およびその製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明のＳＯＩ構造ＭＯ
ＳトランジスタおよびＣＭＯＳデバイスは、ＭＯＳトラ
ンジスタのチャネル部下方の埋込み酸化膜を従来よりも
薄くし、この薄い埋込み酸化膜に隣接してその下側にバ
ックゲート電極層を有し、このバックゲート電極層に隣
接してその下側に厚い酸化膜を有し、この厚い酸化膜に
隣接してその下側にもポリシリコン電極層、すなわち、
底部電極層を有したものである。さらに底部電極層の下
側にＳｉ基板を有する構造とした。
ＳトランジスタおよびＣＭＯＳデバイスは、ＭＯＳトラ
ンジスタのチャネル部下方の埋込み酸化膜を従来よりも
薄くし、この薄い埋込み酸化膜に隣接してその下側にバ
ックゲート電極層を有し、このバックゲート電極層に隣
接してその下側に厚い酸化膜を有し、この厚い酸化膜に
隣接してその下側にもポリシリコン電極層、すなわち、
底部電極層を有したものである。さらに底部電極層の下
側にＳｉ基板を有する構造とした。
【００１１】そしてこのバックゲート電極を接地電位な
どの固定電位に保つか、ゲート電極と同一電位に保つこ
とにしたものである。またバックゲート電極とその下方
の底部電極間に電位差をかけ、厚い酸化膜内に電界を印
加することにした。
どの固定電位に保つか、ゲート電極と同一電位に保つこ
とにしたものである。またバックゲート電極とその下方
の底部電極間に電位差をかけ、厚い酸化膜内に電界を印
加することにした。
【００１２】また本発明は、厚い酸化膜を挟んで上下に
ポリシリコン電極層を有する構造をウエハボンディング
技術により作成することにしたものである。すなわち、
図１に示すように、第一のＳｉ基板１１上にＭＯＳトラ
ンジスタおよびＣＭＯＳデバイスを形成して、そのＳｉ
基板の裏側から化学的・機械的研磨を行って薄いＳｉ結
晶層とし、その裏面にＣＶＤ法により薄い酸化膜１２，
バックゲートとなるポリシリコン層１３、および厚い酸
化膜１４を形成する。一方、第二のＳｉ基板１８上にＣ
ＶＤ法により底部電極となるポリシリコン層１７および
酸化膜１６を形成する。そして酸化膜１４と１６をポリ
イミドなどの接着層１５により接着して、本発明構造を
形成した。
ポリシリコン電極層を有する構造をウエハボンディング
技術により作成することにしたものである。すなわち、
図１に示すように、第一のＳｉ基板１１上にＭＯＳトラ
ンジスタおよびＣＭＯＳデバイスを形成して、そのＳｉ
基板の裏側から化学的・機械的研磨を行って薄いＳｉ結
晶層とし、その裏面にＣＶＤ法により薄い酸化膜１２，
バックゲートとなるポリシリコン層１３、および厚い酸
化膜１４を形成する。一方、第二のＳｉ基板１８上にＣ
ＶＤ法により底部電極となるポリシリコン層１７および
酸化膜１６を形成する。そして酸化膜１４と１６をポリ
イミドなどの接着層１５により接着して、本発明構造を
形成した。
【００１３】
【作用】本発明のＳＯＩ構造ではチャネル部下方の酸化
膜厚を薄くし、この薄い埋込み酸化膜に隣接してその下
側にバックゲート電極層を有し、このバックゲート電極
を接地電位などの固定電位に保つか、ゲート電極１０２
と同一電位に保つことにしたので、電流駆動力が向上し
サブスレッショルド係数も従来より縮小できることが明
らかである。
膜厚を薄くし、この薄い埋込み酸化膜に隣接してその下
側にバックゲート電極層を有し、このバックゲート電極
を接地電位などの固定電位に保つか、ゲート電極１０２
と同一電位に保つことにしたので、電流駆動力が向上し
サブスレッショルド係数も従来より縮小できることが明
らかである。
【００１４】また、チャネル部下方の埋込み酸化膜が薄
いので、Ｘ線などの放射線がデバイスに照射しても、膜
中でのトラップや固定電荷の生成を従来よりもずっと低
減することができた。この結果、生成電荷による基板電
位の変動を、より低い値に抑えることができた。Ｘ線な
どの放射線により酸化膜中に生成される電荷Ｑは次式で
与えられる。
いので、Ｘ線などの放射線がデバイスに照射しても、膜
中でのトラップや固定電荷の生成を従来よりもずっと低
減することができた。この結果、生成電荷による基板電
位の変動を、より低い値に抑えることができた。Ｘ線な
どの放射線により酸化膜中に生成される電荷Ｑは次式で
与えられる。
【００１５】
【数１】 Ｑ＝ｑＡ・Ｔox・ｎox （数１） ここでｑは電子電荷、Ａは酸化膜の占有面積、Ｔoxは酸
化膜厚、ｎoxは単位体積当りの正電荷の生成量である。
この電荷Ｑによる基板バイアスの変動ΔＶsubは次式で
与えられる。
化膜厚、ｎoxは単位体積当りの正電荷の生成量である。
この電荷Ｑによる基板バイアスの変動ΔＶsubは次式で
与えられる。
【００１６】
【数２】 ΔＶsub〜Ｑ／Ｃox＝ｑ・Ｔox2・ｎox／εox （数２） ここで、Ｃoxは酸化膜容量、εoxは酸化膜の誘電率であ
る。数２より、チャネル部下方の酸化膜を薄くして生成
電荷量を軽減すれば、ＭＯＳトランジスタの基板電位変
動が抑えられ、従ってしきい値変動も従来よりずっと小
さくできることが明らかである。
る。数２より、チャネル部下方の酸化膜を薄くして生成
電荷量を軽減すれば、ＭＯＳトランジスタの基板電位変
動が抑えられ、従ってしきい値変動も従来よりずっと小
さくできることが明らかである。
【００１７】本発明の構造は、チャネル部下方に薄い埋
込み酸化膜を、その下側にポリシリコンバックゲート電
極層を有するが、この構造を外力に対して安定に形成す
るにはバックゲート電極層の下側に厚い酸化膜を形成す
るなどの構造工夫が不可欠である。本発明はこのような
構造強化のために、図１に示すようにバックゲート電極
層１３の下に厚い酸化膜を有し、さらにその下側に底部
ポリシリコン電極層１７とＳｉ基板１８を有するもので
ある。
込み酸化膜を、その下側にポリシリコンバックゲート電
極層を有するが、この構造を外力に対して安定に形成す
るにはバックゲート電極層の下側に厚い酸化膜を形成す
るなどの構造工夫が不可欠である。本発明はこのような
構造強化のために、図１に示すようにバックゲート電極
層１３の下に厚い酸化膜を有し、さらにその下側に底部
ポリシリコン電極層１７とＳｉ基板１８を有するもので
ある。
【００１８】Ｘ線などの放射線は、バックゲート電極層
下方の厚い酸化膜１４，１６中にも正の固定電荷を生成
してしきい値の不安定性を引き起こす。本発明はこの厚
い酸化膜に隣接してその下側に底部電極を有し、バック
ゲート電極と底部電極間に電界を印加したので、Ｘ線な
どの放射線が酸化膜中にホールを生成しても、そのホー
ルを電界により速やかに酸化膜から掃き出すことができ
た。この結果、ホールによる酸化膜中でのトラップ
(Ｅ′センタ，ＳiＯ3・)と正の固定電荷(ＳiＯ3＋)の生
成を大幅に抑制することができた。
下方の厚い酸化膜１４，１６中にも正の固定電荷を生成
してしきい値の不安定性を引き起こす。本発明はこの厚
い酸化膜に隣接してその下側に底部電極を有し、バック
ゲート電極と底部電極間に電界を印加したので、Ｘ線な
どの放射線が酸化膜中にホールを生成しても、そのホー
ルを電界により速やかに酸化膜から掃き出すことができ
た。この結果、ホールによる酸化膜中でのトラップ
(Ｅ′センタ，ＳiＯ3・)と正の固定電荷(ＳiＯ3＋)の生
成を大幅に抑制することができた。
【００１９】また本発明はウエハボンディング技術を用
い、バックゲート下側の厚い酸化膜と、底部電極上側の
厚い酸化膜を接着して作成したので、ＭＯＳトランジス
タのチャネル部やソース，ドレイン拡散層の結晶性を良
好に保つことができた。また本発明の製造工程によりバ
ックゲート電極の下側にＳｉ基板を形成できるので、外
力などに対して極めて安定なデュアルゲートＳＯＩ構造
を作成できた。
い、バックゲート下側の厚い酸化膜と、底部電極上側の
厚い酸化膜を接着して作成したので、ＭＯＳトランジス
タのチャネル部やソース，ドレイン拡散層の結晶性を良
好に保つことができた。また本発明の製造工程によりバ
ックゲート電極の下側にＳｉ基板を形成できるので、外
力などに対して極めて安定なデュアルゲートＳＯＩ構造
を作成できた。
【００２０】
【実施例】本発明の第一の実施例を図１により説明す
る。第一の実施例は本発明によるＳＯＩ構造ｎＭＯＳト
ランジスタの試作例である。図１において１１は埋込み
酸化膜１２上のＳｉ結晶層、すなわち、ＳＯＩ層であ
り、厚さ約１μｍ以下である。１０１はＳＯＩ層上に熱
酸化法により形成したゲート酸化膜であり、その厚さは
約５から２５ｎｍであり、１０２はその上に堆積したポ
リシリコンゲート電極層であり、１０１および１０２は
紫外線リソグラフィまたは電子線（ＥＢ）リソグラフィ
により加工した。１０３および１０４はこのゲート電極
とその上のレジスト膜をマスクとして、ＳＯＩ層１１上
に砒素イオン打ち込みにより形成したｎ＋拡散層であ
り、それぞれｎＭＯＳトランジスタのソースおよびドレ
イン部となる。１０５がトランジスタのチャネル部であ
る。
る。第一の実施例は本発明によるＳＯＩ構造ｎＭＯＳト
ランジスタの試作例である。図１において１１は埋込み
酸化膜１２上のＳｉ結晶層、すなわち、ＳＯＩ層であ
り、厚さ約１μｍ以下である。１０１はＳＯＩ層上に熱
酸化法により形成したゲート酸化膜であり、その厚さは
約５から２５ｎｍであり、１０２はその上に堆積したポ
リシリコンゲート電極層であり、１０１および１０２は
紫外線リソグラフィまたは電子線（ＥＢ）リソグラフィ
により加工した。１０３および１０４はこのゲート電極
とその上のレジスト膜をマスクとして、ＳＯＩ層１１上
に砒素イオン打ち込みにより形成したｎ＋拡散層であ
り、それぞれｎＭＯＳトランジスタのソースおよびドレ
イン部となる。１０５がトランジスタのチャネル部であ
る。
【００２１】ＳＯＩ層１１と埋込み酸化膜１２の形成法
は以下のようである。先ず、ｐ型Ｓｉ基板の表面層に前
述のｎＭＯＳトランジスタを形成し、Ｓｉ基板を裏側か
ら化学的・機械的研磨して、厚さ１μｍ以下までに薄く
してＳｉ結晶層１１とする。次にその裏面にＥＣＲプラ
ズマＣＶＤ法により厚さ約０.２μｍ 以下の酸化膜を堆
積し、埋込み酸化膜１２とする。１３は１２の上にＣＶ
Ｄ法で堆積したポリシリコンゲート層であり、本発明に
おけるバックゲート電極層である。１４は構造強化のた
めに、１３上にさらにＣＶＤ法で堆積した厚い酸化膜で
ある。
は以下のようである。先ず、ｐ型Ｓｉ基板の表面層に前
述のｎＭＯＳトランジスタを形成し、Ｓｉ基板を裏側か
ら化学的・機械的研磨して、厚さ１μｍ以下までに薄く
してＳｉ結晶層１１とする。次にその裏面にＥＣＲプラ
ズマＣＶＤ法により厚さ約０.２μｍ 以下の酸化膜を堆
積し、埋込み酸化膜１２とする。１３は１２の上にＣＶ
Ｄ法で堆積したポリシリコンゲート層であり、本発明に
おけるバックゲート電極層である。１４は構造強化のた
めに、１３上にさらにＣＶＤ法で堆積した厚い酸化膜で
ある。
【００２２】一方、１６，１７はＳｉ基板とは別のＳｉ
基板１８の上にＣＶＤ法で堆積したところの本発明にお
ける底部ポリシリコン電極層および厚い酸化膜である。
厚い酸化膜１４と１６の間の接着はポリイミド（Polyim
ide)樹脂層１５によって行う。すなわち、１４と１６の
両者にポリイミドを塗布し、互いのポリイミドを約４０
０℃の温度で接着させた。このようにして本発明のＳＯ
Ｉ構造トランジスタが作成できた。
基板１８の上にＣＶＤ法で堆積したところの本発明にお
ける底部ポリシリコン電極層および厚い酸化膜である。
厚い酸化膜１４と１６の間の接着はポリイミド（Polyim
ide)樹脂層１５によって行う。すなわち、１４と１６の
両者にポリイミドを塗布し、互いのポリイミドを約４０
０℃の温度で接着させた。このようにして本発明のＳＯ
Ｉ構造トランジスタが作成できた。
【００２３】本実施例ではチャネル部下方の埋込み酸化
膜１２の厚さを約０.２μｍ 以下と薄くし、その下側の
バックゲート電極層１３の電位を接地電位などの固定電
位に保つことにしたので、チャネル部の空乏化が進み、
従来よりも電流駆動力が向上するとともにサブスレッシ
ョルド係数もより小さくなった。
膜１２の厚さを約０.２μｍ 以下と薄くし、その下側の
バックゲート電極層１３の電位を接地電位などの固定電
位に保つことにしたので、チャネル部の空乏化が進み、
従来よりも電流駆動力が向上するとともにサブスレッシ
ョルド係数もより小さくなった。
【００２４】また、チャネル部下方の埋込み酸化膜１２
が薄いので、Ｘ線などの放射線が照射しても、膜中でト
ラップや固定電荷の生成を従来よりも大幅に低減し、こ
れによる基板電位の変動をより低く抑えることができ
た。
が薄いので、Ｘ線などの放射線が照射しても、膜中でト
ラップや固定電荷の生成を従来よりも大幅に低減し、こ
れによる基板電位の変動をより低く抑えることができ
た。
【００２５】また本実施例ではバックゲート電極層１３
の下側に構造強化のために厚い酸化膜を形成している。
そしてこの厚い酸化膜へのＸ線照射効果を防止するため
に、酸化膜の下側に底部ポリシリコン電極層１７を形成
し、バックゲートと底部電極間に電界を印加した。これ
により厚い酸化膜１４，１６中にＸ線などの放射線がホ
ールを生成しても、そのホールを電界により速やかに酸
化膜から掃き出すことができた。これによりＸ線などの
放射線が照射しても、酸化膜中でのトラップ（Ｅ′セン
タ，ＳｉＯ3・）と正の固定電荷（ＳｉＯ3＋）の生成が
大幅に低減し、従来よりもはるかに高信頼度のＳＯＩ構
造ｎＭＯＳトランジスタが実現できた。
の下側に構造強化のために厚い酸化膜を形成している。
そしてこの厚い酸化膜へのＸ線照射効果を防止するため
に、酸化膜の下側に底部ポリシリコン電極層１７を形成
し、バックゲートと底部電極間に電界を印加した。これ
により厚い酸化膜１４，１６中にＸ線などの放射線がホ
ールを生成しても、そのホールを電界により速やかに酸
化膜から掃き出すことができた。これによりＸ線などの
放射線が照射しても、酸化膜中でのトラップ（Ｅ′セン
タ，ＳｉＯ3・）と正の固定電荷（ＳｉＯ3＋）の生成が
大幅に低減し、従来よりもはるかに高信頼度のＳＯＩ構
造ｎＭＯＳトランジスタが実現できた。
【００２６】図３には、本発明のｎＭＯＳトランジスタ
にＸ線を照射した時のしきい値電圧の変動結果を、従来
デバイスと比較して示した。照射Ｘ線の発生方式は管球
式であり、ターゲット電極にはタングステンを用いてい
る。照射Ｘ線の平均エネルギは５から１５ｋｅＶであ
り、Ｘ線照射量は最大２×１０6ｒａｄ までである。結
果を見ると、本発明デバイスでは従来よりもしきい値の
変動が１／２以下に抑えられ、耐放射線性が大きく向上
したことが明らかである。
にＸ線を照射した時のしきい値電圧の変動結果を、従来
デバイスと比較して示した。照射Ｘ線の発生方式は管球
式であり、ターゲット電極にはタングステンを用いてい
る。照射Ｘ線の平均エネルギは５から１５ｋｅＶであ
り、Ｘ線照射量は最大２×１０6ｒａｄ までである。結
果を見ると、本発明デバイスでは従来よりもしきい値の
変動が１／２以下に抑えられ、耐放射線性が大きく向上
したことが明らかである。
【００２７】さらにここでは本発明によるｎＭＯＳトラ
ンジスタの実施結果を述べたが、ｐＭＯＳトランジスタ
の場合にも全く同様にして構造各部の導電型を反転する
だけで、本発明が実施できる。
ンジスタの実施結果を述べたが、ｐＭＯＳトランジスタ
の場合にも全く同様にして構造各部の導電型を反転する
だけで、本発明が実施できる。
【００２８】本発明の第二の実施例を図４により説明す
る。図４において４１は埋込み酸化膜４２上のＳｉ結晶
層、すなわち、ＳＯＩ層であり、厚さ約１μｍ以下であ
る。４０１はＳＯＩ層上に熱酸化法により形成したゲー
ト酸化膜であり、その厚さは約５から２５ｎｍであり、
４０２はその上に堆積したポリシリコンゲート電極層で
ある。４０３および４０４はこのゲート電極とその上の
レジスト膜をマスクとして、ＳＯＩ層４１上に砒素イオ
ン打ち込みにより形成したｎ＋拡散層であり、それぞれ
ｎＭＯＳトランジスタのソースおよびドレイン部とな
る。４０５がトランジスタのチャネル部である。ＳＯＩ
層４１と埋込み酸化膜４２の形成法は第一の実施例と同
様である。
る。図４において４１は埋込み酸化膜４２上のＳｉ結晶
層、すなわち、ＳＯＩ層であり、厚さ約１μｍ以下であ
る。４０１はＳＯＩ層上に熱酸化法により形成したゲー
ト酸化膜であり、その厚さは約５から２５ｎｍであり、
４０２はその上に堆積したポリシリコンゲート電極層で
ある。４０３および４０４はこのゲート電極とその上の
レジスト膜をマスクとして、ＳＯＩ層４１上に砒素イオ
ン打ち込みにより形成したｎ＋拡散層であり、それぞれ
ｎＭＯＳトランジスタのソースおよびドレイン部とな
る。４０５がトランジスタのチャネル部である。ＳＯＩ
層４１と埋込み酸化膜４２の形成法は第一の実施例と同
様である。
【００２９】本実施例が第一の実施例と異なる点は、埋
込み酸化膜４２の下側に形成するバックゲート電極層を
チャネル部下方にのみに限定した点にある。すなわち、
図４において４３がバックゲートであり、埋込み酸化膜
４２上にＣＶＤ法でポリシリコン層を堆積し、紫外線リ
ソグラフィまたは電子線（ＥＢ）リソグラフィにより加
工したものである。４４はその上にＣＶＤ法で堆積した
構造強化のための厚い酸化膜である。４６，４７は、第
一の実施例と同様にして、Ｓｉ基板とは別のＳｉ基板４
８の上にＣＶＤ法で堆積したところの本発明における底
部ポリシリコン電極層および厚い酸化膜である。厚い酸
化膜４４と４６の間の接着は、第一の実施例同様にポリ
イミド（Polyimide)樹脂層４５により行った。
込み酸化膜４２の下側に形成するバックゲート電極層を
チャネル部下方にのみに限定した点にある。すなわち、
図４において４３がバックゲートであり、埋込み酸化膜
４２上にＣＶＤ法でポリシリコン層を堆積し、紫外線リ
ソグラフィまたは電子線（ＥＢ）リソグラフィにより加
工したものである。４４はその上にＣＶＤ法で堆積した
構造強化のための厚い酸化膜である。４６，４７は、第
一の実施例と同様にして、Ｓｉ基板とは別のＳｉ基板４
８の上にＣＶＤ法で堆積したところの本発明における底
部ポリシリコン電極層および厚い酸化膜である。厚い酸
化膜４４と４６の間の接着は、第一の実施例同様にポリ
イミド（Polyimide)樹脂層４５により行った。
【００３０】本実施例ではさらにポリシリコンゲート４
０２とバックゲート４３を同一電位に保ち、両ゲートに
よりチャネル部４０５の電位を下げてドレイン電流を流
すことにした。これにより従来よりもチャネルコンダク
タンスと電流駆動力が向上し、より高速のＳＯＩ構造デ
バイスが実現できた。
０２とバックゲート４３を同一電位に保ち、両ゲートに
よりチャネル部４０５の電位を下げてドレイン電流を流
すことにした。これにより従来よりもチャネルコンダク
タンスと電流駆動力が向上し、より高速のＳＯＩ構造デ
バイスが実現できた。
【００３１】また埋込み酸化膜４２が薄いことに加え
て、バックゲート電極４３と底部電極４７間には、第一
の実施例同様に電界を印加した。これらにより第一の実
施例と同様に従来よりもはるかに優れた耐放射線特性が
実現できた。
て、バックゲート電極４３と底部電極４７間には、第一
の実施例同様に電界を印加した。これらにより第一の実
施例と同様に従来よりもはるかに優れた耐放射線特性が
実現できた。
【００３２】本発明の第三の実施例を図５により説明す
る。第三の実施例は本発明によるＳＯＩ構造ＣＭＯＳデ
バイスの試作例である。図５において５１は埋込み酸化
膜５２上のＳｉ結晶層、すなわち、ＳＯＩ層であり、厚
さ約１μｍ以下である。
る。第三の実施例は本発明によるＳＯＩ構造ＣＭＯＳデ
バイスの試作例である。図５において５１は埋込み酸化
膜５２上のＳｉ結晶層、すなわち、ＳＯＩ層であり、厚
さ約１μｍ以下である。
【００３３】５０１はＳＯＩ層上に熱酸化法により形成
したゲート酸化膜であり、その厚さは約５から２５ｎｍ
であり、５０２はその上に堆積したポリシリコンゲート
電極層であり、５０１および５０２は紫外線リソグラフ
ィまたは電子線（ＥＢ）リソグラフィにより加工した。
したゲート酸化膜であり、その厚さは約５から２５ｎｍ
であり、５０２はその上に堆積したポリシリコンゲート
電極層であり、５０１および５０２は紫外線リソグラフ
ィまたは電子線（ＥＢ）リソグラフィにより加工した。
【００３４】５０３および５０４はこのゲート電極とそ
の上のレジスト膜をマスクとして、ＳＯＩ層５１上に砒
素イオン打ち込みにより形成したｎ＋拡散層であり、そ
れぞれｎＭＯＳトランジスタのソースおよびドレイン部
となる。５０５がｎＭＯＳトランジスタのチャネル部で
ある。５０９と５１０はｐＭＯＳのゲート酸化膜とポリ
シリコンゲート、５０６および５０７はこのゲート電極
とその上のレジスト膜をマスクとして、ＳＯＩ層５１上
にボロンイオン打ち込みにより形成したｐ＋拡散層であ
り、それぞれｐＭＯＳトランジスタのドレインおよびソ
ース部となる。５０８がｐＭＯＳトランジスタのチャネ
ル部である。ＳＯＩ層５１と埋込み酸化膜５２の形成法
は第一および第二の実施例と同様である。
の上のレジスト膜をマスクとして、ＳＯＩ層５１上に砒
素イオン打ち込みにより形成したｎ＋拡散層であり、そ
れぞれｎＭＯＳトランジスタのソースおよびドレイン部
となる。５０５がｎＭＯＳトランジスタのチャネル部で
ある。５０９と５１０はｐＭＯＳのゲート酸化膜とポリ
シリコンゲート、５０６および５０７はこのゲート電極
とその上のレジスト膜をマスクとして、ＳＯＩ層５１上
にボロンイオン打ち込みにより形成したｐ＋拡散層であ
り、それぞれｐＭＯＳトランジスタのドレインおよびソ
ース部となる。５０８がｐＭＯＳトランジスタのチャネ
ル部である。ＳＯＩ層５１と埋込み酸化膜５２の形成法
は第一および第二の実施例と同様である。
【００３５】また５３１と５３２はそれぞれｎＭＯＳと
ｐＭＯＳのバックゲートであり、第二の実施例と同様に
埋込み酸化膜５２上にＣＶＤ法でポリシリコン層を堆積
し、紫外線リソグラフィまたは電子線（ＥＢ）リソグラ
フィにより加工したものである。５４，５６はこれらの
バックゲート下側に構造強化用に形成した厚い酸化膜、
５７は底部ポリシリコン電極層、５８はＳｉ基板、５５
は５４と５６を接着するポリイミド樹脂層であり、これ
らの製法は第一および第二の実施例と同様である。
ｐＭＯＳのバックゲートであり、第二の実施例と同様に
埋込み酸化膜５２上にＣＶＤ法でポリシリコン層を堆積
し、紫外線リソグラフィまたは電子線（ＥＢ）リソグラ
フィにより加工したものである。５４，５６はこれらの
バックゲート下側に構造強化用に形成した厚い酸化膜、
５７は底部ポリシリコン電極層、５８はＳｉ基板、５５
は５４と５６を接着するポリイミド樹脂層であり、これ
らの製法は第一および第二の実施例と同様である。
【００３６】また本実施例では第二の実施例同様に、ｎ
ＭＯＳのポリシリコンバックゲート５３１とポリシリコ
ンゲート５０２を同一電位に保つ。またｐＭＯＳのポリ
シリコンバックゲート５３２とポリシリコンゲート５１
０を同一電位に保ち、上下の両ゲート（デュアルゲー
ト）構造により両ＭＯＳのドレイン電流を流すことにし
た。これにより従来よりもチャネルコンダクタンスと電
流駆動力が向上し、より高速のＳＯＩ構造ＣＭＯＳデバ
イスが実現できた。
ＭＯＳのポリシリコンバックゲート５３１とポリシリコ
ンゲート５０２を同一電位に保つ。またｐＭＯＳのポリ
シリコンバックゲート５３２とポリシリコンゲート５１
０を同一電位に保ち、上下の両ゲート（デュアルゲー
ト）構造により両ＭＯＳのドレイン電流を流すことにし
た。これにより従来よりもチャネルコンダクタンスと電
流駆動力が向上し、より高速のＳＯＩ構造ＣＭＯＳデバ
イスが実現できた。
【００３７】また埋込み酸化膜５２が薄いことに加え
て、バックゲート電極の５３１，532と底部電極５７の
間には、第一および第二の実施例同様に電界を印加して
おり、これらにより従来よりもはるかに優れた耐放射線
特性が実現できた。
て、バックゲート電極の５３１，532と底部電極５７の
間には、第一および第二の実施例同様に電界を印加して
おり、これらにより従来よりもはるかに優れた耐放射線
特性が実現できた。
【００３８】
【発明の効果】本発明のＳＯＩ構造ＭＯＳトランジスタ
およびＣＭＯＳデバイスは、チャネル部下方の薄い埋込
み酸化膜の下側にポリシリコンバックゲート電極層を有
し、このバックゲート電極層に隣接してその下側に構造
強化用の厚い酸化膜を有し、この厚い酸化膜に隣接して
その下側に底部ポリシリコン電極層とＳｉ基板を有する
構造とした。
およびＣＭＯＳデバイスは、チャネル部下方の薄い埋込
み酸化膜の下側にポリシリコンバックゲート電極層を有
し、このバックゲート電極層に隣接してその下側に構造
強化用の厚い酸化膜を有し、この厚い酸化膜に隣接して
その下側に底部ポリシリコン電極層とＳｉ基板を有する
構造とした。
【００３９】そしてこのバックゲート電極を接地電位な
どの固定電位に保つか、ゲート電極と同一電位に保つこ
とにしたので、従来よりもチャネルの空乏化が進んで電
流駆動力が向上し、サブスレッショルド係数も縮小でき
た。さらに埋込み酸化膜が薄く、またバックゲート電極
と底部電極間に電位差を加えて厚い酸化膜内に電界を印
加したので、Ｘ線などの放射線が照射しても、これらの
酸化膜中でのトラップや固定電荷の生成を従来よりもず
っと抑制することができた。これらにより、従来よりも
はるかに高速かつ高信頼度のＳＯＩ構造デバイスが実現
できた。
どの固定電位に保つか、ゲート電極と同一電位に保つこ
とにしたので、従来よりもチャネルの空乏化が進んで電
流駆動力が向上し、サブスレッショルド係数も縮小でき
た。さらに埋込み酸化膜が薄く、またバックゲート電極
と底部電極間に電位差を加えて厚い酸化膜内に電界を印
加したので、Ｘ線などの放射線が照射しても、これらの
酸化膜中でのトラップや固定電荷の生成を従来よりもず
っと抑制することができた。これらにより、従来よりも
はるかに高速かつ高信頼度のＳＯＩ構造デバイスが実現
できた。
【図１】本発明の第一の実施例の断面図。
【図２】従来のＳＯＩ構造のＣＭＯＳデバイスを示す断
面図。
面図。
【図３】本発明の効果を示す特性図。
【図４】本発明の第二の実施例を示す断面図。
【図５】本発明の第三の実施例を示す断面図。
１１…ＳＯＩ層、１２…埋込み酸化膜、１３…バックゲ
ート電極層、１４，１６…厚い酸化膜、１５…ポリイミ
ド樹脂層、１７…底部電極層、１８…Ｓｉ基板、１９…
フィルド酸化膜、１０１…ゲート酸化膜、１０２…ポリ
シリコンゲート、１０３…ソース、１０４…ドレイン、
１０５…チャネル部。
ート電極層、１４，１６…厚い酸化膜、１５…ポリイミ
ド樹脂層、１７…底部電極層、１８…Ｓｉ基板、１９…
フィルド酸化膜、１０１…ゲート酸化膜、１０２…ポリ
シリコンゲート、１０３…ソース、１０４…ドレイン、
１０５…チャネル部。
Claims (5)
- 【請求項１】絶縁膜上に形成した単結晶半導体薄膜にＭ
ＯＳトランジスタを有し、前記絶縁膜に隣接してその下
側に前記ＭＯＳトランジスタのバックゲートとなるポリ
シリコン電極層を有し、前記ポリシリコン電極層に隣接
してその下側に酸化膜を有し、前記酸化膜に隣接してそ
の下側に底部電極となるポリシリコン電極層を有するこ
とを特徴とするＭＯＳ型半導体装置。 - 【請求項２】請求項１において、前記底部電極となるポ
リシリコン電極層に隣接してその下側に単結晶半導体基
板を有するＭＯＳ型半導体装置。 - 【請求項３】請求項１または２において、前記バックゲ
ートとなるポリシリコン電極層を固定電位に保つか、前
記ＭＯＳトランジスタのゲート電極と同一電位に保つＭ
ＯＳ型半導体装置。 - 【請求項４】請求項１，２または３において、前記バッ
クゲートとなるポリシリコン電極層と前記底部電極とな
るポリシリコン電極層の間に電界を印加するＭＯＳ型半
導体装置。 - 【請求項５】請求項１，２，３または４において、前記
バックゲートとなるポリシリコン電極層の下側に形成さ
れた酸化膜と前記底部電極となるポリシリコン電極層の
上側に形成された酸化膜とが高分子樹脂層などの接着層
を介して接合され形成されるＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18808494A JPH0855989A (ja) | 1994-08-10 | 1994-08-10 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18808494A JPH0855989A (ja) | 1994-08-10 | 1994-08-10 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855989A true JPH0855989A (ja) | 1996-02-27 |
Family
ID=16217428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18808494A Pending JPH0855989A (ja) | 1994-08-10 | 1994-08-10 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065177A (ja) * | 2003-05-01 | 2009-03-26 | Internatl Business Mach Corp <Ibm> | マルチファセット・ゲートｍｏｓｆｅｔデバイス |
-
1994
- 1994-08-10 JP JP18808494A patent/JPH0855989A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065177A (ja) * | 2003-05-01 | 2009-03-26 | Internatl Business Mach Corp <Ibm> | マルチファセット・ゲートｍｏｓｆｅｔデバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7320926B2 (en) | Shallow trench filled with two or more dielectrics for isolation and coupling for stress control | |
| US5137837A (en) | Radiation-hard, high-voltage semiconductive device structure fabricated on SOI substrate | |
| US7105399B1 (en) | Selective epitaxial growth for tunable channel thickness | |
| JPH039631B2 (ja) | ||
| JPH10214964A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| US7105897B2 (en) | Semiconductor structure and method for integrating SOI devices and bulk devices | |
| US6087230A (en) | Method of fabricating an SOI device having a channel with variable thickness | |
| TW437091B (en) | SOI semiconductor device and manufacturing method thereof | |
| US6756637B2 (en) | Method of controlling floating body effects in an asymmetrical SOI device | |
| US7019378B2 (en) | Field-shielded SOI-MOS structure free from floating body effects, and method of fabrication therefor | |
| US6492209B1 (en) | Selectively thin silicon film for creating fully and partially depleted SOI on same wafer | |
| US5949108A (en) | Semiconductor device with reduced capacitance | |
| US5866468A (en) | Method for fabricating an SOI substrate | |
| JPH0778994A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPS63169757A (ja) | 大規模集積回路を放射線に対して強化する方法 | |
| JPH0265254A (ja) | 半導体装置 | |
| JPH0855989A (ja) | Ｍｏｓ型半導体装置 | |
| US6326247B1 (en) | Method of creating selectively thin silicon/oxide for making fully and partially depleted SOI on same waffer | |
| JPH10289957A (ja) | 半導体装置およびその製造方法 | |
| JP4608710B2 (ja) | 半導体装置 | |
| JPH0697366A (ja) | 高信頼度コンピュータチップ | |
| JPH05299437A (ja) | Ｓｏｉ型ｍｏｓｆｅｔとその製造方法 | |
| Ohno et al. | Total-dose effects of gamma-ray irradiation on CMOS/SIMOX devices | |
| JP2005527111A (ja) | 基板および基板の製造法 | |
| JP2880885B2 (ja) | 半導体集積回路装置及びその製造方法 |