KR20220064931A - 상이한 실리콘-온-인슐레이터 기술들을 포함하는 프론트 엔드 집적 회로들 - Google Patents
상이한 실리콘-온-인슐레이터 기술들을 포함하는 프론트 엔드 집적 회로들 Download PDFInfo
- Publication number
- KR20220064931A KR20220064931A KR1020210155639A KR20210155639A KR20220064931A KR 20220064931 A KR20220064931 A KR 20220064931A KR 1020210155639 A KR1020210155639 A KR 1020210155639A KR 20210155639 A KR20210155639 A KR 20210155639A KR 20220064931 A KR20220064931 A KR 20220064931A
- Authority
- KR
- South Korea
- Prior art keywords
- thick
- semiconductor layer
- film region
- thin film
- region
- Prior art date
Links
- 239000012212 insulator Substances 0.000 title claims abstract description 109
- 238000005516 engineering process Methods 0.000 title abstract description 21
- 239000010409 thin film Substances 0.000 claims abstract description 148
- 239000010408 film Substances 0.000 claims abstract description 132
- 238000000034 method Methods 0.000 claims description 151
- 239000004065 semiconductor Substances 0.000 claims description 124
- 239000000758 substrate Substances 0.000 claims description 47
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 description 125
- 239000010703 silicon Substances 0.000 description 125
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 124
- 238000009792 diffusion process Methods 0.000 description 33
- 230000008569 process Effects 0.000 description 26
- 235000012431 wafers Nutrition 0.000 description 23
- 239000004020 conductor Substances 0.000 description 15
- 230000008901 benefit Effects 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 230000014509 gene expression Effects 0.000 description 9
- 229910021419 crystalline silicon Inorganic materials 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2200/00—Indexing scheme relating to amplifiers
- H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
스위치들, 저잡음 증폭기들(LNA들), 및 전력 증폭기들(PA들)을 포함하는 완전 통합형 프론트 엔드 집적 회로들(FEIC들)을 제공하는 SOI 기반 기술 플랫폼들이 기술된다. PA들이 집적 회로의 후막 영역에 구축되어, 부분 공핍형 실리콘-온-인슐레이터(PDSOI) PA를 야기할 수 있고, 스위치들 및 LNA들이 집적 회로의 박막 영역에 구축되어, 완전 공핍형 실리콘-온-인슐레이터(FDSOI) 스위치들 및 LNA들을 야기할 수 있다. 결과적인 완전 통합형 FEIC는 PDSOI PA들과 함께 FDSOI 스위치들 및 LNA들을 포함한다. 후막 영역, 박막 영역, 또는 양쪽 영역들에 수동 컴포넌트들이 구축될 수 있다.
Description
본 출원은 2020년 11월 12일자로 출원된, 발명의 명칭이 "FRONT END INTEGRATED CIRCUITS INCORPORATING DIFFERING SILICON-ON-INSULATOR TECHNOLOGIES"인 미국 가특허 출원 제63/112,951호에 대한 우선권을 주장하며, 해당 출원은 그 전체가 인용에 의해 본 명세서에 명확히 포함된다.
본 개시내용은 일반적으로 무선 주파수(radio frequency) 응용을 위한 프론트 엔드 집적 회로에 관한 것이다.
프론트 엔드 모듈들(FEM들)은 무선 디바이스들의 무선 프론트 엔드 회로들에서 사용되는 다양한 기능 컴포넌트들과 통합된 내장 모듈들이다. 프론트 엔드 모듈들은 광대역 셀룰러 네트워크 기술들(예를 들어, 3G, 4G, 5G, LTE(Long Term Evolution) 등), 무선 네트워킹 기술들(예를 들어, Wi-Fi), 단거리 무선 기술들(예를 들어, BLUETOOTH®) 및 GPS(global positioning system) 기술들과 같은 다양한 무선 프로토콜들에 따르는 무선 주파수(radio-frequency, RF) 신호들을 처리하도록 구성될 수 있다. 프론트 엔드 모듈들은 전형적으로 무선 주파수 신호들을 수신 및 송신하기에 충분한 디지털 기저대역 시스템과 안테나 사이의 회로 및 전기 컴포넌트들을 포함한다. 특정 FEM들은, 안테나에서 수신된 변조된 신호들을 기저대역 아날로그-디지털 변환기(ADC)로의 입력에 적합한 신호들로 처리하기 위해 필요한 모든 필터들, 저잡음 증폭기(low-noise amplifier, LNA)들, 및 하향-변환 믹서(들)를 포함할 수 있다. FEM들은 전력 증폭기(power amplifier, PA)들 및 안테나를 통한 송신을 위해 신호들을 처리하기 위한 송신기의 다른 회로를 또한 포함할 수 있다. FEM들은 표면 실장 기술(surface mount technology, SMT) 모듈들, 멀티-칩 모듈(multi-chip module, MCM)들 등일 수 있다. FEM들은 PA 블록들, LNA 블록들, 입력 및 출력 정합, MIPI 표준 디지털 제어 블록들, 필터들, 듀플렉서들, 멀티플렉서들, 안테나 스위치들, 대역-선택 스위치들 등을 포함할 수 있다. 프론트 엔드 집적 회로(front end integrated circuit, FEIC)는 FEM의 기능을 포함하는 단일 반도체 다이이다.
다수의 구현들에 따르면, 본 개시내용은 프론트 엔드 집적 회로에 관한 것으로, 이는 기판; 상기 기판 위의 절연체 층; 및 상기 절연체 층 위의 반도체 층을 포함하고, 상기 반도체 층은 박막(thin film) 영역 및 후막(thick film) 영역을 형성하고, 상기 박막 영역은 하나 이상의 완전 공핍형 실리콘-온-인슐레이터(fully depleted silicon-on-insulator, FDSOI) 저잡음 증폭기(LNA) 디바이스 및 하나 이상의 FDSOI 스위치 디바이스를 포함하고, 상기 후막 영역은 하나 이상의 부분 공핍형 실리콘-온-인슐레이터(partially depleted silicon-on-insulator, PDSOI) 전력 증폭기(PA) 디바이스를 포함한다.
일부 실시예들에서, 상기 절연체 층은 적어도 100nm 두께이다. 일부 실시예들에서, 상기 박막 영역 내의 상기 반도체 층은 적어도 5nm 두께이고 50nm 이하의 두께이다. 일부 추가 실시예들에서, 상기 후막 영역 내의 상기 반도체 층은 적어도 약 50nm 두께이고 180nm 이하의 두께이다.
일부 실시예들에서, 상기 절연체 층은 매몰 산화물 층(buried oxide layer)이다. 일부 실시예들에서, 상기 박막 영역 내의 상기 반도체 층은 상기 하나 이상의 FDSOI LNA 디바이스의 게이트 길이의 1/4이다. 일부 실시예들에서, 상기 프론트 엔드 집적 회로는 상기 반도체 층의 박막 영역에 구축된 하나 이상의 수동 디바이스를 추가로 포함한다. 일부 실시예들에서, 상기 프론트 엔드 집적 회로는 상기 반도체 층의 후막 영역에 구축된 하나 이상의 수동 디바이스를 추가로 포함한다.
일부 실시예들에서, 상기 반도체 층의 박막 영역은 국부적 시닝(local thinning)을 이용하여 형성된다. 일부 실시예들에서, 상기 반도체 층의 후막 영역은 선택적 에피택셜 성장(selective epitaxial growth)을 이용하여 형성된다.
다수의 구현들에 따르면, 본 개시내용은 프론트 엔드 집적 회로를 제조하는 방법에 관한 것이다. 이 방법은 기판 위에 절연체 층을 형성하는 단계를 포함한다. 이 방법은 상기 절연체 층 위에 반도체 층을 형성하는 단계를 또한 포함한다. 이 방법은 상기 반도체 층에 완전 공핍형 실리콘-온-인슐레이터(FDSOI) 저잡음 증폭기(LNA) 디바이스를 구축하는 단계를 또한 포함한다. 이 방법은 상기 반도체 층에 FDSOI 스위치 디바이스를 구축하는 단계를 또한 포함한다. 이 방법은 상기 반도체 층의 후막 영역을 형성하기 위해 상기 반도체 층의 일부분의 두께를 증가시키는 단계를 또한 포함한다. 이 방법은 상기 반도체 층의 후막 영역에 부분 공핍형 실리콘-온-인슐레이터(PDSOI) 전력 증폭기(PA) 디바이스를 구축하여, 상기 반도체 층의 박막 영역에 상기 FDSOI LNA 디바이스 및 상기 FDSOI 스위치 디바이스가 있고 상기 후막 영역에 상기 PDSOI PA 디바이스가 있도록 하는 단계를 또한 포함한다.
일부 실시예들에서, 상기 절연체 층은 적어도 약 100nm 두께이다. 일부 실시예들에서, 상기 반도체 층의 박막 영역은 적어도 약 5nm 두께이고 약 50nm 이하의 두께이다. 일부 추가 실시예들에서, 상기 반도체 층의 후막 영역은 적어도 약 50nm 두께이고 180nm 이하의 두께이다.
일부 실시예들에서, 상기 반도체 층의 박막 영역은 상기 FDSOI LNA 디바이스의 게이트 길이의 1/4이다. 일부 실시예들에서, 이 방법은 상기 반도체 층의 박막 영역에 하나 이상의 수동 디바이스를 구축하는 단계를 추가로 포함한다. 일부 실시예들에서, 이 방법은 상기 반도체 층의 후막 영역에 하나 이상의 수동 디바이스를 구축하는 단계를 추가로 포함한다. 일부 실시예들에서, 상기 두께를 증가시키는 단계는 선택적 에피택셜 성장을 이용하는 단계를 포함한다.
다수의 구현들에 따르면, 본 개시내용은 프론트 엔드 집적 회로를 제조하는 방법에 관한 것이다. 이 방법은 기판 위에 절연체 층을 형성하는 단계를 포함한다. 이 방법은 상기 절연체 층 위에 반도체 층을 형성하는 단계를 또한 포함한다. 이 방법은 상기 반도체 층에 부분 공핍형 실리콘-온-인슐레이터(PDSOI) 전력 증폭기(PA) 디바이스를 구축하는 단계를 또한 포함한다. 이 방법은 상기 반도체 층의 박막 영역을 형성하기 위해 상기 반도체 층의 일부분의 두께를 감소시키는 단계를 또한 포함한다. 이 방법은 상기 반도체 층의 박막 영역에 완전 공핍형 실리콘-온-인슐레이터(FDSOI) 저잡음 증폭기(LNA) 디바이스를 구축하는 단계를 또한 포함한다. 이 방법은 상기 반도체 층의 박막 영역에 FDSOI 스위치 디바이스를 구축하여, 상기 반도체 층의 후막 영역에 상기 PDSOI PA 디바이스가 있고 상기 반도체 층의 박막 영역에 상기 FDSOI LNA 디바이스 및 상기 FDSOI 스위치 디바이스가 있도록 하는 단계를 또한 포함한다.
일부 실시예들에서, 상기 절연체 층은 적어도 약 100nm 두께이다. 일부 실시예들에서, 상기 반도체 층의 박막 영역은 적어도 약 5nm 두께이고 약 50nm 이하의 두께이다. 일부 추가 실시예들에서, 상기 반도체 층의 후막 영역은 적어도 약 50nm 두께이고 180nm 이하의 두께이다.
일부 실시예들에서, 상기 반도체 층의 박막 영역은 상기 FDSOI LNA 디바이스의 게이트 길이의 1/4이다. 일부 실시예들에서, 이 방법은 상기 반도체 층의 박막 영역에 하나 이상의 수동 디바이스를 구축하는 단계를 추가로 포함한다. 일부 실시예들에서, 이 방법은 상기 반도체 층의 후막 영역에 하나 이상의 수동 디바이스를 구축하는 단계를 추가로 포함한다. 일부 실시예들에서, 상기 두께를 감소시키는 단계는 국부적 시닝을 이용하는 단계를 포함한다.
다수의 구현들에 따르면, 본 개시내용은 프론트 엔드 집적 회로를 제조하는 방법에 관한 것이다. 이 방법은 기판 위에 절연체 층을 형성하는 단계를 포함한다. 이 방법은 상기 절연체 층 위에 제1 두께로 반도체 층을 형성하는 단계를 또한 포함한다. 이 방법은 상기 제1 두께를 갖는 상기 반도체 층의 다른 일부분을 박막 영역으로 하고 상기 반도체 층의 후막 영역을 형성하기 위해 상기 반도체 층의 일부분의 두께를 증가시키는 단계를 또한 포함한다. 이 방법은 상기 후막 영역에 고전압 아날로그 회로를 구축하는 단계를 또한 포함한다. 이 방법은 상기 박막 영역에 저전압 아날로그 회로를 구축하는 단계를 또한 포함한다.
일부 실시예들에서, 상기 절연체 층은 적어도 약 100nm 두께이다. 일부 실시예들에서, 상기 반도체 층의 박막 영역은 적어도 약 5nm 두께이고 약 50nm 이하의 두께이다. 일부 추가 실시예들에서, 상기 반도체 층의 후막 영역은 적어도 약 50nm 두께이고 180nm 이하의 두께이다.
일부 실시예들에서, 상기 고전압 아날로그 회로는 저 드롭아웃 레귤레이터(low dropout regulator)를 포함한다. 일부 실시예들에서, 상기 고전압 아날로그 회로는 고전압 전력 증폭기를 포함한다. 일부 실시예들에서, 이 방법은 상기 박막 영역에 디지털 회로를 구축하는 단계를 추가로 포함한다.
다수의 구현들에 따르면, 본 개시내용은 프론트 엔드 집적 회로를 제조하는 방법에 관한 것이다. 이 방법은 기판 위에 절연체 층을 형성하는 단계를 포함한다. 이 방법은 상기 절연체 층 위에 제1 두께로 반도체 층을 형성하는 단계를 또한 포함한다. 이 방법은 상기 제1 두께를 갖는 상기 반도체 층의 다른 일부분을 후막 영역으로 하고 상기 반도체 층의 박막 영역을 형성하기 위해 상기 반도체 층의 일부분의 두께를 감소시키는 단계를 또한 포함한다. 이 방법은 상기 후막 영역에 무선 주파수(RF) 디바이스를 구축하는 단계를 또한 포함한다. 이 방법은 상기 박막 영역에 아날로그 또는 디지털 회로를 구축하는 단계를 또한 포함한다.
일부 실시예들에서, 상기 절연체 층은 적어도 약 100nm 두께이다. 일부 실시예들에서, 상기 반도체 층의 박막 영역은 적어도 약 5nm 두께이고 약 50nm 이하의 두께이다. 일부 추가 실시예들에서, 상기 반도체 층의 후막 영역은 적어도 약 50nm 두께이고 180nm 이하의 두께이다.
일부 실시예들에서, 상기 후막 영역 내의 상기 RF 디바이스는 전력 증폭기(PA) 디바이스를 포함한다. 일부 추가 실시예들에서, 상기 PA 디바이스는 부분 공핍형 실리콘-온-인슐레이터(PDSOI) PA 디바이스를 포함한다.
일부 실시예들에서, 상기 디지털 회로는 로직 게이트들을 포함한다.
본 개시내용을 요약할 목적으로, 특정 양태들, 이점들 및 새로운 특징들이 본 명세서에 기술되었다. 반드시 모든 그러한 이점들이 임의의 특정 실시예에 따라 달성될 수 있는 것은 아니라는 것을 이해해야 한다. 따라서, 개시된 실시예들은 본 명세서에서 교시되거나 제안될 수 있는 다른 이점들을 반드시 달성하지 않고도 본 명세서에 교시된 하나의 이점 또는 이점들의 그룹을 달성하거나 최적화하는 방식으로 수행될 수 있다.
도 1a는 실리콘-온-인슐레이터(SOI) 프로세싱 기술들을 이용하여 제조된 완전 통합형(fully integrated) 프론트 엔드 집적 회로(FEIC)를 예시한다.
도 1b는 SOI 프로세싱 기술들을 이용하여 제조된 다른 완전 통합형 FEIC를 예시한다.
도 2a, 도 2b, 도 2c, 및 도 2d는 제조 프로세스의 상이한 스테이지들에서의 예시적인 FEIC를 예시한다.
도 3a, 도 3b, 도 3c, 및 도 3d는 도 2a 내지 도 2d에 관하여 기술된 FEIC를 구축하기 위한 프로세스에 대한 변형을 예시한다.
도 4a, 도 4b, 도 4c, 및 도 4d는 제조 프로세스의 상이한 스테이지들에서의 다른 예시적인 FEIC를 예시한다.
도 5a, 도 5b, 도 5c, 및 도 5d는 도 4a 내지 도 4d에 관하여 기술된 FEIC를 구축하기 위한 프로세스에 대한 변형을 예시한다.
도 6a 및 도 6b는 부분 공핍형 실리콘-온-인슐레이터(PDSOI) 전력 증폭기(PA) 디바이스, 완전 공핍형 실리콘-온-인슐레이터(FDSOI) 저잡음 증폭기(LNA) 디바이스, 및 FDSOI 스위치 디바이스를 갖는 통합형 FEIC를 구축하기 위한 방법들을 예시한다.
도 7a 및 도 7b는 PDSOI PA 디바이스, FDSOI LNA 디바이스, 및 FDSOI 스위치 디바이스를 갖는 통합형 FEIC를 구축하기 위한 추가적인 방법들을 예시한다.
도 1b는 SOI 프로세싱 기술들을 이용하여 제조된 다른 완전 통합형 FEIC를 예시한다.
도 2a, 도 2b, 도 2c, 및 도 2d는 제조 프로세스의 상이한 스테이지들에서의 예시적인 FEIC를 예시한다.
도 3a, 도 3b, 도 3c, 및 도 3d는 도 2a 내지 도 2d에 관하여 기술된 FEIC를 구축하기 위한 프로세스에 대한 변형을 예시한다.
도 4a, 도 4b, 도 4c, 및 도 4d는 제조 프로세스의 상이한 스테이지들에서의 다른 예시적인 FEIC를 예시한다.
도 5a, 도 5b, 도 5c, 및 도 5d는 도 4a 내지 도 4d에 관하여 기술된 FEIC를 구축하기 위한 프로세스에 대한 변형을 예시한다.
도 6a 및 도 6b는 부분 공핍형 실리콘-온-인슐레이터(PDSOI) 전력 증폭기(PA) 디바이스, 완전 공핍형 실리콘-온-인슐레이터(FDSOI) 저잡음 증폭기(LNA) 디바이스, 및 FDSOI 스위치 디바이스를 갖는 통합형 FEIC를 구축하기 위한 방법들을 예시한다.
도 7a 및 도 7b는 PDSOI PA 디바이스, FDSOI LNA 디바이스, 및 FDSOI 스위치 디바이스를 갖는 통합형 FEIC를 구축하기 위한 추가적인 방법들을 예시한다.
본 명세서에 제공된 제목들은, 만약 있다면, 단지 편의를 위한 것이고, 청구되는 주제의 범위 또는 의미에 반드시 영향을 미치는 것은 아니다.
개관
프론트 엔드 집적 회로(FEIC)는 프론트 엔드 모듈(FEM)의 기능을 포함하는 단일 반도체 다이이다. 더 높은 성능, 더 작은 크기, 및 더 낮은 비용에 대한 계속 증가하는 수요를 만족시키기 위해서는 FEIC에 대한 기술 플랫폼을 개발하는 것이 바람직할 것이다. 전형적으로, 아날로그 회로가 FEIC에서 사용되는 칩들의 성능을 구동하는데, 아날로그 회로는 저잡음 증폭기들(LNA들), 스위치들, 전력 증폭기들(PA들), 수동 디바이스들, 아날로그 회로(예를 들어, 레벨 시프터들, 합산 디바이스들, 전류 미러들 등), 디지털 회로(예를 들어, 로직 게이트들), 레귤레이터들(예를 들어, 저 드롭아웃 레귤레이터들), 전하 펌프들 등과 같은 요소들을 포함한다. 완전 통합형 무선 주파수(RF) FEIC는, 그 용어가 본 명세서에서 사용되는 바와 같이, 송신 및 수신 둘 다를 위한 요소들을 단일 다이에 통합한다. 이들 요소는 PA들, LNA들, 및 스위치들을 포함하고 적합한 수동 디바이스들, 아날로그 및 디지털 회로, 레귤레이터들 등을 포함할 수 있다.
완전 통합형 RF FEIC들을 만들어내기 위한 유망한 방법들은 실리콘-온-인슐레이터(SOI) 프로세스 기술들을 포함한다. SOI는 층상의 실리콘-인슐레이터-실리콘 기판에 실리콘 반도체 디바이스들을 제조하여, 디바이스 내의 기생 커패시턴스를 감소시키고, 이로써 성능을 개선한다. SOI 프로세스 기술들은 RF FEIC들에 대한 개선된 특성들(예를 들어, 높은 대역폭, 낮은 잡음 지수(noise figure, NF) LNA 성능, 높은 선형성, 전력 효율, 작은 패키지 풋프린트, 낮은 삽입 손실 등)을 가능하게 할 수 있다. SOI는 기판 층 위의 절연체 층에서 정지하는 것이 아니라 기판 내로 깊게 연장되는 도핑된 실리콘의 웰(well)들을 포함하는 벌크 프로세싱 기술과 구별될 수 있다. 벌크 트랜지스터들 또는 디바이스들은 실리콘 기판에 소스 및 드레인이 구축되고 그것의 전도 특성들을 튜닝하기 위해 기판에 도펀트들이 추가되는 디바이스들을 포함한다. 디바이스들의 크기들이 축소됨에 따라(예를 들어, 약 28nm 아래), 벌크 트랜지스터들은 점점 더 복잡해지므로 SOI 기술을 이용하여 트랜지스터들을 구축하는 것이 유리하다.
SOI 구조는 얇은 절연체 층(예를 들어, 매몰 산화물(buried oxide) 또는 BOX)에 의해 벌크 기판으로부터 분리된 실리콘 막(예를 들어, 결정 실리콘)을 포함한다. BOX 층은, 적어도 부분적으로 더 적은 드레인-바디 커패시턴스로 인해, 격리를 개선하고, 단채널 효과를 감소시키고, 누설 전류를 감소시키고, 스위칭 속도를 개선하고, 등등을 달성하도록 구성된다. SOI 웨이퍼들에서, 절연체는 전형적으로 열 실리콘 산화물(SiO2) 층이고, 기판은 실리콘 웨이퍼이다. 응용의 유형에 따라, 실리콘 막은 두께가 달라질 수 있다(예를 들어, 약 50nm 미만에서 수십 마이크로미터까지). 마찬가지로, BOX의 두께는 응용에 따라 달라질 수 있다(예를 들어, 수십 나노미터에서 수 마이크로미터까지). SOI 제조 기술들은 SIMOX(separation by implanted oxygen), BESOI(bond and etch-back SOI), ELTRAN®(epitaxial layer transfer), NANOCLEAVE®, SMART CUT™ 등을 포함한다.
SOI 기술은 상보형 금속 산화물 반도체(CMOS)로 구현될 수 있다. SOI CMOS는 얇은 반도체 층(예를 들어, 실리콘 또는 게르마늄) 상에 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들을 구축하는 것을 수반한다. 얇은 반도체 층은 절연체 층(예를 들어, 매몰 산화물)에 의해 기판으로부터 분리되어 디바이스들을 기저의 반도체 기판으로부터 그리고 서로 전기적으로 격리시킨다. SOI 디바이스의 절연체 층의 두께는 약 5nm과 약 400nm 사이의 어딘가일 수 있고 반도체 막의 두께는 약 5nm과 약 240nm 사이의 어딘가일 수 있다.
SOI 웨이퍼 상의 MOSFET들은 소스와 드레인 사이에 채널 공핍 층을 포함한다. SOI 디바이스들은 실리콘 막의 두께와 비교하여 채널 공핍 층의 정도에 따라 다음 2가지 타입으로 분류될 수 있다: 부분 공핍형 SOI(PDSOI) 디바이스 및 완전 공핍형 SOI(FDSOI) 디바이스. PDSOI 디바이스들은 실리콘 막이 최대 게이트 공핍 폭보다 더 두껍고 디바이스들이 플로팅-바디 효과를 나타내는 디바이스들을 포함한다. FDSOI 디바이스들은 실리콘 막이 문턱 조건에 도달하기 전에 전체 막이 공핍될 정도로 충분히 얇은 디바이스들을 포함한다.
FDSOI 디바이스들은 기판 위에 위치된 초박형(ultra-thin) 절연체 층(매몰 산화물 또는 BOX)을 포함하고 트랜지스터 채널을 형성하기 위해 매우 얇은 실리콘 막이 사용된다. FDSOI 디바이스들은 전형적으로 도핑되지 않은 또는 저농도로 도핑된 채널을 사용한다. 전형적으로, 박막 실리콘 층은 약 5nm 내지 약 50nm 두께 또는 전형적으로 게이트 길이의 약 1/4이다. 또한, 절연 BOX 층은 두꺼울 수 있거나(예를 들어, 약 100nm 내지 약 400nm) 초박형일 수 있다(예를 들어, 약 5nm 내지 약 50nm). FDSOI 디바이스들의 경우, 게이트 절연체 아래의 실리콘 층은 이동 전하 캐리어들이 완전히 공핍될 정도로 충분히 얇으므로, 디바이스는 "완전 공핍형"이다. 달리 말해서, 공핍 영역은 오프 상태에서 온 상태로 FDSOI 디바이스의 스위칭 동안 매몰 산화물에 도달한다.
FDSOI 디바이스들에서 반도체 막은 매우 얇으므로 공핍 영역이 전체 막을 커버하게 된다. FDSOI 디바이스들에서는, 게이트 산화물(GOX)이 벌크 디바이스보다 적은 공핍 전하들을 지원하므로 반전 전하들의 증가가 발생하여 더 높은 스위칭 속도를 야기한다. BOX에 의한 공핍 전하의 제한은 공핍 커패시턴스의 억제를 유도하고 따라서 문턱전압 이하 스윙(subthreshold swing)의 실질적인 감소를 유도하여 FDSOI MOSFET들이 더 낮은 게이트 바이어스에서 동작하게 하여 더 낮은 전력 동작을 야기한다.
PDSOI 디바이스들은, FDSOI 디바이스들에 비해, BOX 층의 위에 더 두꺼운 실리콘 층을 포함한다. 전형적으로, 상부 실리콘 층은 약 50nm 내지 약 180nm 두께이다. 채널 아래의 실리콘은 이동 전하 캐리어들이 부분적으로 공핍되므로, 결과적인 디바이스는 "부분 공핍형"이다. 전형적으로, BOX 층은 약 100nm 내지 약 400nm 두께이다.
CMOS 기술은, 그것의 높은 집적 능력 및 더 낮은 비용으로 인해, 완전 통합형 FEIC들에 대한 가장 유망한 후보들 중 하나이다. 전형적으로, CMOS 기술을 이용하여 구축하기 위한 가장 도전적인 디바이스는 고전력 PA 디바이스이고, 이는 전통적으로 저주파수들에서의 고전력 응용들을 위해 LDMOS(laterally-diffused MOSFET)들 또는 EDMOS(extended drain MOSFET)들을 사용한다. LDMOS 및 EDMOS PA들은 전형적으로 벌크 기술 또는 후막 SOI 기술을 이용하여 구축하기가 더 쉽다. 그러나, 디바이스의 크기가 작을 때(예를 들어, 약 28nm 이하), 어려움이 발생한다. 예를 들어, 실리콘 막은 실제로 얇기 때문에, 제조는 전형적으로 웨이퍼 상의 BOX 층을 통한 에칭을 요구한다. 결과적으로, 결과적인 PA는 FDSOI 디바이스가 아니라 후막 또는 벌크 디바이스에 필적하게 된다. 벌크 CMOS이든, 후막 SOI CMOS이든, 박막 SOI CMOS이든, 기존의 CMOS 기술들은 모두 스위치들 및 LNA들을 LDMOS PA들과 통합하는 데 있어서, 또는 이들 요소들을 통합할 때 비용이 더 높아진다는 점에서 단점이 있다.
따라서, 이들 및 다른 문제들을 해결하기 위해, 본 명세서에서는 스위치들, LNA들, 및 PA들을 포함하는 완전 통합형 FEIC들을 제공하는 SOI 기반 기술 플랫폼들이 기술된다. PA들이 집적 회로의 후막 영역에 구축되어, PDSOI PA를 야기할 수 있고, 스위치들 및 LNA들이 집적 회로의 박막 영역에 구축되어, FDSOI 스위치들 및 LNA들을 야기할 수 있다. 결과적인 완전 통합형 FEIC는 PDSOI PA들과 함께 FDSOI 스위치들 및 LNA들을 포함한다. 후막 영역, 박막 영역, 또는 양쪽 영역들에 수동 컴포넌트들이 구축될 수 있다. 일부 구현들에서, FEIC는 후막 영역 내의 하나 이상의 전력 증폭기와 함께 박막 영역 내의 RF 회로를 포함한다. 일부 구현들에서, FEIC는 후막 영역 내의 고전압 아날로그 회로 및 박막 영역 내의 더 낮은 전력 아날로그 회로를 포함한다. 특정 구현들에서, FEIC는 후막 영역에 구현된 RF 디바이스 및 박막 영역에 구현된 아날로그 및/또는 디지털 회로를 포함한다.
완전 통합형 FEIC를 구축하려는 시도는 벌크 기술들을 이용하여 각각의 디바이스(PA들, LNA들, 스위치들)를 구축하는 것 또는 PDSOI 기술들을 이용하여 각각의 디바이스를 구축하는 것을 포함하였다. 시도들은 벌크 LDMOS PA들을 구축하는 것(예를 들어, BOX 층의 제거를 통해)과 함께 FDSOI LNA들 및 스위치들을 구축하는 것을 또한 포함하였다. 시도들은 후막 영역에 PDSOI LDMOS PA들과 함께 LDMOS LNA들을 구축하는 것 및 국부적으로 시닝된 박막 영역에 스위치들을 구축하는 것을 또한 포함하였다.
이들 시도와는 대조적으로, 본 명세서에는 PDSOI PA들에 더하여 FDSOI 스위치들 및 LNA를 갖는 완전 통합형 FEIC가 개시된다. 개시된 실시예들에서는, 위에 기술된 시도들과는 대조적으로 BOX 층의 제거가 없다. 대신에, 박막 영역에 스위치들 및 LNA들이 구축되고 후막 영역에 PA들이 구축된다. 이는 박막으로 시작하여, 스위치들 및 LNA들을 구축하고, 후막 영역을 빌드업하고(예를 들어, 선택적 에피택셜 성장 또는 SEG를 이용하여), 빌드업된(built-up) 후막 영역에 PA들을 구축하는 것에 의해 달성될 수 있다. 이는 또한 후막으로 시작하여, 후막 영역에 PA들을 구축하고, 국부적 시닝을 이용하여 박막 영역을 생성하고, 형성된 박막 영역에 스위치들 및 LNA들을 구축하는 것에 의해 달성될 수 있다. 이는 또한 BOX 층 및 박막 층을 준비하고, 후막 영역을 생성하기 위해 박막 영역의 일부분의 두께를 증가시키고 이어서 박막 영역에 FDSOI LNA 및 스위치 디바이스들을 구축하고 후막 영역에 PDSOI PA 디바이스들을 구축하는 것에 의해 달성될 수 있다. 이는 또한 BOX 층 및 후막 층을 준비하고, 박막 영역을 생성하기 위해 후막 영역의 일부분의 두께를 감소시키고 이어서 후막 영역에 PDSOI PA 디바이스들을 구축하고 박막 영역에 FDSOI LNA 및 스위치 디바이스들을 구축하는 것에 의해 달성될 수 있다.
따라서, 개시된 FEIC들은 성능이 개선되고 비용이 낮아진 완전 통합형 CMOS 프론트 엔드 집적 회로들이다. 개시된 FEIC의 결과적인 구조의 일부 실시예들은 하나 이상의 FDSOI 스위치 및 하나 이상의 FDSOI LNA를 갖는 박막 영역, 및 하나 이상의 PDSOI PA(예를 들어, LDMOS PA 또는 EDMOS PA)를 갖는 후막 영역을 포함한다. 개시된 FEIC들에서는, (PA들을 갖는) 후막 영역, (스위치들 및 LNA들을 갖는) 박막 영역, 또는 양쪽 영역들에 수동 컴포넌트들이 구축될 수 있다. 일부 실시예들에서, 개시된 FEIC는 고전압 전력 증폭기 및/또는 저-드롭아웃 레귤레이터를 포함할 수 있는 고전압 아날로그 회로를 형성하는 후막 영역 내의 하나 이상의 디바이스를 포함한다. 일부 실시예들에서, 개시된 FEIC는 후막 영역 내의 RF 디바이스(예를 들어, PA) 및 박막 영역 내의 저전압 아날로그 회로 및/또는 디지털 회로를 포함한다.
유리하게는, 개시된 FEIC들은 벌크 구현들에 비해 PA들에 대한 기생들을 감소시킨다. 이는 FEIC들의 더 높은 능동 디바이스 성능 및 다른 궁극적인 성능 이점들을 야기한다. 개시된 FEIC들의 다른 이점은 후막 영역에 디바이스들(예를 들어, PA들)을 구축하기 위해 매몰 산화물 층의 일부분을 제거할 필요가 없다는 것이다. 결과적으로, 후막 영역 내의 집적 회로는 박막 영역에 FDSOI PA들 또는 PA들을 갖는 집적 회로들의 특정 구현들에 비해 더 두꺼운 실리콘 막 또는 층을 가질 수 있다. 그 결과, 후막 영역에서 더 강건한 능동 디바이스 성능 및 수동 디바이스들에 대한 더 높은 성능이 존재한다. 이는 개시된 FEIC들의 전체 성능을 개선한다.
프론트 엔드 집적 회로 구조
도 1a는 실리콘-온-인슐레이터(SOI) 프로세싱 기술들을 이용하여 제조된 완전 통합형 프론트 엔드 집적 회로(100a)(FEIC)를 예시한다. FEIC(100a)는 기판(102)(예를 들어, 핸들 웨이퍼) 및 기판(102) 위의 절연체 층(104)(예를 들어, 매몰 산화물(BOX)), 및 절연체 층(104) 위의 능동 디바이스 층 또는 실리콘 층(106)(예를 들어, 결정 실리콘과 같은 실리콘 막)을 포함한다. 일부 실시예들에서, BOX 층(104)은 약 100nm 내지 약 400nm의 두께를 가질 수 있다. 실리콘 층(106)은 후막 영역(108a) 및 박막 영역(108b)을 형성한다. 일부 실시예들에서, 후막 영역(108a)은 약 50nm 내지 약 180nm의 두께를 가질 수 있다. 일부 실시예들에서, 박막 영역(108b)은 약 5nm 내지 약 50nm 두께의 두께를 가질 수 있다. 특정 구현들에서, 후막 영역(108a)은 박막 영역(108b)의 적어도 약 2배의 두께, 또는 적어도 약 2.5배의 두께 및/또는 약 20배 이하의 두께, 또는 적어도 약 5배의 두께 및/또는 약 15배 이하의 두께이다.
후막 영역(108a)에는 부분 공핍형 SOI(PDSOI) 전력 증폭기(PA) 디바이스(110)가 형성되어 있다. 박막 영역(108b)에는 완전 공핍형 SOI(FDSOI) 저잡음 증폭기(LNA) 디바이스(120) 및 FDSOI 스위치 디바이스(130)가 형성되어 있다. PDSOI PA 디바이스(110), FDSOI LNA 디바이스(120), 및 FDSOI 스위치 디바이스(130)는 각각 n-MOSFET 및/또는 p-MOSFET를 포함할 수 있다.
PDSOI PA 디바이스(110)는 게이트 도체(112)(예를 들어, 폴리실리콘) 및 게이트 절연체(119)(예를 들어, 산화물)를 갖는 게이트 구조를 갖는 MOSFET를 포함한다. 하나 이상의 스페이서가 또한 사용될 수 있다. PDSOI PA 디바이스(110)는 소스 확산부(114) 및 드레인 확산부(116)를 포함한다. 특정 구현들에서, 소스 확산부(114) 및/또는 드레인 확산부(116)는 실리콘 층(106)의 깊이를 통해 연장되어 절연체 층(104)에 도달하거나 거의 도달할 수 있다. 일부 실시예들에서, 드레인 확산부(116)는 PDSOI PA 디바이스(110)가 LDMOS(laterally diffused MOSFET) 또는 EDMOS(extended drain MOSFET)이도록 구성될 수 있다. PDSOI PA 디바이스(110)는 소스 확산부(114)와 드레인 확산부(116) 사이의 게이트 절연체(119) 아래에 채널(118)을 포함한다. 채널(118)은 목표 성능 특성들을 달성하도록 도핑될 수 있다. 채널(118)은 PDSOI PA 디바이스(110)가 온 상태에 있을 때 공핍 층이 게이트 절연체(119) 아래의 공간을 부분적으로 커버하도록 하는 두께를 갖도록 구성될 수 있다. 그러므로, PDSOI PA 디바이스(110)는 적어도 부분적으로 후막 영역(108a)에 구축되기 때문에 부분 공핍형이다.
FDSOI LNA 디바이스(120)는 게이트 도체(122) 및 게이트 절연체(129)를 갖는 게이트, 소스 확산부(124), 드레인 확산부(126), 및 게이트 절연체(129) 아래의 채널(128)을 포함한다는 점에서 PDSOI PA 디바이스(110)와 유사하다. FDSOI LNA 디바이스(120)에서, 채널(128)은 FDSOI LNA 디바이스(120)가 온 상태에 있을 때 공핍 층이 게이트 절연체(129) 아래의 공간을 커버하도록 하는 두께를 갖도록 구성된다. 그러므로, FDSOI LNA 디바이스(120)는 적어도 부분적으로 박막 영역(108b)에 구축되기 때문에 완전 공핍형이다. 일부 실시예들에서, 채널(128)은 도핑되지 않거나 저농도로 도핑된다.
FDSOI 스위치 디바이스(130)는 게이트 도체(132) 및 게이트 절연체(139)를 갖는 게이트, 소스 확산부(134), 드레인 확산부(136), 및 게이트 절연체(139) 아래의 채널(138)을 포함한다는 점에서 FDSOI LNA 디바이스(120)와 유사하다. 채널(138)은 FDSOI 스위치 디바이스(130)가 온 상태에 있을 때 공핍 층이 게이트 절연체(139) 아래의 공간을 커버하도록 하는 두께를 갖도록 구성된다. 그러므로, FDSOI 스위치 디바이스(130)는 적어도 부분적으로 박막 영역(108b)에 구축되기 때문에 완전 공핍형이다. 일부 실시예들에서, 채널(138)은 도핑되지 않거나 저농도로 도핑된다.
FEIC(100a)는 기판(102), 기판(102) 위의 절연체 층(104), 및 절연체 층(104) 위의 반도체 층(106)을 포함한다. 반도체 층(106)은 박막 영역(108b) 및 후막 영역(108a)을 형성한다. 박막 영역(108b)은 하나 이상의 FDSOI LNA 디바이스(120) 및 하나 이상의 FDSOI 스위치 디바이스(130)를 포함한다. 후막 영역(108a)은 하나 이상의 PDSOI PA 디바이스(110)를 포함한다. 따라서, 반도체 층(106)은 PA 디바이스(110)에서보다 LNA 디바이스(120) 및 스위치 디바이스(130)에서 더 얇다.
도 1b는 SOI 프로세싱 기술들을 이용하여 제조된 다른 완전 통합형 FEIC(100b)를 예시한다. FEIC(100b)는 기판(102), 기판(102) 위의 절연체 층(104), 및 절연체 층(104) 위의 반도체 층(106)을 포함한다는 점에서 FEIC(100a)와 동일한 구조를 포함한다. 반도체 층(106)은 박막 영역(108b) 및 후막 영역(108a)을 형성한다. 후막 영역(108a)은 다양한 후막 디바이스들(140)을 포함한다. 일부 실시예들에서, 후막 디바이스들(140)은 아날로그 회로(예를 들어, 고전압 PA들, LDO들, 고전압 항복, ESD 보호, 전하 펌프들, 고전력 스위치들, 전력 제어 유닛 등)를 포함할 수 있다. 박막 영역(108b)은 다양한 박막 디바이스들(150)을 포함한다. 일부 실시예들에서, 박막 디바이스들(150)은 아날로그 회로(예를 들어, 저전력 아날로그 회로, 레벨 시프터들, 합산 디바이스들, 전류 미러들 등) 및/또는 디지털 회로(예를 들어, 로직 게이트들)를 포함할 수 있다. 따라서, 반도체 층(106)은 후막 디바이스들(140)의 영역에서보다 박막 디바이스들(150)의 영역에서 더 얇다. 일부 실시예들에서, FEIC(100b)의 후막 영역(108a)은 고전압 아날로그 회로를 위해 사용된다. 그러한 실시예들에서, 박막 영역(108b)은 RF 회로를 위해 사용될 수 있다. 특정 실시예들에서, FEIC(100b)의 후막 영역(108a)은 RF 회로(예를 들어, PA들)를 위해 사용되고 박막 영역(108b)은 아날로그(예를 들어, 저전력 아날로그 회로) 및/또는 디지털 회로(예를 들어, 로직 게이트들)를 위해 사용된다.
도 2a, 도 2b, 도 2c, 및 도 2d는 제조 프로세스의 상이한 스테이지들에서의 예시적인 FEIC(200)를 예시한다. FEIC(200)는 기판(102) 및 기판(102) 상의 절연체 층(104)을 포함한다는 점에서 FEIC(100a, 100b)와 유사하다. 기판(102)은 실리콘 지지 웨이퍼 또는 핸들 웨이퍼일 수 있다. 절연체 층(104)은 실리콘 이산화물과 같은 매몰 산화물일 수 있다. 일부 실시예들에서, 절연체 층(104)은 약 100nm 내지 약 400nm의 두께를 가질 수 있다.
도 2a에서, FEIC(200)는 실질적으로 균일한 두께의 능동 층(active layer) 또는 실리콘 층(206)을 포함한다. 실리콘 층(206)은 실리콘 막일 수 있다. 실리콘 층(206)의 두께는 FDSOI 디바이스들을 구축하기에 적합할 수 있다. 예를 들어, 실리콘 층(206)의 두께는 약 5nm 내지 약 50nm 두께 또는 실리콘 층(206)에 구축될 FDSOI 디바이스의 게이트 길이의 약 1/4일 수 있다.
도 2b에서, FEIC(200)는 FDSOI LNA 디바이스(220) 및 FDSOI 스위치 디바이스(230)를 포함한다. FDSOI LNA 디바이스(220)는 게이트 절연체(229) 위에 게이트 도체(222)를 갖는 게이트 구조, 소스 확산부(224), 드레인 확산부(226), 및 채널(228)을 포함한다는 점에서 도 1a의 FDSOI LNA 디바이스(120)와 유사하다. FDSOI 스위치 디바이스(230)는 게이트 절연체(239) 위에 게이트 도체(232)를 갖는 게이트 구조, 소스 확산부(234), 드레인 확산부(236), 및 채널(238)을 포함한다는 점에서 도 1a의 FDSOI 스위치 디바이스(130)와 유사하다. 비록 단일 FDSOI LNA 디바이스(220)가 예시되어 있지만, 복수의 FDSOI LNA 디바이스가 실리콘 층(206)에 구축될 수 있다는 것을 이해해야 한다. 비록 단일 FDSOI 스위치 디바이스(230)가 예시되어 있지만, 복수의 FDSOI 스위치 디바이스가 실리콘 층(206)에 구축될 수 있다는 것도 이해해야 한다.
도 2c에서, FEIC(200)는 목표 구역에서 실리콘 막(206)의 두께를 증가시키는 빌드업된 영역(207)을 포함한다. 빌드업된 부분(207)은 임의의 적합한 프로세스를 이용하여 실리콘 막(206) 상에 구축될 수 있다. 실리콘 막을 빌드업하는 프로세스의 예는 선택적 에피택셜 성장(SEG)이다. 예를 들어, SEG를 이용하여, 어떠한 FDSOI 디바이스도 포함하지 않는 실리콘 층(206)의 일부분이 빌드업될 수 있다.
빌드업된 부분(207)은 실리콘 층(206)의 후막 영역(208a)이 실리콘 층(206)의 박막 영역(208b)보다 더 큰 두께를 갖는 결과를 야기한다. 후막 영역(208a)의 결과적인 두께는 PDSOI 디바이스들을 구축하기에 적합할 수 있다. 예를 들어, 후막 영역(208a) 내의 실리콘 층(206)의 두께는 약 50nm 내지 약 180nm일 수 있다. 이 빌드업된 부분(207)은 실리콘 층(206) 위에 크로스-해치된 부분으로서 예시되어 있지만, 실리콘 막(206)의 두께의 결과적인 증가가 반드시 실리콘 층(206) 위에 추가적인 층이 생기는 결과를 야기하는 것은 아니라는 이해해야 한다. 오히려, 빌드업된 부분(207)의 추가적인 두께는 실리콘 층(206) 자체의 두께의 증가를 나타낸다.
도 2d에서, FEIC(200)는 실리콘 층(206)의 후막 영역(208a)에 구축된 PDSOI PA 디바이스(210)를 포함한다. PDSOI PA 디바이스(210)는 게이트 절연체(219) 위에 게이트 도체(212)를 갖는 게이트 구조, 소스 확산부(214), 드레인 확산부(216), 및 웰(218)을 포함한다는 점에서 도 1a의 PDSOI PA 디바이스(110)와 유사하다. PDSOI PA 디바이스(210)는 LDMOS PA 디바이스 또는 EDMOS PA 디바이스일 수 있다. 비록 단일 PDSOI PA 디바이스(210)가 예시되어 있지만, 복수의 PDSOI PA 디바이스가 실리콘 층(206)에 구축될 수 있다는 것을 이해해야 한다. FEIC(200)는 후막 영역(208a) 및 박막 영역(208b)의 어느 한쪽 또는 양쪽에 수동 디바이스들을 포함할 수 있다.
예로서, FEIC(200)를 제조하기 위한 적합한 방법은 기판(102) 위에 절연체 층(104)을 형성하는 단계를 포함한다. 이 방법은 절연체 층(104) 위에 반도체 층(206)을 형성하는 단계를 포함한다. 이 방법은 반도체 층(206)에 FDSOI LNA 디바이스(220)를 구축하는 단계를 포함한다. 이 방법은 반도체 층(206)에 FDSOI 스위치 디바이스(230)를 구축하는 단계를 포함한다. 이 방법은 반도체 층(206)의 후막 영역(208a)을 형성하기 위해 반도체 층(206)의 일부분의 두께를 증가시키는 단계를 포함한다. 이 방법은 반도체 층(206)의 후막 영역(208a)에 PDSOI PA 디바이스(210)를 구축하여, 반도체 층(206)의 박막 영역(208b)에 FDSOI LNA 디바이스(220) 및 FDSOI 스위치 디바이스(230)가 있고 반도체 층(206)의 후막 영역(208a)에 PDSOI PA 디바이스(210)가 있도록 하는 단계를 포함한다.
도 3a, 도 3b, 도 3c, 및 도 3d는 도 2a 내지 도 2d에 관하여 기술된 FEIC(200)를 구축하기 위한 프로세스에 대한 변형을 예시한다. 이 변형에서, FEIC(200)는, 도 3a에 예시된 바와 같이, 얇은 실리콘 층(206)으로 시작된다. 도 3b에서, 박막 영역(208b)에 디바이스들을 형성하기 전에 FEIC의 빌드업된 영역(207)이 형성된다. 빌드업된 부분(207)은 SEG와 같은 임의의 적합한 프로세스를 이용하여 실리콘 막(206) 상에 구축될 수 있다. 빌드업된 부분(207)은 실리콘 층(206)의 후막 영역(208a)이 실리콘 층(206)의 박막 영역(208b)보다 더 큰 두께를 갖는 결과를 야기한다. 후막 영역(208a)의 결과적인 두께는 PDSOI 디바이스들을 구축하기에 적합할 수 있는데, 예를 들어, 약 50nm 내지 약 180nm일 수 있다. 이 빌드업된 부분(207)은 실리콘 층(206) 위에 크로스-해치된 부분으로서 예시되어 있지만, 실리콘 막(206)의 두께의 결과적인 증가가 반드시 실리콘 층(206) 위에 추가적인 층이 생기는 결과를 야기하는 것은 아니라는 이해해야 한다. 오히려, 빌드업된 부분(207)의 추가적인 두께는 실리콘 층(206) 자체의 두께의 증가를 나타낸다. 일단 후막 영역(208a)이 형성되면, 도 2b 및 도 2d를 참조하여 본 명세서에 기술된 바와 같이, 후막 영역(208a) 및 박막 영역(208b)에 디바이스들(210, 220, 230)이 구축될 수 있다. 도 3c는 소스 확산부들(214, 224, 234) 및 드레인 확산부들(216, 226, 236)이 채널들(218, 228, 238)과 함께 형성될 수 있는 것을 예시한다. 일부 실시예들에서, 이들이 형성된 후에, 도 3d는 각자의 소스 및 드레인 확산부들 사이의 게이트 절연체들(219, 229, 239)이 형성되고 각자의 게이트 절연체들 위에 게이트 도체들(212, 222, 232)이 형성될 수 있는 것을 예시한다. 특정 구현들에서, 게이트 절연체(219)를 구축하기 위해 사용되는 마스크는 게이트 절연체들(229, 239)을 위해 사용되는 마스크와 공유될 수 있다. 유사하게, 게이트 도체(212)를 구축하기 위해 사용되는 마스크는 게이트 도체들(222, 232)을 위해 사용되는 마스크와 공유될 수 있다.
도 4a, 도 4b, 도 4c, 및 도 4d는 제조 프로세스의 상이한 스테이지들에서의 다른 예시적인 FEIC(300)를 예시한다. FEIC(300)는 기판(102) 및 기판(102) 상의 절연체 층(104)을 포함한다는 점에서 FEIC(100a)와 유사하다. 기판(102)은 실리콘 지지 웨이퍼 또는 핸들 웨이퍼일 수 있다. 절연체 층(104)은 실리콘 이산화물과 같은 매몰 산화물일 수 있다. 일부 실시예들에서, 절연체 층(104)은 약 100nm 내지 약 400nm의 두께를 가질 수 있다.
도 4a에서, FEIC(300)는 실질적으로 균일한 두께의 능동 층 또는 실리콘 층(306)을 포함한다. 실리콘 층(306)은 실리콘 막일 수 있다. 실리콘 층(306)의 두께는 PDSOI 디바이스들을 구축하기에 적합할 수 있다. 예를 들어, 실리콘 층(306)의 두께는 약 50nm 내지 약 180nm 두께일 수 있다.
도 4b에서, FEIC(300)는 실리콘 층(306)에 구축된 PDSOI PA 디바이스(310)를 포함한다. PDSOI PA 디바이스(310)는 게이트 절연체(319) 위에 게이트 도체(312)를 갖는 게이트 구조, 소스 확산부(314), 드레인 확산부(316), 및 웰(318)을 포함한다는 점에서 도 1a의 PDSOI PA 디바이스(110)와 유사하다. PDSOI PA 디바이스(310)는 LDMOS PA 디바이스 또는 EDMOS PA 디바이스일 수 있다. 비록 단일 PDSOI PA 디바이스(310)가 예시되어 있지만, 복수의 PDSOI PA 디바이스가 실리콘 층(306)에 구축될 수 있다는 것을 이해해야 한다.
도 4c에서, FEIC(300)는 목표 구역에서 실리콘 층(306)의 두께를 감소시키기 위해 제거된 실리콘 층(306)의 일부분을 나타내는 영역(307)을 포함한다. 제거된 부분(307)은 임의의 적합한 프로세스를 이용하여 실리콘 막(306)으로부터 제거될 수 있다. 실리콘 막의 일부분을 제거하는 프로세스의 예는 국부적 시닝이다. 예를 들어, 국부적 시닝을 이용하여, 어떠한 PDSOI 디바이스도 포함하지 않는 실리콘 층(306)의 일부분이 제거될 수 있다.
제거된 부분(307)은 실리콘 층(306)의 후막 영역(308a)이 실리콘 층(306)의 박막 영역(308b)보다 더 큰 두께를 갖는 결과를 야기한다. 박막 영역(308b)의 결과적인 두께는 FDSOI 디바이스들을 구축하기에 적합할 수 있다. 예를 들어, 박막 영역(308b) 내의 실리콘 층(306)의 두께는 약 5nm 내지 약 50nm 또는 박막 영역(308b)에 구축될 FDSOI 디바이스의 게이트 길이의 약 1/4일 수 있다.
도 4d에서, FEIC(300)는 FDSOI LNA 디바이스(320) 및 FDSOI 스위치 디바이스(330)를 포함한다. FDSOI LNA 디바이스(320)는 게이트 절연체(329) 위에 게이트 도체(322)를 갖는 게이트 구조, 소스 확산부(324), 드레인 확산부(326), 및 채널(328)을 포함한다는 점에서 도 1a의 FDSOI LNA 디바이스(120)와 유사하다. FDSOI 스위치 디바이스(330)는 게이트 절연체(339) 위에 게이트 도체(332)를 갖는 게이트 구조, 소스 확산부(334), 드레인 확산부(336), 및 채널(338)을 포함한다는 점에서 도 1a의 FDSOI 스위치 디바이스(130)와 유사하다. 비록 단일 FDSOI LNA 디바이스(320)가 예시되어 있지만, 복수의 FDSOI LNA 디바이스가 실리콘 층(306)에 구축될 수 있다는 것을 이해해야 한다. 비록 단일 FDSOI 스위치 디바이스(330)가 예시되어 있지만, 복수의 FDSOI 스위치 디바이스가 실리콘 층(306)에 구축될 수 있다는 것도 이해해야 한다. FEIC(300)는 후막 영역(308a) 및 박막 영역(308b)의 어느 한쪽 또는 양쪽에 수동 디바이스들을 포함할 수 있다.
예로서, FEIC(300)를 제조하기 위한 적합한 방법은 기판(102) 위에 절연체 층(104)을 형성하는 단계를 포함한다. 이 방법은 절연체 층(104) 위에 반도체 층(306)을 형성하는 단계를 또한 포함한다. 이 방법은 반도체 층(306)에 PDSOI PA 디바이스(310)를 구축하는 단계를 또한 포함한다. 이 방법은 반도체 층(306)의 박막 영역(308b)을 형성하기 위해 반도체 층(306)의 일부분의 두께를 감소시키는 단계를 또한 포함한다. 이 방법은 반도체 층(306)의 박막 영역(308b)에 FDSOI LNA 디바이스(320)를 구축하는 단계를 또한 포함한다. 이 방법은 반도체 층(306)의 박막 영역(308b)에 FDSOI 스위치 디바이스(330)를 구축하는 단계를 또한 포함한다. 반도체 층(306)의 후막 영역(308a)에 PDSOI PA 디바이스(310)가 있고 반도체 층(306)의 박막 영역(308b)에 FDSOI LNA 디바이스(320) 및 FDSOI 스위치 디바이스(330)가 있다.
도 5a, 도 5b, 도 5c, 및 도 5d는 도 4a 내지 도 4d에 관하여 기술된 FEIC(300)를 구축하기 위한 프로세스에 대한 변형을 예시한다. 이 변형에서, FEIC(300)는, 도 5a에 예시된 바와 같이, 두꺼운 실리콘 층(306)으로 시작된다. 도 5b에서, FEIC(300)는 목표 구역에서 실리콘 층(306)의 두께를 감소시키기 위해 제거된 실리콘 층(306)의 일부분을 나타내는 영역(307)을 포함한다. 제거된 부분(307)은 임의의 적합한 프로세스, 예컨대 국부적 시닝을 이용하여 실리콘 막(306)으로부터 제거될 수 있다. 제거된 부분(307)은 실리콘 층(306)의 후막 영역(308a)이 실리콘 층(306)의 박막 영역(308b)보다 더 큰 두께를 갖는 결과를 야기한다. 박막 영역(308b)의 결과적인 두께는 FDSOI 디바이스들을 구축하기에 적합할 수 있는데, 예를 들어, 약 5nm 내지 약 50nm 또는 박막 영역(308b)에 구축될 FDSOI 디바이스의 게이트 길이의 약 1/4일 수 있다. 일단 박막 영역(308b)이 형성되면, 도 4b 및 도 4d를 참조하여 본 명세서에 기술된 바와 같이, 후막 영역(308a) 및 박막 영역(308b)에 디바이스들(310, 320, 330)이 구축될 수 있다. 도 5c는 소스 확산부들(314, 324, 334) 및 드레인 확산부들(316, 326, 336)이 채널들(318, 328, 338)과 함께 형성될 수 있는 것을 예시한다. 일부 실시예들에서, 이들이 형성된 후에, 도 5d는 각자의 소스 및 드레인 확산부들 사이의 게이트 절연체들(319, 329, 339)이 형성되고 각자의 게이트 절연체들 위에 게이트 도체들(312, 322, 332)이 형성될 수 있는 것을 예시한다. 특정 구현들에서, 게이트 절연체(319)를 구축하기 위해 사용되는 마스크는 게이트 절연체들(329, 339)을 위해 사용되는 마스크와 공유될 수 있다. 유사하게, 게이트 도체(312)를 구축하기 위해 사용되는 마스크는 게이트 도체들(322, 332)을 위해 사용되는 마스크와 공유될 수 있다.
프론트 엔드 집적 회로의 제조
도 6a는 부분 공핍형 실리콘-온-인슐레이터(PDSOI) 전력 증폭기(PA) 디바이스, 완전 공핍형 실리콘-온-인슐레이터(FDSOI) 저잡음 증폭기(LNA) 디바이스, 및 FDSOI 스위치 디바이스를 갖는 통합형 프론트 엔드 집적 회로(FEIC)를 구축하기 위한 방법(600)을 예시한다. 도 2a 내지 도 2d는 방법(600)의 단계들에 대응하여 제조되는 FEIC의 예들을 나타낸다.
블록 605에서는, 매몰 산화물(BOX) 층 및 박막 실리콘 층을 갖는 기판이 준비된다. BOX 층 및 박막 실리콘을 갖는 기판은, 예를 들어, 실리콘-온-인슐레이터(SOI) 웨이퍼의 형태일 수 있다. SOI 웨이퍼의 준비는, 블록 605에서의 단계가 SOI 웨이퍼의 제조를 요구하는 것이 아니라 SOI 웨이퍼를 수용하거나 제공하는 것을 포함하도록 별도의 프로세스에서 발생할 수 있다. 준비는 박막 실리콘 층에 능동 디바이스들을 구축하는 것을 가능하게 하는 구조를 준비하기 위해 수행되는 임의의 단계를 또한 포함할 수 있다. 도 2a는 블록 605에서의 FEIC의 예를 나타낸다.
기판은 핸들 웨이퍼일 수 있다. BOX 층은 임의의 적합한 절연체, 예컨대 열 실리콘 산화물(SiO2)일 수 있다. 박막 실리콘 층은 BOX 위에 퇴적된 박막, 예컨대 결정 실리콘일 수 있다. BOX 층의 두께는 약 5nm과 약 400nm 사이의 어딘가일 수 있고, 적어도 약 100nm 및/또는 약 200nm 이하일 수 있고, 전형적으로 약 5nm 내지 약 50nm인 얇은 또는 초박형 BOX 층과 비교하여 때때로 두꺼운 BOX 층이라고 지칭된다. 박막 실리콘 층의 두께는 약 5nm 내지 약 50nm 또는 박막 실리콘 층에 구축될 능동 디바이스의 게이트 길이의 약 1/4일 수 있다. SIMOX(separation by implanted oxygen), BESOI(bond and etch-back SOI), ELTRAN®(epitaxial layer transfer), NANOCLEAVE®, SMART CUT™ 등을 포함한, 임의의 적합한 프로세스가 SOI 웨이퍼를 준비하기 위해 사용될 수 있다.
블록 610에서는, 박막 실리콘 층에 하나 이상의 FDSOI LNA 디바이스 및 하나 이상의 FDSOI 스위치 디바이스가 구축된다. 이들 능동 디바이스는 그들의 소스와 드레인 확산부들 사이의 채널을 도핑하지 않고 구축될 수 있거나 또는 채널이 저농도로 도핑될 수 있다. 박막 실리콘의 두께는 능동 디바이스들이 온 상태에 있을 때 채널이 완전히 공핍되도록 하는 것일 수 있다. 도 2b는 블록 610에서의 FEIC의 예를 나타낸다.
블록 615에서는, 어떠한 FDSOI 능동 디바이스도 포함하지 않는 후막 영역을 생성하기 위해 박막 실리콘의 영역의 두께가 증가된다. 결과적으로, 실리콘 막 층을 두껍게 하는 프로세스를 겪지 않는 박막 실리콘의 영역은 실리콘 층의 박막 영역이라고 지칭될 수 있고, 이 박막 영역은 하나 이상의 FDSOI LNA 디바이스 및 하나 이상의 FDSOI 스위치 디바이스를 포함한다. 결과적인 후막 영역의 두께는 약 50nm 내지 약 180nm일 수 있다. 도 2c는 블록 615에서의 FEIC의 예를 나타낸다.
실리콘 층의 두께를 증가시키기 위해 에피택셜 퇴적 프로세스들, 또는 에피택시가 이용될 수 있다. 이들 프로세스는 실리콘 막(예를 들어, 결정 실리콘) 또는 기판 위에 실리콘(예를 들어, 결정 실리콘)의 층을 성장시키기 위해 이용될 수 있다. 선택적 에피택셜 성장(SEG)은 실리콘 막의 노출된 실리콘 구역들 상에 실리콘을 성장시키기 위해 이용될 수 있는 하나의 그러한 예시적인 프로세스이다. 실리콘 성장을 원하지 않는 영역들은 유전체 막, 전형적으로 실리콘 이산화물 또는 실리콘 질화물에 의해 마스킹될 수 있다. 에피택셜 성장은 기판 상에 막을 형성하기 위한 액체 또는 기체 전구체(precursor)들의 응축을 포함할 수 있다. 기체 전구체들은, 예를 들어, 화학 기상 증착 및/또는 레이저 삭마(laser ablation)에 의해 획득될 수 있다.
블록 620에서는, 후막 영역에 하나 이상의 PDSOI PA 디바이스가 구축된다. 하나 이상의 PDSOI PA 디바이스는 LDMOS 및/또는 EDMOS PA 디바이스들일 수 있다. 후막 실리콘의 두께는 능동 디바이스들이 온 상태에 있을 때 채널이 부분적으로 공핍되도록 하는 것일 수 있다. 도 2d는 블록 620에서의 FEIC의 예를 나타낸다. 옵션으로 블록 625에서는, 박막 영역, 후막 영역, 또는 박막 영역과 후막 영역 양쪽에 수동 디바이스들이 구축될 수 있다.
방법(600)은 다수의 이점들을 제공한다. 예를 들어, 연관된 기생들은 벌크 기술들을 이용하는 구현들과 비교하여 SOI 상의 LDMOS PA 디바이스들 및 EDMOS PA 디바이스들에서 더 적다. 이는 더 나은 또는 개선된 능동 디바이스 성능으로 이어진다. 다른 예로서, 매몰 산화물 층은 원하는 성능 특성들을 달성하기 위한 두꺼운 BOX 층일 수 있다(초박형 층이 아니라). 이는 더 강건한 능동 디바이스 성능, 더 높은 전력 능력, 및 개선된 수동 디바이스 성능을 야기한다. 다른 예로서, 결과적인 FEIC는 FDSOI 능동 디바이스들(예를 들어, 스위치 디바이스들 및 LNA 디바이스들)뿐만 아니라 PDSOI 능동 디바이스들(예를 들어, PA 디바이스들) 양쪽 모두의 이익들을 가진다.
도 6b는 PDSOI PA 디바이스, FDSOI LNA 디바이스, 및 FDSOI 스위치 디바이스를 갖는 통합형 FEIC를 구축하기 위한 방법(650)을 예시한다. 도 3a 내지 도 3d는 방법(650)의 단계들에 대응하여 제조되는 FEIC의 예들을 나타낸다. 방법(650)은 도 6a를 참조하여 기술된 방법(600)과 실질적으로 유사하므로 방법(600)의 이점들을 공유한다는 점에 유의해야 한다. 방법(600)과 방법(650) 간의 차이는 방법들의 단계들의 순서이고 방법(650)은 디바이스들을 구축하기 전에 기판을 준비한다. 특히, 방법(650)은 박막 영역에 디바이스들을 구축하는 것과 후막 영역을 생성하기 위해 박막 영역의 일부분의 두께를 증가시키는 것의 순서를 교환한다. 따라서, 방법(650)에 대한 상세들을 제공하기 위해 방법(600)의 설명에 의존하여 방법(650)의 설명이 축약될 것이다.
블록 655에서는, BOX 층 및 박막 실리콘 층을 갖는 기판이 준비되고, 예를 들어, SOI 웨이퍼의 형태일 수 있다. 도 3a는 블록 655에서의 FEIC의 예를 나타낸다.
블록 660에서는, 후막 영역을 생성하기 위해 박막 실리콘의 영역의 두께가 증가된다. 결과적으로, 실리콘 막 층을 두껍게 하는 프로세스를 겪지 않는 박막 실리콘의 영역은 실리콘 층의 박막 영역이라고 지칭될 수 있다. 결과적인 후막 영역의 두께는 약 50nm 내지 약 180nm일 수 있다. 도 3b는 블록 660에서의 FEIC의 예를 나타낸다.
블록 665에서는, 실리콘 층의 박막 영역에 하나 이상의 FDSOI LNA 디바이스 및 하나 이상의 FDSOI 스위치 디바이스가 구축된다. 이들 능동 디바이스는 그들의 소스와 드레인 확산부들 사이의 채널을 도핑하지 않고 구축될 수 있거나 또는 채널이 저농도로 도핑될 수 있다. 박막 실리콘의 두께는 능동 디바이스들이 온 상태에 있을 때 채널이 완전히 공핍되도록 하는 것일 수 있다. 블록 670에서는, 후막 영역에 하나 이상의 PDSOI PA 디바이스가 구축된다. 하나 이상의 PDSOI PA 디바이스는 LDMOS 및/또는 EDMOS PA 디바이스들일 수 있다. 후막 실리콘의 두께는 능동 디바이스들이 온 상태에 있을 때 채널이 부분적으로 공핍되도록 하는 것일 수 있다. 옵션으로 블록 675에서는, 박막 영역, 후막 영역, 또는 박막 영역과 후막 영역 양쪽에 수동 디바이스들이 구축될 수 있다.
도 3c 및 도 3d는 블록 665 및 블록 670에서의 FEIC의 예를 나타낸다. 비록 블록 665 및 블록 670은 디바이스들이 박막 영역에 구축되고 이어서 후막 영역에 구축되는 것을 나타내지만, 방법(650)의 다른 구현들은 박막 영역 및 후막 영역에 디바이스들을 부분적으로 구축하는 것(예를 들어, 도 3c에 예시된 바와 같이)에 이어서 양쪽 영역들에서 디바이스들을 완성하는 것(예를 들어, 도 3d에 예시된 바와 같이)을 포함한다는 것을 이해해야 한다. 일부 구현들에서는, 본 명세서에 기술된 바와 같이, 디바이스를 완성하기 위해 공유 마스크들이 사용될 수 있다. 이는 박막 영역 및 후막 영역에 디바이스들이 부분적으로 구축되고 이어서 일부 경우들에서 공유 마스크들이 잠재적으로 사용되는 별도의 단계에서 완성되는 방법(600)에도 적용될 수 있다.
도 7a는 PDSOI PA 디바이스, FDSOI LNA 디바이스, 및 FDSOI 스위치 디바이스를 갖는 통합형 FEIC를 구축하기 위한 방법(700)을 예시한다. 도 4a 내지 도 4d는 방법(500)의 단계들에 대응하여 제조되는 FEIC의 예들을 나타낸다.
블록 505에서는, 매몰 산화물(BOX) 층 및 후막 실리콘 층을 갖는 기판이 준비된다. BOX 층 및 후막 실리콘을 갖는 기판은, 예를 들어, 실리콘-온-인슐레이터(SOI) 웨이퍼의 형태일 수 있다. SOI 웨이퍼의 준비는, 블록 505에서의 단계가 SOI 웨이퍼의 제조를 요구하는 것이 아니라 SOI 웨이퍼를 수용하거나 제공하는 것을 포함하도록 별도의 프로세스에서 발생할 수 있다. 준비는 후막 실리콘 층에 능동 디바이스들을 구축하는 것을 가능하게 하는 구조를 준비하기 위해 수행되는 임의의 단계를 또한 포함할 수 있다. 도 4a는 블록 505에서의 FEIC의 예를 나타낸다.
기판은 핸들 웨이퍼일 수 있다. BOX 층은 임의의 적합한 절연체, 예컨대 열 실리콘 산화물(SiO2)일 수 있다. 박막 실리콘 층은 BOX 위에 퇴적된 박막, 예컨대 결정 실리콘일 수 있다. BOX 층의 두께는 약 5nm과 약 400nm 사이의 어딘가일 수 있고, 적어도 약 100nm 및/또는 약 200nm 이하일 수 있고, 전형적으로 약 5nm 내지 약 50nm인 얇은 또는 초박형 BOX 층과 비교하여 때때로 두꺼운 BOX 층이라고 지칭된다. 후막 실리콘 층의 두께는 약 50nm 내지 약 180nm일 수 있다. SIMOX(separation by implanted oxygen), BESOI(bond and etch-back SOI), ELTRAN®(epitaxial layer transfer), NANOCLEAVE®, SMART CUT™ 등을 포함한, 임의의 적합한 프로세스가 SOI 웨이퍼를 준비하기 위해 사용될 수 있다.
블록 510에서는, 후막 실리콘 층에 하나 이상의 PDSOI PA 디바이스가 구축된다. 하나 이상의 PDSOI PA 디바이스는 LDMOS 및/또는 EDMOS PA 디바이스들일 수 있다. 후막 실리콘의 두께는 능동 디바이스들이 온 상태에 있을 때 채널이 부분적으로 공핍되도록 하는 것일 수 있다. 도 4b는 블록 510에서의 FEIC의 예를 나타낸다.
블록 515에서는, 어떠한 PDSOI 능동 디바이스도 포함하지 않는 박막 영역을 생성하기 위해 박막 실리콘의 영역의 두께가 감소된다. 결과적으로, 실리콘 막 층을 얇게 하는 프로세스를 겪지 않는 후막 실리콘의 영역은 실리콘 층의 후막 영역이라고 지칭될 수 있고, 이 후막 영역은 하나 이상의 PDSOI PA 디바이스를 포함한다. 결과적인 박막 영역의 두께는 약 5nm 내지 약 50nm 두께 또는 전형적으로 박막 영역에 구축될 능동 디바이스의 게이트 길이의 약 1/4일 수 있다. 도 4c는 블록 515에서의 FEIC의 예를 나타낸다.
후막 실리콘 층의 시닝은 국부적 시닝을 위한 임의의 적합한 프로세스를 포함할 수 있다. 예를 들어, 시닝은 기계적 그라인딩, 화학적 기계적 평탄화, 습식 에칭, ADP DCE(atmospheric downstream plasma dry chemical etching) 등을 포함할 수 있다.
블록 510에서는, 박막 영역에 하나 이상의 FDSOI LNA 디바이스 및 하나 이상의 FDSOI 스위치 디바이스가 구축된다. 이들 능동 디바이스는 그들의 소스와 드레인 확산부들 사이의 채널을 도핑하지 않고 구축될 수 있거나 또는 채널이 저농도로 도핑될 수 있다. 박막 영역의 두께는 능동 디바이스들이 온 상태에 있을 때 채널이 완전히 공핍되도록 하는 것일 수 있다. 도 4d는 블록 520에서의 FEIC의 예를 나타낸다. 옵션으로 블록 525에서는, 박막 영역, 후막 영역, 또는 박막 영역과 후막 영역 양쪽에 수동 디바이스들이 구축될 수 있다.
방법(500)은 다수의 이점들을 제공한다. 예를 들어, 연관된 기생들은 벌크 기술들을 이용하는 구현들과 비교하여 SOI 상의 LDMOS PA 디바이스들 및 EDMOS PA 디바이스들에서 더 적다. 이는 더 나은 또는 개선된 능동 디바이스 성능으로 이어진다. 다른 예로서, 매몰 산화물 층은 원하는 성능 특성들을 달성하기 위한 두꺼운 BOX 층일 수 있다(초박형 층이 아니라). 이는 더 강건한 능동 디바이스 성능, 더 높은 전력 능력, 및 개선된 수동 디바이스 성능을 야기한다. 다른 예로서, 결과적인 FEIC는 FDSOI 능동 디바이스들(예를 들어, 스위치 디바이스들 및 LNA 디바이스들)뿐만 아니라 PDSOI 능동 디바이스들(예를 들어, PA 디바이스들) 양쪽 모두의 이익들을 가진다. 또한, 방법(500)이 방법(400)보다 덜 비쌀 수 있는데, 그 이유는 시닝이 전형적으로 에피택셜 성장 또는 퇴적보다 덜 비싼 프로세스이기 때문이다.
도 7b는 PDSOI PA 디바이스, FDSOI LNA 디바이스, 및 FDSOI 스위치 디바이스를 갖는 통합형 FEIC를 구축하기 위한 방법(750)을 예시한다. 도 5a 내지 도 5d는 방법(750)의 단계들에 대응하여 제조되는 FEIC의 예들을 나타낸다. 방법(750)은 도 7a를 참조하여 기술된 방법(700)과 실질적으로 유사하므로 방법(700)의 이점들을 공유한다는 점에 유의해야 한다. 방법(700)과 방법(750) 간의 차이는 방법들의 단계들의 순서이고 방법(750)은 디바이스들을 구축하기 전에 기판을 준비한다. 특히, 방법(750)은 후막 영역에 디바이스들을 구축하는 것과 박막 영역을 생성하기 위해 후막 영역의 일부분의 두께를 감소시키는 것의 순서를 교환한다. 따라서, 방법(750)에 대한 상세들을 제공하기 위해 방법(700)의 설명에 의존하여 방법(750)의 설명이 축약될 것이다.
블록 755에서는, BOX 층 및 후막 실리콘 층을 갖는 기판이 준비되고, 예를 들어, SOI 웨이퍼의 형태일 수 있다. 도 5a는 블록 755에서의 FEIC의 예를 나타낸다.
블록 760에서는, 박막 영역을 생성하기 위해 후막 실리콘의 영역의 두께가 감소된다. 결과적으로, 실리콘 막 층을 얇게 하는 프로세스를 겪지 않는 후막 실리콘의 영역은 실리콘 층의 후막 영역이라고 지칭될 수 있다. 결과적인 박막 영역의 두께는 약 5nm 내지 약 50nm일 수 있다. 도 5b는 블록 760에서의 FEIC의 예를 나타낸다.
블록 765에서는, 후막 영역에 하나 이상의 PDSOI PA 디바이스가 구축된다. 하나 이상의 PDSOI PA 디바이스는 LDMOS 및/또는 EDMOS PA 디바이스들일 수 있다. 후막 실리콘의 두께는 능동 디바이스들이 온 상태에 있을 때 채널이 부분적으로 공핍되도록 하는 것일 수 있다. 블록 770에서는, 실리콘 층의 박막 영역에 하나 이상의 FDSOI LNA 디바이스 및 하나 이상의 FDSOI 스위치 디바이스가 구축된다. 이들 능동 디바이스는 그들의 소스와 드레인 확산부들 사이의 채널을 도핑하지 않고 구축될 수 있거나 또는 채널이 저농도로 도핑될 수 있다. 박막 실리콘의 두께는 능동 디바이스들이 온 상태에 있을 때 채널이 완전히 공핍되도록 하는 것일 수 있다. 옵션으로 블록 775에서는, 박막 영역, 후막 영역, 또는 박막 영역과 후막 영역 양쪽에 수동 디바이스들이 구축될 수 있다.
도 5c 및 도 5d는 블록 765 및 블록 770에서의 FEIC의 예를 나타낸다. 비록 블록 765 및 블록 770은 디바이스들이 후막 영역에 구축되고 이어서 박막 영역에 구축되는 것을 나타내지만, 방법(750)의 다른 구현들은 박막 영역과 후막 영역 양쪽에 디바이스들을 부분적으로 구축하는 것(예를 들어, 도 5c에 예시된 바와 같이)에 이어서 양쪽 영역들에서 디바이스들을 완성하는 것(예를 들어, 도 5d에 예시된 바와 같이)을 포함한다는 것을 이해해야 한다. 일부 구현들에서는, 본 명세서에 기술된 바와 같이, 디바이스를 완성하기 위해 공유 마스크들이 사용될 수 있다. 이는 박막 영역 및 후막 영역에 디바이스들이 부분적으로 구축되고 이어서 일부 경우들에서 공유 마스크들이 잠재적으로 사용되는 별도의 단계에서 완성되는 방법(600)에도 적용될 수 있다.
또한, 방법들(600, 650, 700, 750)은 도 1b에 예시된 FEIC(100b)를 준비하기 위해 사용될 수 있다는 것을 이해해야 한다. 방법들(600, 650, 700, 750)에 대한 수정은 특정 PDSOI PA 디바이스들, FDSOI LNA 디바이스들, 및/또는 FDSOI 스위치들을 준비하기 위한 단계들을 도 1b에 관하여 기술된 다른 회로와 교환하는 것일 것이다.
추가적인 실시예들 및 용어
본 개시내용은 다양한 특징들을 설명하고, 그 중 단 하나도 본 명세서에 기술된 이익들을 단독으로 책임지지 않는다. 통상의 기술자라면 알 수 있겠지만, 본 명세서에 기술된 다양한 특징들이 조합, 수정, 또는 생략될 수 있다는 것을 이해할 것이다. 본 명세서에 구체적으로 기술된 것들 이외의 조합들 및 부분 조합들을 통상의 기술자는 알 수 있을 것이고 이들은 본 개시내용의 일부를 형성하도록 의도되어 있다. 다양한 플로차트 단계들 및/또는 국면들과 관련하여 다양한 방법들이 본 명세서에 기술된다. 많은 경우들에서, 플로차트들에 도시된 다수의 단계들 및/또는 국면들이 단일 단계 및/또는 국면으로서 수행될 수 있도록 특정 단계들 및/또는 국면들이 함께 조합될 수 있다는 것을 이해할 것이다. 또한, 특정 단계들 및/또는 국면들이 개별적으로 수행될 추가적인 부분 컴포넌트들로 분할될 수 있다. 일부 경우들에서, 단계들 및/또는 국면들의 순서가 재배열될 수 있고, 특정 단계들 및/또는 국면들이 완전히 생략될 수 있다. 또한, 본 명세서에 도시되고 기술된 것들에 대한 추가적인 단계들 및/또는 국면들이 또한 수행될 수 있도록 본 명세서에 기술된 방법들은 제한이 없는(open-ended) 것으로 이해되어야 한다.
문맥이 분명히 달리 요구하지 않는 한, 설명 및 청구항들 전체에 걸쳐, "포함한다(comprise)", "포함하는(comprising)" 등의 표현들은, 배타적인 또는 철저한 의미와는 반대로, 포괄적인 의미로; 즉, "포함하지만, 이들로 제한되지 않는"의 의미로 해석되어야 한다. 본 명세서에서 일반적으로 사용되는, "결합된"이라는 표현은 직접 연결되거나, 또는 하나 이상의 중간 요소를 통해 연결될 수 있는 2개 이상의 요소를 언급한다. 추가적으로, "본 명세서에서(herein)", "위(above)", "아래(below)"라는 표현들, 및 유사한 의미의 표현들은, 이 출원에서 사용될 때, 이 출원의 임의의 특정 부분들이 아니라 전체로서의 이 출원을 언급할 것이다. 문맥이 허용하는 경우에, 단수 또는 복수의 수를 사용한 상기 상세한 설명에서의 표현들은 제각기 복수 또는 단수의 수를 또한 포함할 수 있다. 2개 이상의 항목의 리스트에 관련하여 "또는"이라는 표현에서, 해당 표현은 그 표현의 다음의 해석들 모두를 커버한다: 리스트 내의 항목들 중 임의의 것, 리스트 내의 항목들 모두, 및 리스트 내의 항목들의 임의의 조합. "예시적인"이라는 표현은 본 명세서에서 "예, 사례 또는 예시로서 역할을 하는"을 의미하기 위해 배타적으로 사용된다. 본 명세서에 "예시적인"으로 기술된 임의의 구현은 반드시 다른 구현들보다 선호되는 또는 유리한 것으로 해석되어야 하는 것은 아니다.
본 개시내용은 본 명세서에 도시된 구현들로 제한되도록 의도되어 있지 않다. 본 개시내용에서 기술된 구현들에 대한 다양한 수정들을 본 기술분야의 통상의 기술자들은 쉽게 알 수 있을 것이고, 본 명세서에 정의된 일반 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않고 다른 구현에 적용될 수 있다. 본 명세서에 제공된 본 발명의 교시내용들은 다른 방법들 및 시스템들에 적용될 수 있고 위에 기술된 방법들 및 시스템들로 제한되지 않고, 위에 기술된 다양한 실시예들의 요소들 및 동작들을 조합하여 추가 실시예들을 제공할 수 있다. 따라서, 본 명세서에 기술된 새로운 방법들 및 시스템들은 다양한 다른 형태들로 구현될 수 있고; 또한, 본 명세서에 기술된 방법들 및 시스템들의 형태에서 다양한 생략들, 치환들 및 변경들이 본 개시내용의 사상을 벗어나지 않고 이루어질 수 있다. 첨부된 청구항들 및 그들의 균등물들은 본 개시내용의 범위 및 사상 내에 속하게 될 그러한 형태들 또는 수정들을 커버하도록 의도되어 있다.
Claims (40)
- 프론트 엔드 집적 회로로서,
기판;
상기 기판 위의 절연체 층; 및
상기 절연체 층 위의 반도체 층을 포함하고, 상기 반도체 층은 박막 영역 및 후막 영역을 형성하고, 상기 박막 영역은 하나 이상의 완전 공핍형 실리콘-온-인슐레이터(fully depleted silicon-on-insulator, FDSOI) 저잡음 증폭기(LNA) 디바이스 및 하나 이상의 FDSOI 스위치 디바이스를 포함하고, 상기 후막 영역은 하나 이상의 부분 공핍형 실리콘-온-인슐레이터(partially depleted silicon-on-insulator, PDSOI) 전력 증폭기(PA) 디바이스를 포함하는, 프론트 엔드 집적 회로. - 제1항에 있어서,
상기 절연체 층은 적어도 100nm 두께인, 프론트 엔드 집적 회로. - 제1항에 있어서,
상기 박막 영역 내의 상기 반도체 층은 적어도 5nm 두께이고 50nm 이하의 두께인, 프론트 엔드 집적 회로. - 제3항에 있어서,
상기 후막 영역 내의 상기 반도체 층은 적어도 약 50nm 두께이고 180nm 이하의 두께인, 프론트 엔드 집적 회로. - 제1항에 있어서,
상기 절연체 층은 매몰 산화물 층(buried oxide layer)인, 프론트 엔드 집적 회로. - 제1항에 있어서,
상기 박막 영역 내의 상기 반도체 층은 상기 하나 이상의 FDSOI LNA 디바이스의 게이트 길이의 1/4인, 프론트 엔드 집적 회로. - 제1항에 있어서,
상기 반도체 층의 박막 영역에 구축된 하나 이상의 수동 디바이스를 추가로 포함하는, 프론트 엔드 집적 회로. - 제1항에 있어서,
상기 반도체 층의 후막 영역에 구축된 하나 이상의 수동 디바이스를 추가로 포함하는, 프론트 엔드 집적 회로. - 제1항에 있어서,
상기 반도체 층의 박막 영역은 국부적 시닝(local thinning)을 이용하여 형성되는, 프론트 엔드 집적 회로. - 제1항에 있어서,
상기 반도체 층의 후막 영역은 선택적 에피택셜 성장(selective epitaxial growth)을 이용하여 형성되는, 프론트 엔드 집적 회로. - 프론트 엔드 집적 회로를 제조하는 방법으로서,
이 방법은:
기판 위에 절연체 층을 형성하는 단계;
상기 절연체 층 위에 반도체 층을 형성하는 단계;
상기 반도체 층에 완전 공핍형 실리콘-온-인슐레이터(FDSOI) 저잡음 증폭기(LNA) 디바이스를 구축하는 단계;
상기 반도체 층에 FDSOI 스위치 디바이스를 구축하는 단계;
상기 반도체 층의 후막 영역을 형성하기 위해 상기 반도체 층의 일부분의 두께를 증가시키는 단계; 및
상기 반도체 층의 후막 영역에 부분 공핍형 실리콘-온-인슐레이터(PDSOI) 전력 증폭기(PA) 디바이스를 구축하여, 상기 반도체 층의 박막 영역에 상기 FDSOI LNA 디바이스 및 상기 FDSOI 스위치 디바이스가 있고 상기 후막 영역에 상기 PDSOI PA 디바이스가 있도록 하는 단계를 포함하는, 방법. - 제11항에 있어서,
상기 절연체 층은 적어도 약 100nm 두께인, 방법. - 제11항에 있어서,
상기 반도체 층의 박막 영역은 적어도 약 5nm 두께이고 약 50nm 이하의 두께인, 방법. - 제13항에 있어서,
상기 반도체 층의 후막 영역은 적어도 약 50nm 두께이고 180nm 이하의 두께인, 방법. - 제11항에 있어서,
상기 반도체 층의 박막 영역은 상기 FDSOI LNA 디바이스의 게이트 길이의 1/4인, 방법. - 제11항에 있어서,
상기 반도체 층의 박막 영역에 하나 이상의 수동 디바이스를 구축하는 단계를 추가로 포함하는, 방법. - 제11항에 있어서,
상기 반도체 층의 후막 영역에 하나 이상의 수동 디바이스를 구축하는 단계를 추가로 포함하는, 방법. - 제11항에 있어서,
상기 두께를 증가시키는 단계는 선택적 에피택셜 성장을 이용하는 단계를 포함하는, 방법. - 프론트 엔드 집적 회로를 제조하는 방법으로서,
이 방법은:
기판 위에 절연체 층을 형성하는 단계;
상기 절연체 층 위에 반도체 층을 형성하는 단계;
상기 반도체 층에 부분 공핍형 실리콘-온-인슐레이터(PDSOI) 전력 증폭기(PA) 디바이스를 구축하는 단계;
상기 반도체 층의 박막 영역을 형성하기 위해 상기 반도체 층의 일부분의 두께를 감소시키는 단계;
상기 반도체 층의 박막 영역에 완전 공핍형 실리콘-온-인슐레이터(FDSOI) 저잡음 증폭기(LNA) 디바이스를 구축하는 단계; 및
상기 반도체 층의 박막 영역에 FDSOI 스위치 디바이스를 구축하여, 상기 반도체 층의 후막 영역에 상기 PDSOI PA 디바이스가 있고 상기 반도체 층의 박막 영역에 상기 FDSOI LNA 디바이스 및 상기 FDSOI 스위치 디바이스가 있도록 하는 단계를 포함하는, 방법. - 제19항에 있어서,
상기 절연체 층은 적어도 약 100nm 두께인, 방법. - 제19항에 있어서,
상기 반도체 층의 박막 영역은 적어도 약 5nm 두께이고 약 50nm 이하의 두께인, 방법. - 제21항에 있어서,
상기 반도체 층의 후막 영역은 적어도 약 50nm 두께이고 180nm 이하의 두께인, 방법. - 제19항에 있어서,
상기 반도체 층의 박막 영역은 상기 FDSOI LNA 디바이스의 게이트 길이의 1/4인, 방법. - 제19항에 있어서,
상기 반도체 층의 박막 영역에 하나 이상의 수동 디바이스를 구축하는 단계를 추가로 포함하는, 방법. - 제19항에 있어서,
상기 반도체 층의 후막 영역에 하나 이상의 수동 디바이스를 구축하는 단계를 추가로 포함하는, 방법. - 제19항에 있어서,
상기 두께를 감소시키는 단계는 국부적 시닝을 이용하는 단계를 포함하는, 방법. - 프론트 엔드 집적 회로를 제조하는 방법으로서,
이 방법은:
기판 위에 절연체 층을 형성하는 단계;
상기 절연체 층 위에 제1 두께로 반도체 층을 형성하는 단계;
상기 제1 두께를 갖는 상기 반도체 층의 다른 일부분을 박막 영역으로 하고 상기 반도체 층의 후막 영역을 형성하기 위해 상기 반도체 층의 일부분의 두께를 증가시키는 단계;
상기 후막 영역에 고전압 아날로그 회로를 구축하는 단계; 및
상기 박막 영역에 저전압 아날로그 회로를 구축하는 단계를 포함하는, 방법. - 제27항에 있어서,
상기 절연체 층은 적어도 약 100nm 두께인, 방법. - 제27항에 있어서,
상기 반도체 층의 박막 영역은 적어도 약 5nm 두께이고 약 50nm 이하의 두께인, 방법. - 제29항에 있어서,
상기 반도체 층의 후막 영역은 적어도 약 50nm 두께이고 180nm 이하의 두께인, 방법. - 제27항에 있어서,
상기 고전압 아날로그 회로는 저 드롭아웃 레귤레이터(low dropout regulator)를 포함하는, 방법. - 제27항에 있어서,
상기 고전압 아날로그 회로는 고전압 전력 증폭기를 포함하는, 방법. - 제27항에 있어서,
상기 박막 영역에 디지털 회로를 구축하는 단계를 추가로 포함하는, 방법. - 프론트 엔드 집적 회로를 제조하는 방법으로서,
이 방법은:
기판 위에 절연체 층을 형성하는 단계;
상기 절연체 층 위에 제1 두께로 반도체 층을 형성하는 단계;
상기 제1 두께를 갖는 상기 반도체 층의 다른 일부분을 후막 영역으로 하고 상기 반도체 층의 박막 영역을 형성하기 위해 상기 반도체 층의 일부분의 두께를 감소시키는 단계;
상기 후막 영역에 무선 주파수(RF) 디바이스를 구축하는 단계; 및
상기 박막 영역에 아날로그 또는 디지털 회로를 구축하는 단계를 포함하는, 방법. - 제34항에 있어서,
상기 절연체 층은 적어도 약 100nm 두께인, 방법. - 제34항에 있어서,
상기 반도체 층의 박막 영역은 적어도 약 5nm 두께이고 약 50nm 이하의 두께인, 방법. - 제34항에 있어서,
상기 반도체 층의 후막 영역은 적어도 약 50nm 두께이고 180nm 이하의 두께인, 방법. - 제34항에 있어서,
상기 후막 영역 내의 상기 RF 디바이스는 전력 증폭기(PA) 디바이스를 포함하는, 방법. - 제38항에 있어서,
상기 PA 디바이스는 부분 공핍형 실리콘-온-인슐레이터(PDSOI) PA 디바이스를 포함하는, 방법. - 제34항에 있어서,
상기 디지털 회로는 로직 게이트들을 포함하는, 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202063112951P | 2020-11-12 | 2020-11-12 | |
| US63/112,951 | 2020-11-12 | ||
| US17/524,198 | 2021-11-11 | ||
| US17/524,198 US20220254812A1 (en) | 2020-11-12 | 2021-11-11 | Front end integrated circuits incorporating differing silicon-on-insulator technologies |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220064931A true KR20220064931A (ko) | 2022-05-19 |
Family
ID=81801117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210155639A KR20220064931A (ko) | 2020-11-12 | 2021-11-12 | 상이한 실리콘-온-인슐레이터 기술들을 포함하는 프론트 엔드 집적 회로들 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20220254812A1 (ko) |
| KR (1) | KR20220064931A (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11973033B2 (en) | 2020-01-03 | 2024-04-30 | Skyworks Solutions, Inc. | Flip-chip semiconductor-on-insulator transistor layout |
| US11811438B2 (en) | 2020-08-21 | 2023-11-07 | Skyworks Solutions, Inc. | Systems and methods for magnitude and phase trimming |
| US20230197846A1 (en) * | 2021-12-17 | 2023-06-22 | Infineon Technologies Austria Ag | Power semiconductor device and methods of producing a power semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787835B2 (en) * | 2002-06-11 | 2004-09-07 | Hitachi, Ltd. | Semiconductor memories |
| US7410841B2 (en) * | 2005-03-28 | 2008-08-12 | Texas Instruments Incorporated | Building fully-depleted and partially-depleted transistors on same chip |
| US7847353B2 (en) * | 2008-12-05 | 2010-12-07 | Bae Systems Information And Electronic Systems Integration Inc. | Multi-thickness semiconductor with fully depleted devices and photonic integration |
| JP2012190994A (ja) * | 2011-03-10 | 2012-10-04 | Renesas Electronics Corp | 半導体装置の製造方法および半導体装置 |
| US9960115B1 (en) * | 2017-07-03 | 2018-05-01 | Globalfoundries Singapore Pte. Ltd. | Heat dissipation and series resistance reduction of PA and RF switch in SLT by backside thick metal |
| US10062712B1 (en) * | 2017-07-26 | 2018-08-28 | Newport Fab, Llc | Method to fabricate both FD-SOI and PD-SOI devices within a single integrated circuit |
| FR3070220A1 (fr) * | 2017-08-16 | 2019-02-22 | Stmicroelectronics (Crolles 2) Sas | Cointegration de transistors sur substrat massif, et sur semiconducteur sur isolant |
| US10658390B2 (en) * | 2018-07-10 | 2020-05-19 | Globalfoundries Inc. | Virtual drain for decreased harmonic generation in fully depleted SOI (FDSOI) RF switches |
| US11482543B2 (en) * | 2020-05-29 | 2022-10-25 | metaMOS Solutions Inc. | Radio frequency (RF) amplifier device on silicon-on-insulator (SOI) and method for fabricating thereof |
-
2021
- 2021-11-11 US US17/524,198 patent/US20220254812A1/en active Pending
- 2021-11-12 KR KR1020210155639A patent/KR20220064931A/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| US20220254812A1 (en) | 2022-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220254812A1 (en) | Front end integrated circuits incorporating differing silicon-on-insulator technologies | |
| US10735044B2 (en) | Lossless switch for radio frequency front-end module | |
| US7436046B2 (en) | Semiconductor device and manufacturing method of the same | |
| US7298009B2 (en) | Semiconductor method and device with mixed orientation substrate | |
| US10062712B1 (en) | Method to fabricate both FD-SOI and PD-SOI devices within a single integrated circuit | |
| US20200135766A1 (en) | Monolithic integration of gan hemt and si cmos | |
| US9543383B2 (en) | High-speed high-power semiconductor devices | |
| KR20080088466A (ko) | 반도체 장치 | |
| CN109728094B (zh) | Finfet共源共栅横向扩散半导体装置 | |
| JP2012190994A (ja) | 半導体装置の製造方法および半導体装置 | |
| US9634103B2 (en) | CMOS in situ doped flow with independently tunable spacer thickness | |
| CN111029400B (zh) | 具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管及其制造方法 | |
| US6555874B1 (en) | Method of fabricating high performance SiGe heterojunction bipolar transistor BiCMOS on a silicon-on-insulator substrate | |
| US10153300B2 (en) | Semiconductor device including a high-electron-mobility transistor (HEMT) and method for manufacturing the same | |
| GB2603583A (en) | Front end integrated circuits incorporating differing silicon-on-insulator technologies | |
| US9768268B2 (en) | Semiconductor device | |
| US11195920B2 (en) | Semiconductor structure having porous semiconductor segment for RF devices and bulk semiconductor region for non-RF devices | |
| US10950721B2 (en) | Self-aligned high voltage transistor | |
| CN113809070A (zh) | 一种基带rf一体化集成结构及集成方法 | |
| US11164740B2 (en) | Semiconductor structure having porous semiconductor layer for RF devices | |
| US10074650B2 (en) | Deep trench isolation for RF devices on SOI | |
| CN113921520B (zh) | 射频开关器件及其制造方法 |