JP2005026677A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

【課題】 高性能なアナログ高周波回路及び又はデジタル回路を搭載した低コストな１チップの半導体集積回路及びその製造方法を提供する。
【解決手段】 半導体基板11の表層部に一対の第１の素子形成領域と一対の第２の素子形成領域203とを素子分離12で囲って形成する工程と、その後、半導体基板の表面を覆うように第１の酸化膜201を形成する工程と、第１の酸化膜の所要部分を除去して一対の第２の素子形成領域203を露出させる工程と、露出させた一対の第２の素子形成領域に一対のヘテロ接合構造58,59を選択的にエピタキシャル成長させる工程と、その後、半導体基板の表面を覆うように第２の酸化膜(68,75)を形成する工程と、一対の第１の素子領域と一対の第２の素子領域との上方に一対のゲート電極36A,41A,67,74をそれぞれ形成する工程とを有し、一対の第１の素子形成領域に標準相補型ＭＯＳトランジスタ30Aを形成し、一対の第２の素子形成領域にヘテロ接合相補型ＭＯＳトランジスタ60を形成する。
【選択図】 図５

Description

本発明は、半導体集積回路及びその製造方法に関し、アナログ回路及び又はデジタル回路を搭載した半導体集積回路及びその製造方法に関する。

市場では、来るユビキタスネットワーク時代に向けて、ネットワークの無線化や、モバイル端末の小型化及び低消費電力化が期待されている。このため、端末に搭載されるＬＳＩやメモリのさらなる高速化、高集積化、及び低消費電力化が強く要望されている。さらに、無線通信規格にはBluetoothや無線ＬＡＮ(wireless local area network)など多数の規格があるが、用途に合わせて数種類の無線規格に対応するために、無線通信用のアナログ高周波回路と論理演算用のデジタル回路とを混載した半導体集積回路の需要が高まってきている。

従来、携帯電話等で用いられている無線通信用半導体集積回路は、バイポーラトランジスタ(bipolar transistor)と相補型ＭＯＳトランジスタ(complementary metal oxide semiconductor transistor：以下、ＣＭＯＳと略記する）とを混載したいわゆる BiCMOS 技術で作製されてきた。ここで、ＭＯＳトランジスタは、金属と酸化物と半導体とからなる基本構造を有し、前記半導体上に前記酸化物からなるゲート絶縁膜が形成され、このゲート絶縁膜上に前記金属からなるゲート電極が形成されたものである。現在では、バイポーラトランジスタとしてベースにＳｉＧｅ層を用いたヘテロバイポーラトンジスタ（以下、ＳｉＧｅヘテロバイポーラトランジスタという）を用いた SiGe BiCMOS 技術と呼ばれる技術が主流である。図１１(a)にこのSiGe BiCMOS 技術の概念を示す。図１１(a)に示すように、SiGe BiCMOS 技術では、１つのチップからなる半導体集積回路３０１がアナログ信号処理部３とデジタル信号処理部２とを有し、アナログ信号処理部３の高性能を要求されるトランジスタがＳｉＧｅへテロバイポーラトランジスタで構成され、アナログ信号処理部３の他のトランジスタ及びデジタル信号処理部２の全てのトランジスタが、通常のＭＯＳトランジスタ（通常型ＭＯＳトランジスタ）で構成される相補型ＭＯＳトランジスタ（以下、標準ＣＭＯＳという）で構成されている。このような SiGe BiCMOS 技術では、その利点の一つとして、ＳｉＧｅへテロバイポーラトランジスタと標準ＣＭＯＳとを混載できるため、アナログ回路とデジタル回路とを混載した高性能の半導体集積回路が１チップで実現でき、ＧａＡｓなどIII-V族の化合物チップと標準ＣＭＯＳチップとの複数のチップで構成するよりも低コスト化が可能であることがあげられる。しかしながら、この SiGe BiCMOS 技術では、バイポーラトランジスタを形成する工程が長く、通常のＣＭＯＳプロセスの工程数とSiGe BiCMOS プロセスの工程数とを比較すると、SiGe BiCMOS プロセスの工程数は、およそ１．５倍ぐらいになる。そのため、SiGe BiCMOS 技術では、全てのＣＭＯＳを標準ＣＭＯＳで構成した技術（以下、通常ＣＭＯＳ技術という）よりはコストが高くなる。また、デバイス特性で見ると、バイポーラトランジスタの閾値電圧は、ベースとエミッタとの間の拡散電位で決まるが、この閾値電圧に限界（約０．５５Ｖ）が存在する。このため、これ以上の低電圧化もしくは低消費電力化が不可能であるといわれている。

そこで、最近は、より低コストで低電圧化が可能なＣＭＯＳでアナログ高周波回路も構成しようといういわゆる RF CMOS 技術 (radio frequency CMOS 技術)に注目が集まり、それが実用化され始めている。 図１１(b)にこの RF CMOS 技術の概念を示す。図１１(b)に示すように、RF CMOS 技術では、１つのチップからなる半導体集積回路３０１がアナログ信号処理部３とデジタル信号処理部２とを有し、アナログ信号処理部３の高性能を要求されるＣＭＯＳがいわゆるＲＦＣＭＯＳで構成され、アナログ信号処理部３の他のＣＭＯＳ及びデジタル信号処理部２の全てのＣＭＯＳが標準ＣＭＯＳで構成されている。このような RF CMOS 技術では、アナログ回路及びデジタル回路の双方を全てＣＭＯＳで作製することによって１チップ化を実現するため、追加する工程数が少なく、通常ＣＭＯＳ技術と同等のコストを維持できる。しかしながら、ＲＦＣＭＯＳは、アナログ特性として重要なパラメータである相互コンダクタンスや低周波ノイズなどの性能がバイポーラトランジスタより劣っており、これらの性能向上が現状の課題となっている。

なお、ＣＭＯＳの高性能化を図った技術として、ヘテロ接合型のＭＯＳトランジスタで構成されるＣＭＯＳ（以下、ＨＣＭＯＳという）とＭＯＳトランジスタとを同一基板上に形成した例がある（特許文献１参照）。

また、同じくＣＭＯＳの高性能化を図った技術として、歪シリコンＣＭＯＳが提案されている（特許文献２参照）。

また、ＭＯＳトランジスタそのものの高性能化を図った技術として、ヘテロ接合ダイナミックスレッショルドＭＯＳトランジスタ（以下、ＨＤＴＭＯＳと略記する）が提案されている（特許文献３参照）。

また、同じくＭＯＳトランジスタそのものの高性能化を図った技術として、歪シリコンＭＯＳトランジスタが提案されている（非特許文献１参照）。
特開平１０−２１４９０６号公報（段落[０１１２]） 特開２００２−９４０６０号公報 特開２００２−３１４０８９号公報 J.L.Hoyt、他7名、Strained Silicon MOSFET Technology, International Electron Device Meeting (IEDM) 2002, P23-26

ところで、ＣＭＯＳでは、これまで微細化によってその性能の向上が図られてきた。しかし、アナログ特性における重要なパラメータである低周波ノイズは、微細化によって悪化する傾向がある。従って、今後拡大が予想される通信機能を有する半導体集積回路において、高性能なアナログ高周波回路とデジタル回路とを混載した低コストな１チップの半導体集積回路は実現されていない。

本発明は、このような課題に鑑みなされたもので、高性能なアナログ高周波回路及び又はデジタル回路を搭載した低コストな１チップの半導体集積回路及びその製造方法を提供することを目的としている。

上記課題を解決するために、本発明に係る半導体集積回路の製造方法は、金属と酸化物と半導体とからなる基本構造を有しかつ前記半導体が同種の半導体からなる通常型ＭＯＳトランジスタで構成される標準相補型ＭＯＳトランジスタと、前記基本構造を有しかつ前記半導体が互いにヘテロ接合された異種の半導体からなるヘテロ接合型ＭＯＳトランジスタで構成されるヘテロ接合相補型ＭＯＳトランジスタとが１つの基板上に形成された半導体集積回路の製造方法であって、半導体基板の表層部に一対の第１の素子形成領域と一対の第２の素子形成領域とを素子分離で囲うことによって形成し、前記一対の第１の素子形成領域と前記一対の第２の素子形成領域とにｐ型及びｎ型の一対のウェルをそれぞれ形成する工程Ａと、前記工程Ａの後、前記半導体基板の表面を全面的に酸化して、該表面を覆うように第１の酸化膜を形成する工程Ｂと、前記第１の酸化膜の前記一対の第２の素子形成領域上に位置する部分を除去して、前記一対の第２の素子形成領域を露出させる工程Ｃと、前記露出させた一対の第２の素子形成領域に一対のヘテロ接合構造を選択的にエピタキシャル成長させることにより形成する工程Ｄと、前記工程Ｄの後、前記半導体基板の表面を全面的に酸化して、前記一対のへテロ接合構造の表面を含む前記基板の表面を覆うように第２の酸化膜を形成する工程Ｅと、前記工程Ｅの後、前記一対の第１の素子領域と前記一対の第２の素子領域との上方に一対のゲート電極をそれぞれ形成する工程Ｆと、を有し、前記一対の第１の素子形成領域に最終的に前記標準相補型ＭＯＳトランジスタを形成し、かつ前記一対の第２の素子形成領域に最終的に前記ヘテロ接合相補型ＭＯＳトランジスタを形成する（請求項１）。このような構成とすると、ヘテロ接合型のＭＯＳトランジスタで低電圧動作及び低周波ノイズ低減が実現され、高性能なアナログ信号処理部を構成することができる。しかも、同一基板上に標準相補型ＭＯＳトランジスタで構成されたデジタル信号処理部を形成できる。そのため、高性能なアナログ回路とデジタル回路とを混載した低コストな１チップの半導体集積回路を実現できる。そして、標準相補型ＭＯＳトランジスタのゲート絶縁膜となる第１の酸化膜を選択的エピタキシャル成長前に形成するので、この第１の酸化膜を選択的エピタキシャル成長後に形成する場合と比べて、選択的エピタキシャル成長後に必要な加熱処理が1回少なくなり、その分、工程が簡素化される。また、選択エピタキシャル成長後に必要な加熱処理が少なくなるので、エピタキシャル成長部分におけるヘテロ接合構造の歪の緩和が抑制され、ヘテロ接合構造の持つ特性が好適に発揮される。なお、本明細書では、金属には、不純物のドーピング等により導電性を付与された単結晶以外の半導体（例えば、ポリシリコン）も含む。

前記工程Ａにおいて、前記半導体基板の表面にそれぞれ一対の第１乃至第３の素子形成領域を素子分離によって形成し、前記工程Ｄにおいて、前記露出した一対の第２の素子形成領域に一対のヘテロ接合構造を形成した後、前記第１の酸化膜の前記一対の第３の素子形成領域上に位置する部分を除去して、前記一対の第３の素子形成領域を露出させ、前記工程Ｅにおいて、前記工程Ｄの後、前記半導体基板の表面を全面的に酸化して、前記一対のへテロ接合構造の表面及び前記露出させた一対の第３の素子形成領域を含む前記基板の表面を覆うように第２の酸化膜を形成し、前記工程Ｆにおいて、前記工程Ｅの後、それぞれ一対の前記第１乃至第３の素子領域の上方に一対のゲート電極をそれぞれ形成し、前記一対の第１の素子形成領域と前記一対の第３の素子形成領域とに最終的に標準相補型ＭＯＳトランジスタをそれぞれ形成し、前記一対の第２の素子形成領域に最終的に前記ヘテロ接合相補型ＭＯＳトランジスタを形成してもよい（請求項２）。このような構成とすると、ゲート絶縁膜の厚みひいては耐圧が異なる２種類の標準相補型ＭＯＳトランジスタを、ヘテロ接合相補型ＭＯＳトランジスタのヘテロ接合構造が持つ特性の劣化を抑制しつつ同一基板上に形成することができる。

前記第１の酸化膜の厚みが前記第２の酸化膜の厚みより実質的に厚くてもよい（請求項３）。このような構成とすると、高Ｖdd用の標準相補型ＭＯＳトランジスタを、ヘテロ接合相補型ＭＯＳトランジスタのヘテロ接合構造が持つ特性の劣化を抑制しつつ同一基板上に形成することができる。

前記工程Ｄにおいて、前記第１の酸化膜をマスクとして用いて前記ヘテロ接合構造をエピタキシャル成長させてもよい（請求項４）。

前記工程Ｄにおいて、Ｓｉ層とＳｉＧｅ層とを交互にエピタキシャル成長させるようにして前記ヘテロ接合構造を形成してもよい（請求項５）。このような構成とすると、ＳｉＧｅヘテロ接合の持つ特性により、ヘテロ接合相補型ＭＯＳトランジスタが高速化される。

また、本発明に係る半導体集積回路は、１つの基板と、金属と酸化物と半導体とからなる基本構造を有しかつ前記半導体が同種の半導体からなる通常型ＭＯＳトランジスタで構成される標準相補型ＭＯＳトランジスタと、前記基本構造を有しかつ前記半導体が互いにヘテロ接合された異種の半導体からなるヘテロ接合型ＭＯＳトランジスタで構成されるヘテロ接合相補型ＭＯＳトランジスタと、を備え、１以上の前記標準相補型ＭＯＳトランジスタと１以上の前記ヘテロ接合相補型ＭＯＳトランジスタとが前記１つの基板上に形成され、前記ヘテロ接合型ＭＯＳトランジスタの前記ヘテロ接合を含む部分が前記基板上にエピタキシャル成長されてなり、前記ヘテロ接合型ＭＯＳトランジスタの前記エピタキシャル成長された部分の下面と前記通常型ＭＯＳトランジスタの前記酸化物からなるゲート絶縁膜の下面とが、前記基板の厚み方向において実質的に同じ深さに位置している（請求項６）。このような構成とすると、ヘテロ接合型のＭＯＳトランジスタで低電圧動作及び低周波ノイズ低減が実現され、高性能なアナログ信号処理部を構成することができる。しかも、同一基板上に標準相補型ＭＯＳトランジスタで構成されたデジタル信号処理部を形成できる。そのため、高性能なアナログ回路とデジタル回路とを混載した低コストな１チップの半導体集積回路を実現できる。そして、上述の製造方法を用いることにより、エピタキシャル成長部分におけるヘテロ接合構造の歪の緩和が抑制され、ヘテロ接合構造の持つ特性が好適に発揮される。

少なくとも一部の前記標準相補型ＭＯＳトランジスタの前記ゲート絶縁膜が前記ヘテロ接合相補型ＭＯＳトランジスタの前記ゲート絶縁膜より実質的に厚くてもよい（請求項７）。このような構成とすると、高Ｖdd用の標準相補型ＭＯＳトランジスタを、ヘテロ接合相補型ＭＯＳトランジスタのヘテロ接合構造が持つ特性の劣化を抑制しつつ同一基板上に形成することができる。

前記通常型ＭＯＳトランジスタの前記同種の半導体がＳｉであり、前記ヘテロ接合型ＭＯＳトランジスタの前記異種の半導体がＳｉ及びＳｉＧｅであってもよい（請求項８）。
前記ヘテロ接合相補型ＭＯＳトランジスタの少なくとも一部がヘテロ接合ダイナミックスレショルド相補型ＭＯＳトランジスタであってもよい（請求項９）。このような構成とすると、例えば、アナログ信号処理部におけるｎチャネル型のヘテロ接合型ＭＯＳトランジスタの動作を低電圧化することができる。

所定電圧以下の電源電圧で動作させられる１以上の低電源電圧用相補型ＭＯＳトランジスタと前記所定電圧を超える電源電圧で動作させられる１以上の高電源電圧用相補型ＭＯＳトランジスタとを有し、前記低電源電圧用相補型ＭＯＳトランジスタの少なくとも一部が前記ヘテロ接合ダイナミックスレショルド相補型ＭＯＳトランジスタで構成され、前記高電源電圧用相補型ＭＯＳトランジスタが前記標準相補型ＭＯＳトランジスタで構成されていてもよい（請求項１０）。このような構成とすると、低電源電圧用相補型ＭＯＳトランジスタとして低電源電圧でより高速動作が可能なヘテロ接合ダイナミックスレショルド相補型ＭＯＳトランジスタが用いられるので、例えば、外部とのインターフェースを除く内部回路の低消費電力化及び高速化を図ることができる。

アナログ信号処理部を有し、少なくとも前記アナログ信号処理部の一部の相補型ＭＯＳトランジスタが前記ヘテロ接合相補型ＭＯＳトランジスタで構成され、前記半導体集積回路の残りの部分の相補型ＭＯＳトランジスタが前記標準相補型ＭＯＳトランジスタで構成されていてもよい（請求項１１）。

信号処理部としてデジタル信号処理部のみを有し、前記デジタル信号処理部の少なくとも一部の相補型ＭＯＳトランジスタが前記ヘテロ接合相補型ＭＯＳトランジスタで構成され、前記半導体集積回路の残りの部分の相補型ＭＯＳトランジスタが前記標準相補型ＭＯＳトランジスタで構成されていてもよい（請求項１２）。

前記半導体集積回路が通信機能を備えていてもよい（請求項１３）。

本発明は、以上のような構成を有し、高性能なアナログ高周波回路及び又はデジタル回路を搭載した低コストな１チップの半導体集積回路及びその製造方法を提供できるという効果を奏する。

以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態）
図１は本発明の実施の形態に係る半導体集積回路の概念を示す模式図であって、(a)はデジタル信号処理部２とアナログ信号処理部３とが混載された半導体集積回路１であってアナログ信号処理部３において高性能が要求されるＣＭＯＳをＨＣＭＯＳで構成する例を示す図、(b)はデジタル信号処理部２とアナログ信号処理部３とが混載された半導体集積回路１であってアナログ信号処理部３及びデジタル信号処理部２の双方においてそれぞれ高性能が要求されるＣＭＯＳをＨＣＭＯＳで構成する例を示す図、(c)はデジタル信号処理部２のみが搭載された半導体集積回路１であってデジタル信号処理部２において高性能が要求されるＣＭＯＳをＨＣＭＯＳで構成する例を示す図、(d)はアナログ信号処理部２のみが搭載された半導体集積回路１であってアナログ信号処理部２において高性能が要求されるＣＭＯＳをＨＣＭＯＳで構成する例を示す図、図２は図１の半導体集積回路１の携帯電話機の通信回路への適用例を示す回路図である。

図１は、本実施の形態の半導体集積回路１の概念を示している。「標準ＣＭＯＳ」及び「ＨＣＭＯＳ」は、デジタル信号処理部２又はアナログ信号処理部３において使用されている１以上のＣＭＯＳの種類を表している。従って、本実施の形態に係る半導体集積回路１は、１つのチップにデジタル信号処理部２とアナログ信号処理部３とが混載されている場合と、１つのチップにデジタル信号処理部２のみが搭載されている場合と、１つのチップにアナログ信号処理部３のみが搭載されている場合とがある。

図１(a)に示す第１の構成例では、１つのチップにデジタル信号処理部２とアナログ信号処理部３とが混載されており、アナログ信号処理部３において高性能を要求されるＣＭＯＳがＨＣＭＯＳで構成され、アナログ信号処理部３におけるその他のＣＭＯＳとデジタル信号処理部２におけるＣＭＯＳとが標準ＣＭＯＳで構成されている。

図１(b)に示す第２の構成例では、１つのチップにデジタル信号処理部２とアナログ信号処理部３とが混載されており、アナログ信号処理部３及びデジタル信号処理部２においてそれぞれ高性能を要求されるＣＭＯＳがＨＣＭＯＳで構成され、アナログ信号処理部３及びデジタル信号処理部２におけるその他のＣＭＯＳが標準ＣＭＯＳで構成されている。

また、図１(c)に示す第３の構成例では、１つのチップにデジタル信号処理部のみが搭載されており、デジタル信号処理部２において高性能を要求されるＣＭＯＳがＨＣＭＯＳで構成され、その他のＣＭＯＳが標準ＣＭＯＳで構成されている。具体例として、チップにおいて、内部回路２ａと外部インターフェース（Ｉ／Ｏ(input output)）２ｂとがデジタル回路のみで構成され、内部回路２ａにおけるＣＭＯＳのうち、低電源電圧で動作させられるＣＭＯＳがＨＣＭＯＳで構成され、内部回路２ａにおけるその他のＣＭＯＳと外部インターフェース２ｂのＣＭＯＳが標準ＣＭＯＳで構成されている場合があげられる。

また、図１(d) に示す第４の構成例では、１つのチップにアナログ信号処理部３ａ，３ｂのみが搭載された半導体集積回路１であって、アナログ信号処理部３ａ，３ｂにおいて高性能を要求されるＣＭＯＳがＨＣＭＯＳで構成され、その他のＣＭＯＳが標準ＣＭＯＳで構成されている。なお、図１(d)には、チップが２つのアナログ信号処理部３ａ，３ｂを有する場合を示したが、アナログ信号処理部３の数は２以上であってもよい。

次に、この半導体集積回路１の実際の回路への適用例を説明する。

図２に示すように、ここでは、携帯電話機の通信回路１０１を例に取り説明する。なお、この通信回路１０１の具体的機能は本発明の本質とは無関係であるので、その説明を省略する。この通信回路１０１は、アンテナ１０２、共用器１０３、低雑音アンプ１０４、ＲＦＳＡＷ（surface acoustic wave）１０５、第１ミキサ１０６、ＩＦＳＡＷ１０７、第２ミキサ１０８、セラミックフィルタ１０９、ベースバンド信号処理回路１１０、変調器１１１、ＲＦＳＡＷ１１２、パワーアンプ１１３、アイソレータ１１４、ＴＣＸＯ（temperature-compensated crystal oscillator：温度補償付き水晶発振器）１１５、シンセサイザ１１６、ＶＣＯ１１７、及び積層フィルタ１１８を有している。

このうち、低雑音アンプ１０４、第１ミキサ１０６，第２ミキサ１０８、変調器１１１、ＴＣＸＯ１１５、シンセサイザ１１６、及びＶＣＯ１１７が、１チップ無線ＩＣとしての半導体集積回路１で構成されている。この低雑音アンプ１０４、第１ミキサ１０６，第２ミキサ１０８、変調器１１１、ＴＣＸＯ１１５、シンセサイザ１１６、及びＶＣＯ１１７には、いずれも高周波信号が流れるが、これらが、全体としてアナログ信号処理部３とデジタル信号処理部２とを含んでおり、そのアナログ信号処理部３及びデジタル信号処理部２において、図１(a)又は図１(b)に示すように、少なくともアナログ信号処理部３において高性能を要求されるＣＭＯＳがＨＣＭＯＳで構成され、その他のＣＭＯＳが標準ＣＭＯＳで構成されている。ここで、本明細書において、「高周波」とは８００ＭＨｚ以上の周波数をいう。

そして、図１(a)のように構成すると、ヘテロ接合によるキャリアの高移動度化が可能なpチャネルＨＭＯＳ（以下、ｐＨＭＯＳという）で低電圧動作及び低周波ノイズ低減が実現され、高性能なアナログ信号処理部３を構成することができる。しかも、同一基板上に既存の標準ＣＭＯＳで構成されたデジタル信号処理部２を形成できるため、低コスト、低リスクで高性能なアナログ／デジタル混載集積回路を形成することができる。また、図１(b)のように構成すると、さらに、デジタル信号処理部２の所要の部分において、ヘテロ接合によるキャリアの高移動度化が可能なｐＨＭＯＳで低電圧動作が実現され、高性能なデジタル信号処理部２を構成することができる。

次に、図１の半導体集積回路の実施例を説明する。
［実施例１］
本実施の形態の実施例１では、ＨＣＭＯＳを標準ＣＭＯＳとともに同一基板上に形成した例を示す。

図３は本実施例による半導体集積回路の構成を示す断面図である。

図３において、本実施例では、標準ＣＭＯＳとして、Ｉ／Ｏ系を制御する電源電圧３．３Ｖ用（以下、高Ｖdd用という）の標準ＣＭＯＳ３０Ａとそれより低い電源電圧用（以下、低Ｖdd用という）の標準ＣＭＯＳ３０Ａとを有している。本実施例の半導体集積回路は、ｐ型のバルクＳｉ基板（以下、基板という）１１を有している。この基板１１の上に、標準ＣＭＯＳ３０Ａと標準ＣＭＯＳ３０ＢとＨＣＭＯＳ６０とが隣接して形成されている。
標準ＣＭＯＳ３０Ａは互いに隣接して形成されたｐＭＯＳ３１ＡとｎチャネルＭＯＳ（以下、ｎＭＯＳという）３２Ａとで構成されている。標準ＣＭＯＳ３０Ｂは互いに隣接して形成されたｐＭＯＳ３１ＢとｎＭＯＳ３２Ｂとで構成されている。ＨＣＭＯＳ６０は、互いに隣接して形成されたｐＨＭＯＳ６１とｎＨＭＯＳ６２とで構成されている。各ＭＯＳ３１Ａ，３２Ａ，３１Ｂ，３２Ｂ，６１，６２は、基板１１の表面に形成されたＳＴＩ（shallow trench isolation）１２によって、互いに素子分離されている。ｐＭＯＳ３１Ａ，３１Ｂでは、基板１１の表面のＳＴＩ１２で囲まれたＭＯＳ形成領域にＳｉＯ_２からなるゲート絶縁膜３７Ａ，３７Ｂが形成され、このゲート絶縁膜３７，３７Ｂ上にポリシリコンからなるゲート電極３６Ａ，３６Ｂが形成されている。ゲート電極３６Ａ，３６Ｂの両側の基板１１の表面下にはｐ型のソース領域３４Ａ，３４Ｂ及びドレイン領域３５Ａ，３５Ｂが形成されている。また、基板１１の、ゲート電極３６Ａ，３６Ｂ並びにソース領域３４Ａ，３４Ｂ及びドレイン領域３５Ａ，３５Ｂの下方に位置する領域にはｎ型のウェル（以下、ｎウェルという）３３Ａ，３３Ｂが形成されている。一方、ｎＭＯＳ３２Ａ，３２Ｂでは、基板１１の表面のＳＴＩ１２で囲まれたＭＯＳ形成領域にＳｉＯ_２からなるゲート絶縁膜４２Ａ，４２Ｂが形成され、このゲート絶縁膜４２Ａ，４２Ｂ上にポリシリコンからなるゲート電極４１Ａ，４１Ｂが形成されている。ゲート電極４１Ａ，４１Ｂの両側の基板１１の表面下にはｎ型のソース領域３９Ａ，３９Ｂ及びドレイン領域４０Ａ，４０Ｂが形成されている。また、基板１１の、ゲート電極４１Ａ，４１Ｂ並びにソース領域３９Ａ，３９Ｂ及びドレイン領域４０Ａ，４０Ｂの下方に位置する領域にはｐ型のウェル（以下、ｐウェルという）３８Ａ，３８Ｂが形成されている。

ｐＨＭＯＳ６１では、基板１１の表面のＳＴＩ１２で囲まれたＨＭＯＳ形成領域（選択エピタキシャル成長領域）上にエピタキシャル成長部５８が形成され、そのエピタキシャル成長部５８の表面を覆うようにＳｉＯ_２からなるゲート絶縁膜６８が形成されている。ゲート絶縁膜６８上にはポリシリコンからなるゲート電極６７が形成されている。ゲート電極６７の両側の、エピタキシャル成長部５８から基板１１の上部に渡る領域にはｐ型のソース領域６５及びドレイン領域６６が形成されている。また、エピタキシャル成長部５８のゲート電極６７の下方に位置する領域にはアンドープのヘテロ接合構造５６が形成されている。

このヘテロ接合構造５６は、基板１１上に順次積層されたＳｉバッファ層とＳｉＧｅ層６４とＳｉキャップ層とで構成されている。Ｓｉバッファ層の厚みは、１０ｎｍ以下が好ましく、５ｎｍ以下がより好ましい。ここでは、１０ｎｍである。ＳｉＧｅ層６４の厚みは、２０ｎｍ以下が好ましく、１５ｎｍ以下がより好ましい。ここでは、約１０ｎｍである。Ｓｉキャップ層の厚みは、１０ｎｍ以下が好ましく、ここでは約５ｎｍである。ＳｉＧｅ層６４のＧｅ濃度は、１０％以上６０％以下が好ましく、２０％以上４０％以下がより好ましい。本実施例では約３０％である。基板１１のヘテロ接合構造５６並びにソース領域６５及びドレイン領域６６の下方に位置する領域にはｎウェル６３が形成されている。

一方、ｎＨＭＯＳ６２では、基板１１の表面のＳＴＩ１２で囲まれたＨＭＯＳ形成領域上にエピタキシャル成長部５９が形成され、このエピタキシャル成長部５９の表面を覆うようにＳｉＯ_２からなるゲート絶縁膜７５が形成されている。ゲート絶縁膜７５上にはポリシリコンからなるゲート電極７４が形成されている。ゲート電極７４の両側の、エピタキシャル成長部５９から基板１１の上部に渡る領域にはｎ型のソース領域７２及びドレイン領域７３が形成されている。また、エピタキシャル成長部５９のゲート電極７４の下方に位置する領域にはアンドープのヘテロ接合構造５７が形成されている。このヘテロ接合構造５７は、基板１１上に順次積層されたＳｉバッファ層とＳｉＧｅ層７１とＳｉキャップ層とで構成されている。Ｓｉバッファ層の厚みは、１０ｎｍ以下が好ましく、５ｎｍ以下がより好ましい。ここでは、１０ｎｍである。ＳｉＧｅ層７１の厚みは、２０ｎｍ以下が好ましく、１５ｎｍ以下がより好ましい。ここでは、約１０ｎｍである。Ｓｉキャップ層の厚みは、１０ｎｍ以下が好ましく、ここでは約５ｎｍである。ＳｉＧｅ層７１のＧｅ濃度は、１０％以上６０％以下が好ましく、２０％以上４０％以下がより好ましい。本実施例では約３０％である。基板１１のヘテロ接合構造５７並びにソース領域７２及びドレイン領域７３の下方に位置する領域にはｐウェル７０が形成されている。

そして、各ＭＯＳ３１Ａ，３２Ａ，３１Ｂ，３２Ｂ，６１，６２について、図示されないサイドウォール、シリサイド、コンタクトホール、配線等がそれぞれ形成されている。

次に、以上のように構成された半導体集積回路の製造方法を説明する。

図４は図３の半導体集積回路の第１の製造方法を示す工程別断面図である。

まず、図４(a)に示す工程において、ｐ型で主面が（100）面であるbulkシリコン基板（以下、基板という）１１の表面をＳＴＩ１２によって素子分離する。その後、イオン注入と活性化アニールにより、基板１１のＳＴＩ１２によって素子分離された各ＭＯＳ形成領域に各ＭＯＳに応じた導電型のウェル３３Ａ，３３Ｂ，３８Ａ，３８Ｂ，６３，７０を形成する。その後、基板１１の表面上に保護酸化膜２０１を堆積もしくは熱酸化で形成し、レジスト２０２を用いたパターニングにより保護酸化膜２０１をエッチングして、基板１１の表面のｐＨＭＯＳ及びｎＨＭＯＳを形成すべき領域２０３を露出させる。その後、アッシング等によりレジスト２０２を除去する。

次いで、図４(b)に示す工程において、基板１１の表面の露出した領域２０３のうちの、ｐＨＭＯＳ形成領域及びｎＨＭＯＳ形成領域（シリコン表面）の上に、ＵＨＶ−ＣＶＤ法等を用いて、選択的にアンドープのＳｉ層（最終的にＳｉバッファ層となる）、ＳｉＧｅ層（最終的にＳｉＧｅ層６４，７１になる）、及びＳｉ層を順次エピタキシャル成長させる。それにより、凸状の互いに同一の構造を有するエピタキシャル成長部５８，５９が同時に形成される。ここで、下側のＳｉ層の厚みは、１０ｎｍ以下とするのが好ましく、５ｎｍ以下とするのがより好ましい。ここでは、１０ｎｍとした。ＳｉＧｅ層の厚みは、２０ｎｍ以下とするのが好ましく、１５ｎｍ以下とするのがより好ましい。ここでは、１０ｎｍとした。上側のＳｉ層の厚みは、３０ｎｍ以下とするのが好ましく、２０ｎｍ以下とするのがより好ましい。ここでは、１５ｎｍ程度とした。

次いで、図４(c)に示す工程において、希釈したフッ化水素酸によるウェットエッチングで保護酸化膜２０１を除去し、基板１１の表面を清浄化する。

次いで、図４(d)に示す工程において、基板１１の全表面に酸化によりＳｉＯ_２酸化膜（図示せず）を形成する。このＳｉＯ_２酸化膜の厚みは、５ｎｍ以上１２ｎｍ以下とするのが好ましく、ここでは約１０ｎｍとした。その後、高Ｖdd用のＭＯＳ（ｐＭＯＳ及びｎＭＯＳの双方を含む）形成領域をレジストパターン（図示せず）で覆い、低Ｖdd用のＭＯＳ（ｐＭＯＳ及びｎＭＯＳの双方を含む）形成領域及びＨＭＯＳ（ｐＨＭＯＳ及びｎＨＭＯＳの双方を含む）形成領域のＳｉＯ_２酸化膜をエッチングにより除去し、その後、上述のレジストパターンを除去する。これにより、高Ｖdd用のＭＯＳ形成領域に約１０ｎｍの厚みの酸化膜からなるゲート絶縁膜３７Ａ，４２Ａが形成される。

次いで、図４(e)に示す工程において、基板１１の全表面を酸窒化して酸窒化膜を形成する。この酸窒化膜の厚みは、１ｎｍ以上５ｎｍ以下とするのが好ましく、１．５ｎｍ以上３ｎｍ以下とするのがより好ましい。ここでは、約２ｎｍとした。
このとき、高Ｖdd用ＭＯＳ形成領域のゲート絶縁膜３７Ａ，４２Ａは窒化されるが、膜厚はほとんど変化しない。これにより、低Ｖdd用のＭＯＳ形成領域及びＨＭＯＳ形成領域に約２ｎｍの厚みの酸窒化膜からなるゲート絶縁膜３７Ｂ，４２Ｂ，６８，７５が形成される。また、エピタキシャル成長部５８，５９の最上層のＳｉ層の厚みは今回設計値の約５ｎｍになる。

次いで、図４(f)に示す工程において、基板１１の全表面にＬＰＣＶＤ法等によりポリシリコン膜（図示せず）を堆積し、その後、そのポリシリコン膜に各ＭＯＳのチャネルの導電型に応じた不純物のイオンを注入し、次いで、レジストパターンを用いたドライエッチングにより、各ＭＯＳ形成領域のゲート絶縁膜上にゲート電極を形成する。これにより、ゲート絶縁膜３７Ａ，３７Ｂ、６８上に、それぞれ、ｐ型ポリシリコンからなるゲート電極３６Ａ，３６Ｂ，６７が形成され、ゲート絶縁膜３８Ａ，３８Ｂ、７５上に、それぞれ、ｎ型ポリシリコンからなるゲート電極４１Ａ，４１Ｂ，７４が形成される。

次いで、各ＭＯＳ形成領域について、同一のプロセスにより、サイドウォール、エクステンション・ポケット領域、ソース領域及びドレイン領域、シリサイド、コンタクトホール、及び配線等が形成される。これにより、同一の基板１１上に、高Ｖdd用のｐＭＯＳ及びｎＭＯＳからなる標準ＣＭＯＳ３０Ａ、低Ｖdd用のｐＭＯＳ及びｎＭＯＳからなる標準ＣＭＯＳ３０Ｂ、並びにｐＨＭＯＳ及びｎＨＭＯＳからなるＨＣＭＯＳ６０が完成される。

本実施例によれば、同一の基板１１上に、従来の標準ＣＭＯＳとヘテロ接合を有する高性能のＨＣＭＯＳとを少ない工程数の追加（リソグラフィ２乃至３回の追加）で集積することが可能となるため、低コストで高性能な集積回路が実現できる。

次に、本実施例の半導体集積回路の第２の製造方法を説明する。上述の第１の製造方法では、選択エピタキシャル成長後にゲート絶縁膜形成のために少なくとも２回の加熱処理が必要であり、かつ、その加熱処理によってエピタキシャル成長部におけるＳｉＧｅ層の歪が緩和する恐れがある。この第２の製造方法は、この課題を解決するものである。

図５は本実施例の半導体集積回路の第２の製造方法を示す工程別断面図である。

第２の製造方法では、以下の点が図４の第１の製造方法と異なっており、その他の点は同様である。

すなわち、まず、図５(a)に示す工程において、基板１１の、ＳＴＩ１２によって素子分離された各ＭＯＳ形成領域に各ＭＯＳに応じた導電型のウェル３３Ａ，３３Ｂ，３８Ａ，３８Ｂ，６３，７０を形成し、その後、基板１１の全表面を熱酸化してその上に保護酸化膜２０１を形成する。この際、ＳＴＩ１２も熱酸化されるが、その膜厚がほとんど変化しないため、ここではその熱酸化膜の図示を省略している。この保護酸化膜２０１のウェル３３Ａ，３３Ｂ，３８Ａ，３８Ｂ，６３，７０上における厚みは、５ｎｍ以上１２ｎｍ以下とするのが好ましく、ここでは約１０ｎｍとした。

次いで、レジスト２０２を用いたパターニングにより、基板１１の表面の所定領域２０３の保護酸化膜２０１をフッ化水素酸でウエットエッチングして除去し、それにより、ウェル６３，７０の表面（ｐＨＭＯＳ形成領域及びｎＨＭＯＳ形成領域）を露出させる。この保護酸化膜２０１の除去による元の基板１１の表面とウェル６３，７０の表面との段差（ＳＴＩ１２の表面とウェル６３，７０の表面との段差にほぼ相当する）２０４は、約４ｎｍとなる。

次いで、図５(b)に示す工程において、レジスト２０２を除去した後、基板１１のウェル６３，７０の表面の上に、選択的にエピタキシャル成長部５８，５９を形成する。

次いで、図５(c)に示す工程において、高Ｖdd用のＭＯＳ（ｐＭＯＳ及びｎＭＯＳの双方を含む）形成領域（ウェル３３Ａ，３８Ａ上の領域）をレジストパターン２０４で覆い、低Ｖdd用のＭＯＳ（ｐＭＯＳ及びｎＭＯＳの双方を含む）形成領域（ウェル３３Ｂ，３８Ｂ上の領域）の保護酸化膜２０１をフッ化水素酸を用いたエッチングにより除去し、その後、図５(d)に示す工程においてレジストパターン２０４を除去する。これにより、高Ｖdd用のＭＯＳ形成領域にゲート絶縁膜３７Ａ，４２Ａが形成される。

次いで、図５(e)に示す工程において、基板１１の全表面を酸窒化して酸窒化膜を形成する。この酸窒化膜の厚みは、１ｎｍ以上５ｎｍ以下とするのが好ましく、１．５ｎｍ以上３ｎｍ以下とするのがより好ましい。ここでは、約２ｎｍとした。これにより、低Ｖdd用のＭＯＳ形成領域及びＨＭＯＳ形成領域に約２ｎｍの厚みの酸窒化膜からなるゲート絶縁膜３７Ｂ，４２Ｂ，６８，７５が形成される。

これ以降の工程は、第１の製造方法と同様である。ここで、図４の第１の製造方法との比較から明らかなように、この第２の製造方法で得られた半導体集積回路は、この製造方法の痕跡として、ＨＣＭＯＳ６０のエピタキシャル成長部５８，５９の下面（具体的にはアンドープのＳｉバッファ層の下面）と標準ＣＭＯＳ３０Ａ，３０Ｂのゲート絶縁膜３７Ａ，４２Ａ，３７Ｂ，４２Ｂの下面とが、基板１１の厚み方向おいて、実質的に同じ深さに位置していることによって、構造上特徴付けられる。

このような第２の製造方法によれば、基板１１の表面上に形成した熱酸化膜２０１でエピタキシャル成長領域を定め、その熱酸化膜を、高Ｖdd用のＣＭＯＳ３０Ａの形成領域において、除去せずにゲート絶縁膜３７Ａ，４２Ａとして用いる。一方、第１の製造方法では、選択エピタキシャル成長後にゲート絶縁膜形成のために少なくとも２回の加熱処理が必要であり、かつ、その加熱処理によってエピタキシャル成長部におけるＳｉＧｅ層の歪が緩和する恐れがある。従って、この第２製造方法の方が、高Ｖdd用のＣＭＯＳ３０Ａのゲート絶縁膜３７Ａ，４２Ａを選択エピタキシャル成長前に形成する分、選択エピタキシャル成長後に必要な加熱処理が1回少なくなり、その分、工程が簡素化される。また、選択エピタキシャル成長後に必要な加熱処理が少なくなるので、エピタキシャル成長部におけるＳｉＧｅ層の歪の緩和が抑制され、ＳｉＧｅ層の持つ特性が好適に発揮される。
［実施例２］
本実施の形態の実施例２では、ＨＣＭＯＳとしてのヘテロ接合ダイナミックスレッショルドＣＭＯＳ（以下、ＨＤＴＣＭＯＳという）を標準ＣＭＯＳとともに同一基板上に形成した例を示す。

図６は本実施例による半導体集積回路の構成を示す断面図、図７は図６の半導体集積回路の第１の製造方法を示す工程別断面図、図１２は図６の半導体集積回路の第２の製造方法を示す工程別断面図である。

本実施例では、実施例１のＨＣＭＯＳ６０に代えてＨＤＴＭＯＳ９０が形成されている。これ以外の点は実施例１と同様である。

具体的には、図６に示すように、ＨＤＴＣＭＯＳ９０は、ｐＨＤＴＭＯＳ９１とｎＨＤＴＭＯＳ９２とで構成されている。ｐＨＤＴＭＯＳ９１は、図３のｐＨＭＯＳ６１において、ｎウェル（ボディ）６３とゲート電極６７とを接続するコンタクト８１をさらに備えたＭＯＳである。ｎＨＤＴＭＯＳ９１は、図３のｎＨＭＯＳ６１において、ｐウェル（ボディ）７０とゲート電極７４とを接続するコンタクト８２と、ｐウェル７０を囲むｎ型のトリプルウェル８３とをさらに備えたＭＯＳである。

また、このように構成された半導体回路の第１の製造方法においては、図７(a)に示す工程において、基板１１のｎＨＤＴＭＯＳ形成領域においてｐウェル７０を囲むようにｎ型のトリプルウェル８３が形成され、かつ、図７(f)に示す工程において、ｎウェル６３とゲート電極６７とを接続するコンタクト（図示せず）及びｐウェル７０とゲート電極７４とを接続するコンタクト（図示せず）がそれぞれ形成される。これ以外の点は実施例１の半導体集積回路の第１の製造方法(図４）と同様である。また、上記のように構成された半導体回路の第２の製造方法においては、図１２(a)に示す工程において、基板１１のｎＨＤＴＭＯＳ形成領域においてｐウェル７０を囲むようにｎ型のトリプルウェル８３が形成され、かつ、図１２(f)に示す工程において、ｎウェル６３とゲート電極６７とを接続するコンタクト（図示せず）及びｐウェル７０とゲート電極７４とを接続するコンタクト（図示せず）がそれぞれ形成される。これ以外の点は実施例１の半導体集積回路の第２の製造方法 (図５）と同様である。

本実施例の半導体集積回路では、ｎＨＤＴＭＯＳ９２においてｎ型のトリプルウェル８３が形成されているので、ウェル電位を制御することができる。ここで、トリプルウェル８３の不純物濃度は、１×１０^１６／ｃｍ^３以上１×１０^１８／ｃｍ^３以下に設定するのが好ましく、５×１０^１６／ｃｍ^３以上５×１０^１７／ｃｍ^３以下に設定するのがより好ましい。ここでは、ｎ型のトリプウェル８３の不純物濃度を１×１０^１７／ｃｍ^３に設定し、内側のｐウェル７０の電位を制御可能とした。また、ウェルの不純物濃度を調整することによりｐＨＤＴＭＯＳ９１及びｎＨＤＴＭＯＳ９２の閾値電圧を調整することができる。すなわち、ｎＨＤＴＭＯＳ９２のｐウェル７０の不純物濃度は、５×１０^１６／ｃｍ^３以上１×１０^１９／ｃｍ^３以下に設定するのが好ましく、１×１０^１７／ｃｍ^３以上５×１０^１８／ｃｍ^３以下に設定するのがより好ましい。また、閾値電圧は、０．１Ｖ以上０．４Ｖ以下に設定するのが好ましい。ここでは、ｎＨＤＴＭＯＳ９２のｐウェル７０の不純物濃度を２×１０^１７／ｃｍ^３に設定し、それにより閾値電圧を約０．３Ｖに設定した。一方、ｐＨＤＴＭＯＳ９１の場合は、ＳｉＧｅ層６４のバンドオフセット効果で閾値電圧を低くできるので、ｎウェル６３の不純物濃度は、比較的高く設定することができ、１×１０^１７／ｃｍ^３以上２×１０^１９／ｃｍ^３以下に設定するのが好ましい。また、閾値電圧は、０．１Ｖ以上０．４Ｖ以下に設定するのが好ましい。ここでは、不純物濃度を２×１０^１８／ｃｍ^３に設定し、それにより閾値電圧を０．２５Ｖに設定した。これにより、本実施例では、ヘテロ接合によってキャリアの高移動度化が可能なｐＨＤＴＭＯＳ９１で低電圧動作及び低周波ノイズ低減が実現され、ｎＨＤＴＭＯＳ９２で低電圧動作が実現されるため、高性能なアナログ信号処理部を構成することができる。しかも、同一基板上に標準ＣＭＯＳで構成されたデジタル信号処理部を形成できるため、低コスト、低リスクで高性能なアナログ・デジタル混載集積回路を形成することができる。
［実施例３］
本実施の形態の実施例３では、ＨＣＭＯＳとＨＤＴＣＭＯＳとを標準ＣＭＯＳとともに同一基板上に形成した例を示す。

図８は本実施例による半導体集積回路の構成を示す断面図、図９は図８の半導体集積回路の第１の製造方法を示す工程別断面図、図１３は図８の半導体集積回路の第２の製造方法を示す工程別断面図である。

図８に示すように、本実施例では、実施例１の半導体集積回路において、基板１１上に、さらにＨＤＴＭＯＳ９０が形成されている。これ以外の点は実施例１と同様である。

本実施例の半導体集積回路では、ＨＣＭＯＳ６０は、高耐圧、低ノイズのアナログＲＦ回路に使用される。例えば、パワーアンプや低雑音アンプといった送受信を行う装置に使用される。また、ＨＤＴＣＭＯＳ９０は、低電圧、低ノイズのアナログＲＦ処理回路及び低電圧デジタル論理回路に使用され、標準ＣＭＯＳはその他のデジタル回路やアナログ回路に使用される。

図９、図１３に示すように、本実施例の半導体集積回路は、実施例１の半導体集積回路の第１、第２の製造方法（図４、図５）において、基板１１上にＨＤＴＣＭＯＳ９０を同時に形成することにより、製造することができる。
［実施例４］
図１４は本実施の形態の実施例４による半導体集積回路の構成を示す断面図である。図１４に示すように、本実施例では、半導体集積回路がデジタル回路のみで構成され、基板１１上に標準ＣＭＯＳ３０とＨＤＴＣＯＭＳ９０とが形成されている。そして、標準ＣＭＯＳ３０は実施例２の標準ＣＭＯＳ３０Ａと同じ構成を有し、標準ＣＭＯＳ３０が高Ｖdd用に用いられ、ＨＤＴＣＭＯＳ９０が低Ｖdd用に用いられる。本実施例の半導体集積回路の製造方法は、実施例２（図７、図１２）と同じである。

図１０は本実施例と従来例とをコスト、アナログ性能、及びデジタル性能について比較した表である。

図１０において、ＨＤＴＣＭＯＳは本実施例（本発明）を表しており、BiCMOS及びＲＦＣＭＯＳは、それぞれ、従来の技術の欄で説明した、SiGe BiCMOS 技術及び RF CMOS 技術を表している。

図１０から明らかなように、コストの比較では、本実施例は、ＲＦＣＭＯＳと同程度かそれより若干高いが、BiCMOSより低い。また、アナログ性能の比較では、本実施例は、BiCMOSより低いがＲＦＣＭＯＳより高い。また、デジタル性能の比較では、本実施例は、特に低電圧での性能において、BiCMOS及びＲＦＣＭＯＳのいずれよりも高い。よって、本実施例は、BiCMOSより低コストではあるがアナログ性能がBiCMOSより劣るＲＦＣＭＯＳに比べて、コストが同程度かそれより若干高い程度でかつアナログ性能及びデジタル性能が高くなっている。従って、低コストでアナログ性能及びデジタル性能が高い１チップの半導体集積回路を実現することができるといえる。

なお、上記では本発明の半導体集積回路を携帯電話の通信回路に適用する場合を説明したが、これ以外のアナログ／デジタル混載回路に本発明を適用できることは言うまでもない。

また、実施例１〜３において、標準ＣＭＯＳ３０Ａ及び標準ＣＭＯＳ３０Ｂのうちのいずれか一方を省略しても構わない。この場合にも、実施例１〜３の製造方法と同様の製造方法で製造することができる。

本発明の半導体集積回路は、携帯電話等の通信機器等に用られる半導体集積回路として有用である。

本発明の半導体集積回路の製造方法は、携帯電話等の通信機器等に用いられる半導体集積回路の製造方法として有用である。

本発明の実施の形態に係る半導体集積回路の概念を示す模式図であって、(a)はデジタル信号処理部とアナログ信号処理部とが混載された半導体集積回路であってアナログ信号処理部において高性能が要求されるＣＭＯＳをＨＣＭＯＳで構成する例を示す図、(b)はデジタル信号処理部とアナログ信号処理部とが混載された半導体集積回路であってアナログ信号処理部及びデジタル信号処理部の双方においてそれぞれ高性能が要求されるＣＭＯＳをＨＣＭＯＳで構成する例を示す図、(c)はデジタル信号処理部のみが搭載された半導体集積回路であってデジタル信号処理部において高性能が要求されるＣＭＯＳをＨＣＭＯＳで構成する例を示す図、(d)はアナログ信号処理部のみが搭載された半導体集積回路であってアナログ信号処理部において高性能が要求されるＣＭＯＳをＨＣＭＯＳで構成する例を示す図である。 図１の半導体集積回路の携帯電話機の通信回路への適用例を示す回路図である。 本発明の実施の形態の実施例１による半導体集積回路の構成を示す断面図である。 図３の半導体集積回路の第１の製造方法を示す工程別断面図である。 図３の半導体集積回路の第２の製造方法の変形例を示す工程別断面図である。 本発明の実施の形態の実施例２による半導体集積回路の構成を示す断面図である。 図６の半導体集積回路の第１の製造方法を示す工程別断面図である。 本発明の実施の形態の実施例３による半導体集積回路の構成を示す断面図である。 図８の半導体集積回路の第１の製造方法を示す工程別断面図である。 本発明の実施の形態の実施例２と従来例とをコスト、アナログ性能、及びデジタル性能について比較した表である。 従来の半導体集積回路を示す模式図であって、(a)は SiGe BiCMOS 技術の概念を示す図、(b)は RF CMOS 技術の概念を示す図である。 図６の半導体集積回路の第２の製造方法の変形例を示す工程別断面図である。 図８の半導体集積回路の第２の製造方法の変形例を示す工程別断面図である。 本発明の実施の形態の実施例４による半導体集積回路の構成を示す断面図である。

符号の説明

１ 半導体集積回路
２ デジタル信号処理部
３ アナログ信号処理部
１１ 基板
１２ ＳＴＩ
３０，３０Ａ，３０Ｂ ＣＭＯＳ
３１，３１Ａ，３１Ｂ ｐＣＭＯＳ
３２，３２Ａ，３２Ｂ ｎＣＭＯＳ
３３，３３Ａ，３３Ｂ，６３ ｎウェル
３４，３４Ａ，３４Ｂ，３９，３９Ａ，３９Ｂ，６５，７２ ソース領域
３５，３５Ａ，３５Ｂ，４０，４０Ａ，４０Ｂ，６６，７３ ドレイン領域
３６，３６Ａ，３６Ｂ，４１，４１Ａ，４１Ｂ，６７，７４ ゲート電極
３７，３７Ａ，３７Ｂ，４２，４２Ａ，４２Ｂ，６８，７５ ゲート絶縁膜
３８，３８Ａ，３８Ｂ，７０ ｐウェル
５６，５７ ヘテロ接合構造
５８，５９ エピタキシャル成長部
６０ ＨＣＭＯＳ
６１ ｐＨＭＯＳ
６２ ｎＨＭＯＳ
６４，７１ ＳｉＧｅ層
８１，８２ コンタクト
８３ トリプルウェル
１０１ 携帯電話機の通信回路
１０２ アンテナ
１０３ 共用器
１０４ 低雑音アンプ
１０５，１１２ ＲＦＳＡＷ
１０６ 第１ミキサ
１０７ ＩＦＳＡＷ
１０８ 第２ミキサ
１０９ セラミックフィルタ
１１０ ベースバンド処理回路
１１１ 変調器
１１３ パワーアンプ
１１４ アイソレータ
１１５ ＴＣＸＯ
１１６ シンセサイザ
１１７ ＶＣＯ
１１８ 積層フィルタ
２０１ 保護酸化膜
２０２，２０４ レジスト
２０３ ｐＨＭＯＳ及びｎＨＭＯＳを形成すべき領域

Claims (13)

1. 金属と酸化物と半導体とからなる基本構造を有しかつ前記半導体が同種の半導体からなる通常型ＭＯＳトランジスタで構成される標準相補型ＭＯＳトランジスタと、前記基本構造を有しかつ前記半導体が互いにヘテロ接合された異種の半導体からなるヘテロ接合型ＭＯＳトランジスタで構成されるヘテロ接合相補型ＭＯＳトランジスタとが１つの基板上に形成された半導体集積回路の製造方法であって、
   半導体基板の表層部に一対の第１の素子形成領域と一対の第２の素子形成領域とを素子分離で囲うことによって形成し、前記一対の第１の素子形成領域と前記一対の第２の素子形成領域とにｐ型及びｎ型の一対のウェルをそれぞれ形成する工程Ａと、
   前記工程Ａの後、前記半導体基板の表面を全面的に酸化して、該表面を覆うように第１の酸化膜を形成する工程Ｂと、
   前記第１の酸化膜の前記一対の第２の素子形成領域上に位置する部分を除去して、前記一対の第２の素子形成領域を露出させる工程Ｃと、
   前記露出させた一対の第２の素子形成領域に一対のヘテロ接合構造を選択的にエピタキシャル成長させることにより形成する工程Ｄと、
   前記工程Ｄの後、前記半導体基板の表面を全面的に酸化して、前記一対のへテロ接合構造の表面を含む前記基板の表面を覆うように第２の酸化膜を形成する工程Ｅと、
   前記工程Ｅの後、前記一対の第１の素子領域と前記一対の第２の素子領域との上方に一対のゲート電極をそれぞれ形成する工程Ｆと、を有し、
   前記一対の第１の素子形成領域に最終的に前記標準相補型ＭＯＳトランジスタを形成し、かつ前記一対の第２の素子形成領域に最終的に前記ヘテロ接合相補型ＭＯＳトランジスタを形成する、半導体集積回路の製造方法。
2. 前記工程Ａにおいて、前記半導体基板の表面にそれぞれ一対の第１乃至第３の素子形成領域を素子分離によって形成し、
   前記工程Ｄにおいて、前記露出した一対の第２の素子形成領域に一対のヘテロ接合構造を形成した後、前記第１の酸化膜の前記一対の第３の素子形成領域上に位置する部分を除去して、前記一対の第３の素子形成領域を露出させ、
   前記工程Ｅにおいて、前記工程Ｄの後、前記半導体基板の表面を全面的に酸化して、前記一対のへテロ接合構造の表面及び前記露出させた一対の第３の素子形成領域を含む前記基板の表面を覆うように第２の酸化膜を形成し、
   前記工程Ｆにおいて、前記工程Ｅの後、それぞれ一対の前記第１乃至第３の素子領域の上方に一対のゲート電極をそれぞれ形成し、
   前記一対の第１の素子形成領域と前記一対の第３の素子形成領域とに最終的に標準相補型ＭＯＳトランジスタをそれぞれ形成し、前記一対の第２の素子形成領域に最終的に前記ヘテロ接合相補型ＭＯＳトランジスタを形成する、請求項１に記載の半導体集積回路の製造方法。
3. 前記第１の酸化膜の厚みが前記第２の酸化膜の厚みより実質的に厚い、請求項１に記載の半導体集積回路の製造方法。
4. 前記工程Ｄにおいて、前記第１の酸化膜をマスクとして用いて前記ヘテロ接合構造をエピタキシャル成長させる、請求項１に記載の半導体集積回路の製造方法。
5. 前記工程Ｄにおいて、Ｓｉ層とＳｉＧｅ層とを交互にエピタキシャル成長させるようにして前記ヘテロ接合構造を形成する、請求項１に記載の半導体集積回路の製造方法。
6. １つの基板と、
   金属と酸化物と半導体とからなる基本構造を有しかつ前記半導体が同種の半導体からなる通常型ＭＯＳトランジスタで構成される標準相補型ＭＯＳトランジスタと、
   前記基本構造を有しかつ前記半導体が互いにヘテロ接合された異種の半導体からなるヘテロ接合型ＭＯＳトランジスタで構成されるヘテロ接合相補型ＭＯＳトランジスタと、を備え、
   １以上の前記標準相補型ＭＯＳトランジスタと１以上の前記ヘテロ接合相補型ＭＯＳトランジスタとが前記１つの基板上に形成され、
   前記ヘテロ接合型ＭＯＳトランジスタの前記ヘテロ接合を含む部分が前記基板上にエピタキシャル成長されてなり、
   前記ヘテロ接合型ＭＯＳトランジスタの前記エピタキシャル成長された部分の下面と前記通常型ＭＯＳトランジスタの前記酸化物からなるゲート絶縁膜の下面とが、前記基板の厚み方向において実質的に同じ深さに位置している、半導体集積回路。
7. 少なくとも一部の前記標準相補型ＭＯＳトランジスタの前記ゲート絶縁膜が前記ヘテロ接合相補型ＭＯＳトランジスタの前記ゲート絶縁膜より実質的に厚い、請求項６に記載の半導体集積回路。
8. 前記通常型ＭＯＳトランジスタの前記同種の半導体がＳｉであり、前記ヘテロ接合型ＭＯＳトランジスタの前記異種の半導体がＳｉ及びＳｉＧｅである、請求項６に記載の半導体集積回路。
9. 前記ヘテロ接合相補型ＭＯＳトランジスタの少なくとも一部がヘテロ接合ダイナミックスレショルド相補型ＭＯＳトランジスタである、請求項６に記載の半導体集積回路。
10. 所定電圧以下の電源電圧で動作させられる１以上の低電源電圧用相補型ＭＯＳトランジスタと前記所定電圧を超える電源電圧で動作させられる１以上の高電源電圧用相補型ＭＯＳトランジスタとを有し、前記低電源電圧用相補型ＭＯＳトランジスタの少なくとも一部が前記ヘテロ接合ダイナミックスレショルド相補型ＭＯＳトランジスタで構成され、前記高電源電圧用相補型ＭＯＳトランジスタが前記標準相補型ＭＯＳトランジスタで構成されている、請求項９に記載の半導体集積回路。
11. アナログ信号処理部を有し、少なくとも前記アナログ信号処理部の一部の相補型ＭＯＳトランジスタが前記ヘテロ接合相補型ＭＯＳトランジスタで構成され、前記半導体集積回路の残りの部分の相補型ＭＯＳトランジスタが前記標準相補型ＭＯＳトランジスタで構成されている、請求項６に記載の半導体集積回路。
12. 信号処理部としてデジタル信号処理部のみを有し、前記デジタル信号処理部の少なくとも一部の相補型ＭＯＳトランジスタが前記ヘテロ接合相補型ＭＯＳトランジスタで構成され、前記半導体集積回路の残りの部分の相補型ＭＯＳトランジスタが前記標準相補型ＭＯＳトランジスタで構成されている、請求項６に記載の半導体集積回路。
13. 前記半導体集積回路が通信機能を備えている、請求項６に記載の半導体集積回路。

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