CN1349662A - 半导体器件和半导体衬底 - Google Patents

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Abstract

为了采用Si和与起同族的元素Ge、C等的组合,提供一种具有低消耗电力下高速的场效应晶体管,利用形变施加层2将形变施加到形成场效应晶体管沟道的沟道形成层1上,使沟道中的载流子迁移率比无形变的沟道形成层材料大。

Description

半导体器件和半导体衬底
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及包括场效应晶体管的半导体器件。
背景技术
在采用SiMOS型场效应晶体管(Si-MOSFET)的集成电路中，按照所谓的按比率缩小规则，随着进行器件尺寸的缩小或工作电压的降低等，可兼有电力消耗降低和高速。
可是，随尺寸缩小发生的短沟道效应问题，或低电压化的情况下将变得明显起来，可能发生漏电压与阈值电压接近而引起工作容限下降等许多问题。
并且，要是将目标对着高速化指标的迁移率的话，上述各种各样改良，挖苦点说，实际器件中的Si迁移率落入100以下，结果远远低于本体的值。
这样，对现有Si-MOSFET来说，提高性能已经可能变得极其困难。
发明内容
为了提高其以上的性能，就需要改善半导体材料本身的性能，谋求高速化。实质上采用作为高速的所谓化合物半导体来说，一个解析就是，与Si集成电路制造技术的融合性方面极其困难，而且制造成本变得膨大起来，因而不是实际的解决办法。
本发明的一个目的是提供一种使用Si及其同族元素的Ge、C等的组合，具有电力消耗低，高速的场效应晶体管的半导体器件。
按照本发明的一个方面，通过在形成场效应晶体管沟道的沟道形成层上用形变施加层施加形变，使沟道中的载流子迁移率增加到比无形变的沟道形成层材料还大。例如，沟道形成层的材料为Si的情况下，由于施加形变，使Si沟道形成层的面内晶格常数比无形变Si要大。
已经有人揭示(W.V.Fischetti and S.E.Laux：J.Appl.Phys.80(4)，15August 1996，pp.2234-2252)，对Si或Ge施加形变时，与不受形变的Si或Ge比较增大了载流子迁移率。大家早就知道，这与蓝宝石上边淀积Si，Si因受到面内形变而增加迁移率的现象起源相同。在本发明的一个方面，应用该现象制作场效应晶体管以及采用场效应晶体管的集成电路等半导体器件。
按照本发明的另一方面，提供一种p型场效应晶体管的半导体器件，该场效应晶体管具有沟道形成层和与该沟道形成层的两面邻接的层之间的界面价带顶点能量，使栅绝缘膜侧的一方比另一方大。
按照本发明的再一方面，提供一种n型场效应晶体管的半导体器件，该场效应晶体管具有沟道形成层和与该沟道形成层的两面邻接的层之间的界面导带顶点能量，使栅绝缘膜侧的一方比另一方大。
按照本发明的又一方面，对场效应晶体管沟道中载流子的能垒，作成为对沟道存在于栅绝缘膜相反侧的构造，而且使形成沟道的沟道形成层的晶格形变，以致沟道中的载流子迁移率比无形变的沟道形成层的材料要大。
附图说明
图1是用于说明本发明的工作原理图，是所说SiO2栅绝缘膜/形变Si层/Si1-yGey形变施加层的叠层构造的能带图。
图2是在图1所示的构造栅极上外加正偏压状态的能带图。
图3是在图1所示的构造栅极上外加负偏压状态的能带图。
图4是在图1所示构造的Si1-xGex形变施加层的最上部施加突变n型搀杂状态的能带图。
图5是对图1所示构造外加衬底偏置电压状态的能带图。
图6是用于说明本发明的工作原理的另一图，是所说SiO2栅绝缘膜/形变Si层/形变Si1-yGey层/Si1-xGex形变施加层的叠层构造的能带图。
图7是本发明实施例1的互补型场效应晶体管的剖面构造图。
图8是本发明实施例2的互补型场效应晶体管的剖面构造图。
图9是本发明实施例3的互补型场效应晶体管的剖面构造图。
图10是本发明实施例4的互补型场效应晶体管的剖面构造图。
图11是本发明实施例5的互补型场效应晶体管的剖面构造图。
图12是本发明实施例6的互补型场效应晶体管的剖面构造图。
图13是本发明实施例7的互补型场效应晶体管的剖面构造图。
图14是本发明实施例8的SOI衬底的剖面图。
图15是本发明实施例9的SOI衬底的剖面图。
图16a～16d是本发明实施例10的SOI衬底制造工序的剖面图。
具体实施方式
首先，说明有关把受到形变的Si作成沟道的场效应晶体管的能带构造和工作原理。就对Si提供形变的形变施加层来说，采用Si1-xGex(0＜x＜1)是合适的。图1中示出SiO2栅绝缘膜3/形变Si层1/形变施加层2叠层构造的能带图。形变Si层1的带隙6比形变施加层2的带隙7要宽，而且示出价带5、导带4一起能量下降的能带不连续。
其次，在n型的场效应晶体管的情况下，给栅极外加正电压时，如图2那样，在SiO2栅绝缘膜3与形变Si层1的界面附近能带弯曲，并可在该部分的形变Si层1中导带三角形势阱10里积累电子，能够进行晶体管工作。这与一般MOS型场效应晶体管完全相同。
并且，在p型的场效应晶体管的情况下，给栅极外加负电压时，如图3那样，在SiO2栅绝缘膜3与形变Si层1的界面附近能带弯曲，并可以在形变Si层1与Si1-xGex形变施加层2的界面的Si1-xGex形变施加层2中价带三角形势阱12里，可比在该部分的形变Si层1中价带三角形势阱11里积累更多的空穴。但是，与形变Si层1相比，形变施加层2内的空穴迁移率明显较小，因此与一般MOS型场效应晶体管比较，存在难以提高速度的问题。并且，构成互补型场效应晶体管时，存在pn两个沟道之间确实难以平衡起来的问题。
为了解决这种问题，只要减少三角形势阱12中的空穴积累就行，作为其方法有以下示出的方法。第1种方法是，采用把源、漏结深度作成比形变Si层1的厚度充分浅的办法，防止向Si1-xGex形变施加层2流出空穴。具体点说，形变Si层1的厚度例如为70nm时，把结深度作成以40nm就可以。这是与沟长0.1μm以下的短沟道器件中所用值没有显著不同的值，而且是可以充分实现的值。
第2种方法是，在与Si1-xGex形变施加层2的形变Si层1的界面附近，最好在深度0.1～30nm范围，进行突变式n型搀杂的方法。借助于该方法，如图4所示，使形变施加层2中价带的三角形势阱12顶点43的能级降低。例如，变成比形变Si层1中价带的三角形势阱11顶点42的能级还低。其结果，三角形势阱12中的空穴积累减少。该方法，即使对形变Si层1或形变Si层1与Si1-xGex形变施加层2两方进行n型搀杂也都可以实现。这种情况下，搀杂深度在0.1～30nm范围也是理想的。
第3个方法是，控制衬底偏置电压的方法，以便把正电压加到Si1-xGex形变施加层2一侧上。借助于该方法，如图5所示，Si1-xGex形变施加层2一侧变成向右下方下降的能带构造，Si1-xGex形变施加层2中价带的三角形势阱12顶点43能级，变得比形变Si层1中价带的三角形势阱11顶点42的能级还要低。其结果，三角形势阱12中的空穴积累减少。
如以上所述，防止空穴从形变Si沟道向形变施加层流出，是实现p型场效应晶体管或n型场效应晶体管不可缺少的重要因素。进而，为了到达器件的高速化和低电压化，采用如下所示的这种构成也是有效的。就是，p型场效应晶体管的场合将漏区，n型场效应晶体管的场合将源区的材料希望作成与Si1-XGex形变施加层同一的原材料或同一组成比。这样一来，由于形变Si与SiGe之间不连续，使源、漏间的电场分布变化，就可以更有效地加速载流子迁移。因此，到达更加高速化，同时随着夹断的下降，就可能在更低电压下工作。
到此为止，已经叙述了有关电子、空穴连同形变Si作为沟道的晶体管，至于空穴采用形变Si11-yGey(0＜y≤1)作为沟道，进一步提高迁移率，即实现高速化。将Si1-xGex用于形变施加层时，对其上淀积的Si施加面内拉伸形变，对Si1-yGey施加面内压缩。
在Si1-xGex形变施加层2上边顺序淀积形变Si1-yGey层25、形变Si层1、栅绝缘膜3的情况下，成为如图6所示的能带图，在形变Si层1与栅绝缘膜3的界面附近的形变Si层1中导带三角形势阱10积累电子，在形变Si层1与形变Si1-yGey层25界面附近的形变Si1-yGey层25中价带三角形势阱2积累空穴。与形变Si层1用于空穴的沟道不同，难以发生空穴向形变施加层2的流出。形变Si层1和形变Si1-yGey层25的淀积顺序即使按上边哪个也可以作为器件进行工作。但是，形变Si1-yGey层25内空穴迁移率方面也比形变Si层1内电子迁移率要提高，因此如果考虑到构成互补型场效应晶体管时的互导平衡，形变Si1-yGey层25距栅电极远，即位于形变Si层1下面的构成方式是理想的。
并且，在形变Si层1或形变Si1-yGey层25与栅绝缘膜3之间，也可以插入又一层SiGe层。这时，电子或空穴将积累于与该SiGe层的界面附近的形变Si层1或形变Si1-yGey层25，因而可以办到不受栅绝缘膜3的界面能级或散射的影响。
并且，形变Si层和形变Si1-yGey层进行叠层，不能不用选择生长法等，要在p沟道区域生长形变Si1-yGey层，在n沟道区域生长形变Si层都行。
理想的是，在形变施加层上采用Si1-xGex。就Si与Ge来说，Ge的晶格常数大约大4％。Si1-xGex按照Ge组成比x，晶格常数取其内插值。而且，如果选择适当的x，就可以对其上叠层的Si或Ge施加所需的形变。例如，设定x为0.5，则对Si、Ge分别施加2％的面内拉伸形变和面内压缩形变。通过选择x的方法，可以适当控制Si和Si1-yGey的形变大小。就是，可在对无形变Si未满4％的范围内，增大形变Si层的面内晶格常数，可在对无形变Ge未满4％的范围内，减小形变Ge层的面内晶格常数。因此，能够控制电子和空穴的迁移率平衡，而且可以使互补型场效应晶体管的互导平衡。现有的互补型场效应晶体管中只能通过改变器件的尺寸进行调整，然而本方法中，进一步增加设计的自由度，对高密度集成也有利。
形变的控制除改变Si1-xGex的Ge组成比x以外，也可以加入C，改变(Si1-xGex)1-yCy的组成比y。作为加入C的方法，也可以在形变施加层的生长时添加C，也可以生长形变施加层后，采用离子注入等方法进行添加。
形变施加层也可以是生长规定组成的Si1-xGex的方法、从Si衬底向生长方向慢慢增加组成比x的方法，作为渐变缓冲层。并且，在Si衬底上边或者生长低温下缺陷密度高的Si层，或者用Si或Ge等的离子注入等方法形成缺陷层，然后，如生长Si1-xGex，就可以与Si衬底上边直接生长Si1-xGex时相比，可以减少穿通转移密度，进而使表面的平坦性良好，因而是理想的。
并且，如果将衬底或形变施加层作成所谓SOI(Silicon on insulator)构造，则变成随着寄生电容的降低而到达进一步高速化。就SOI来说，贴合式SOI衬底或SIMOX(Separation by Implanted Oxygen)衬底市场上已在出售，采用在该衬底上边生长Si1-xGex形变施加层的办法，可以制造产生SOI特长的形变Si(Si1-yGey(0＜y≤1)＝场效应晶体管。
并且，也可以采用，通过在Si衬底上边首先生长Si1-xGex形变施加层，然后注入氧离子并进行热处理，把SiO2绝缘层埋入Si1-xGex形变施加层或其下方的Si中，然后生长Si层的方法，或者通过在Si衬底上边首先生长Si1-xGex形变施加层和形变Si层，然后注入氧离子并进行热处理，把SiO2绝缘层埋入形变Si层内部的方法。要是采用这些方法的话，就可使SOI活性层厚度减薄，器件隔离上优越，而且变成不需要pMOS、nMOS用的阱层。并且，后者的情况下，形变Si层的底下有SiO2绝缘层，所以不会发生象上述那种pMOS中的空穴向形变施加层流出的问题。
或者并且，准备在Si衬底上边生长Si1-xGex形变施加层，进而生长Si层后，该Si层的一部分乃至全部热氧化的衬底。或者也可以用气相生长法，在Si1-xGex形变施加层上边生长SiO2层，来代替Si层的热氧化法。而且，将其与另外准备的支承衬底和SiO2对面重叠贴合，进而研磨生长了Si1-xGex形变施加层一侧的Si衬底，或者采用氢离子注入或中途插入多孔性Si层等的办法进行切断，使Si1-xGex形变施加层露出时，就可以制造带有Si1-xGex形变施加层的贴合SOI衬底。倘若本方法，由于可以除去Si1-xGex形变施加层之中Si衬底附近高缺陷密度部分，所以到达缺陷密度的降低，进而进行研磨或蚀刻等的话，也变得容易确保表面平坦性。并且，借助于该方法，可使SOI活性层厚度减薄，器件隔离上优越，而且变成不需要pMOS、nMOS用的阱层。
在切断上述贴合SOI衬底之际，不一定需要留下Si1-xGex形变施加层。即，Si衬底上边生长Si1-xGex形变施加层，进而生长形变Si层，将使其一部分热氧化后的衬底与另外准备的支承衬底和SiO2对相重叠贴合，留下形变Si层的部分进行切断或研磨，SiO2上边载有形变Si层的衬底就制造出来。该衬底外表与现有的贴合SOI衬底完全不变，但只是SOI层上受到形变。而且，可以跟现有的SOI衬底完全同样加工出来，器件隔离优越变成不需要pMOS、nMOS的阱层，而且由于形变的效果，就应具备SOI活性层的有效质量轻、电子和空穴迁移率高的形变Si特征。并且，形变Si层底下有SiO2绝缘层，因而不会发生象上述那样pMOS的空穴向形变施加层流出的问题。
对形变Si层的厚度有一定的限制。原因是，随形变的大小，存在能够无转移生长的形变Si层膜厚的上限。将其叫做临界膜厚，如在Si1-xGex形变施加层上生长形变Si层时，例如x＝0.2时，形变的大小约为0.8％，临界膜厚为100nm左右，x＝0.5时，形变的大小约为2％，临界膜厚为10nm左右。但是，该临界膜厚的大小依存于形变Si层的生长条件，并不是根本意义上可以决定的条件。并且，象组合SOI衬底和形变Si层时一样，其间插入氧化膜层的构造的情况，也与上述的限制不同。不过，理想的是实现实用上有意义形变大小的组成x为0.2到0.8左右的范围，形变为0.8到3.2％左右的范围，形变Si层的膜厚在1nm到200nm范围。这是因为，不足1nm的话作为场效应晶体管中形成沟道的活性层厚度就不充分，厚于200nm则开始发生转移，对电特性出现坏影响的缘故。
所用的衬底晶体面取向的选择与沟道中的载流子移动方向之间关系的选择，是更高速工作时必要的条件。
作为衬底面取向使用{100}面来说，由于现有的多数Si半导体器件采用该面取向，在与现有器件结合，利用同一工艺这点上有利，同时施加形变时的迁移率也大大增加，因此是理想的晶体方向。这时沟道的面内方向为<110>或<001>方向，在提高外延生长或蚀刻等的工艺控制性上的有利的。
也可以使用{110}面作为衬底面取向，这时，作为沟道的方向为<110>或<001>方向，对施加形变增加迁移率方面有利。并且，作为电子沟道若采用<110>方向则更理想。但是，在考虑nMOSFET和pMOSFET的平衡时，就不一定需要是这样的配置。
如以上说明的那样，对形成沟道的活性层附加形变的场效应晶体管乃至互补型场效应晶体管及将其应用的半导体器件，与现有的相比，流过沟道的载流子有效质量轻，因而迁移率高，达到高速化，进而达到器件的高集成度和高性能，所以其工业的价值极高。
以下，通过实施例详细说明本发明。
实施例1
图7是本实施例的CMOSFET剖面图。清洗过Si衬底13后，马上送入化学气相生长装置中，生长Si0.7Ge0.3形变施加层2。Si衬底13的面取向规定为{100}。膜厚规定为500nm。原料采用Si2H6和GeH4，在生长温度700℃上进行生长。这里，不进行用于决定导电型的搀杂。Si1-xGex形变施加层2的Ge组成比x看来完全可以控制，然而为了对形变Si层1施加适当形变，将x取为0.2-0.4，就获得良好的结果。
其次，用化学气相生长法，在Si1-xGex形变施加层2上边形成形变Si层1。这里，不进行用于决定导电型的搀杂。膜厚为60nm。该层受到来自Si1-xGex形变施加层2的晶格常数大于Si的面内拉伸形变。因此，其中的载流子(电子或空穴)迁移率比无形变Si中的迁移率要大。另外，Si层和SiGe层的生长不限于化学气相生长法。
接着，用槽型隔离法，形成器件隔离绝缘区19，在形变Si层1的下部和Si1-xGex形变施加层2范围内进行阱形成用离子注入。对pMOS区域下部注入P等的V族元素制成n型，对nMOS区域下部注入B等的III族元素制成p型。进而，在形变Si层1的上部，对pMOS区域注入III族元素，对nMOS区域注入V族元素，调整其阈值。
接着，使形变Si层1的表面热氧化，形成SiO2栅绝缘膜3。进而，其上边形成多晶Si栅电极16以后，通过自对准方法，用离子注入法形成源漏区。这时，如注入B等的III族元素，就能形成p型源漏区17，如注入P等的V族元素，就形成n型源漏区18，因而可将PMOS和NMOS一起制作到同一晶片上边。这时，为了减少向Si1-xGex形变施加层2的漏电流，规定离子注入深度为形变Si层1厚度的一半以下的30nm。最后，形成层间绝缘膜(图未示出)，打开接触孔，蒸镀Al等金属膜，制成图形，形成金属布线，完成场效应晶体管。该晶体管与按同样尺寸在Si衬底上边直接制作的无形变Si的场效应晶体管比较，互导大约增加到3倍，截止频率也增大到2.4倍。
实施例2
图8是本实施例CMOSFET剖面图。本实施例就是，不用实施例1的源漏区17、18的深度30nm而是加深为通常情况的50nm，在Si1-xGex形变施加层2的形成中，其上部的30nm范围，混合P搀杂气体，在每立方厘米1018的高浓度下，进行突变n型搀杂。此时，为了只在pMOS区进行搀杂，用氧化膜把nMOS区覆盖起来搀杂后将其除去。
但是，在进行过突变型搀杂的pMOS区上，不进行阱形成用离子注入。
对于本实施例，有关互导和截止频率也获得与实施例1同等的效果。
实施例3
图9是本实施例的CMOSFET剖面图。不用实施例2的突变型搀杂，而是给pMOS的阱区加上正偏压。
具体点说，在器件区域之外，打开接触孔直至pMOS的Si1-xGex形变施加层2，在这里形成欧姆电极，作为偏压施加电极22。
通过给偏压施加电极22加上+1V电压，与不加偏压的情况比较，可使穿通电流减少到5％以下。
另外，实施例1到3的方法，是可以同时应用的方法，可以将两种或三种方法组合起来。
实施例4
图10是本实施例的CMOSFET剖面图。本实施例就是，选择性蚀刻实施例1中形变Si层1的p型MOSFET的漏区15、n型MOSFET的源区14，并选择性生长Si1-xGex层23回填其部分。另外，该部分的表面层5nm制成Si，防止以后加工损伤Si1-xGex层23。
本实施例的晶体管，与现有型MOSFET经常使用的工作电压3V相比，可以使之降低。
实施例5
图11是本实施例CMOSFET剖面图。本实施例的特征在于利用形变Gey层作为pMOS的沟道。
首先在Si衬底13上，通过注入氢离子，从表面到100nm区域范围内形成高缺陷密度层。清洗该衬底以后，马上导入化学气相生长装置中，生长由使x从0.3向生长方向变成0.5的Si1-xGex构成的形变施加层的下层2。膜厚为300nm。采用Si2H6和GeH4为原料。在生长温度700℃下进行生长。
而且顺序同样叠层形成膜厚30nm由Si0.5Ge0.5构成的形变施加层的上层24、膜厚10nm的形变Ge层25、及膜厚13nm的形变Si层1。另外，Si、Ge和SiGe层的生长不限于化学气相生长法，上述组成的晶体生长凡是可能的方法都行。形变Ge层25受到面内压缩应力，形变Si层1受到面内拉伸应力。因此，形变Ge层25的空穴与形变Si层1的电子一起，比通常的Si有效质量降低，迁移率上升。
其次，用实施例1同样的方法，进行器件隔离绝缘区域19的形成、在形变施加层作为上层的Si0.5Ge0.5层24和作为下层的Si1-xGex层2范围进行阱形成用离子注入、以及对形变Si层1的上部和形变Ge层25的上部进行阈值调整用低浓度离子注入。接着，进行SiO2栅绝缘膜3的形成、栅电极16的形成、以及源漏区17、18的形成。源漏区17、18的离子注入深度，对于nMOS则规定为与形变Si层1厚度相同量级的10nm，对于pMOS则规定为达到形变Ge层25的20nm。最后，进行形成层间绝缘膜、打开接触孔、形成金属布线，完成CMOSFET。
本实施例中，生长x＝0.5的Si0.5Ge0.5层24作为形变施加层的上层，因而给予形变Si层1和形变Ge层25的形变施加量大。
在本实施例中，虽然将形变Ge层25用于沟道，但是也可以采用混有Si的Si1-yGey层(0＜y＜1)。这时，组成比y要比Si1-xGex形变施加层的组成比x大。
实施例6
图12是本实施例的CMOSFET剖面图。本实施例就是，在实施例5的形变Si层1上边，形成2nm的Si0.5Ge0.5势垒层30。
这样，在形变Si层1与栅绝缘膜3之间设置Si0.5Ge0.5势垒层30，因而电子不受形变Si层1与栅绝缘膜3界面的散射影响，并积累于Si0.5Ge0.5势垒层30与形变Si层1的界面附近的形变Si层1中。
并且，在本实施例中，形变Ge层25的上部叠层形变Si层1，但是该顺序倒过来也无妨。源漏区17、18的离子注入深度，对于nMOS规定为与形变Si层1厚度相同量级的12nm，对于pMOS则规定为达到形变Ge层25的22nm。
实施例7
图13是本实施例CMOSFET剖面图。本实施例不是叠层实施例5中的形变Si层1和形变Ge层25而是并列配置。
具体点说，在Si0.5Ge0.5层24上边，在pMOS区域上选择生长10nm形变Ge层25，在nMOS区域上选择生长12nm形变Si层1。形变Ge层25受到面内压缩应力，而形变Si层1受到面内拉伸应力。因此，形变Ge层25的空穴与形变Si层1的电子一起，比通常的Si有效质量降低，迁移率上升。
实施例8
图14是本实施例的SOI衬底剖面图。将表面上形成了100nm厚度的高缺陷密度外延层的Si衬底13清洗以后，马上导入化学气相生长装置中，生长Si1-xGex形变施加层2。膜厚为150nm。采用Si2H6和GeH4为原料。在生长温度700℃下进行生长。Si1-xGex形变施加层2的Ge组成比x看来完全可以控制，然而为了对形成的形变Si层1施加适当形变，设定x为0.2-0.4时，就获得良好的结果。在本实施例中，规定为0.3。另外，Si和SiGe层的生长不限于化学气相生长法，上述组成的晶体生长凡是可能的方法都行。
其次，在加速电压180KeV、剂量4×1017/cm2的条件下，从Si1-xGex形变施加层2的上边注入氧离子，在1350℃下进行8小时退火。因此，在Si1-xGex形变施加层2的正下面形成SiO2绝缘层26。SiO2绝缘层26的厚度大约100nm，确保绝缘耐压50V以上。通过退火处理，使Si1-xGex形变施加层2变成缺陷密度极低，平坦而且形变缓和充分。进而，用化学气相生长法，在该上部形成厚度60nm的形变Si层1。
以后，使用与本发明实施例1等同样的工艺，就可以制造CMOSFET。另外，由于使用本衬底，就不需要阱层的离子注入。
并且，大幅度降低寄生电容，因此与通常的Si衬底使用时比较，可使装配作业的动作速度提高约40％。
实施例9
图15是SOI衬底的另一个实施例的剖面图。用实施例8同样的方法直至Si1-xGex形变施加层2形成以后，用化学气相生长法，在Si1-xGex形变施加层2上边形成厚度120nm的形变Si层1。其次，在加速电压50KeV、剂量2×1017/cm2的条件下，从形变Si层1的上边注入氧离子，在1300℃下进行8小时退火。因此，在形变Si层1的内部形成SiO2绝缘层26。SiO2绝缘层26的厚度为大约30nm。
在本实施例中，除不需要阱除的离子注入以外，由于难以发生pMOS中的空穴向SiGe层流出，因此不需要特别采取搀杂或加偏压等防止空穴流出的措施。
实施例10
图16a～图16d是本实施例的SOI衬底的制造工序剖面图。首先，如图16a所示，将表面上形成了100nm厚度的高缺陷密度外延层的Si衬底13清洗以后，马上导入化学气相生长装置中，生长Si1-xGex形变施加层2。膜厚为300nm。采用Si2H6和GeH4为原料，在生长温度700℃下进行生长。Si1-xGex形变施加层2的Ge组成比x看来完全可以控制，然而为了对形变Si层1施加适当形变，设定x为0.2-0.4时，就获得良好的结果。在本实施例中规定为0.3。另外，Si和SiGe层的生长不限于化学气相生长法，上述组成的晶体生长凡是可能的方法都行。并且也可以采用Ge衬底或SiGe混晶衬底来代替Si衬底13。Ge的混晶比大时，使用Ge衬底或Ge混晶比大的SiGe衬底的一方变得容易或不需要生长Si1-xGex形变施加层2。
其次，生长形变Si层1、对表面进行热氧化、接着将氢离子注入到切断位置28的深度，在该位置形成损伤层。这样就变成图16a中所示的状态。切断位置28也可以作为Si1-xGex形变施加层2的内部，也可以作为形变Si层1的内部。
进而，在接合位置27连接表面氧化膜和另外准备的支承衬底29，成为听16b的状态。接着在500℃进行退火并在切断位置28切断，切断位置28，在Si1-xGex形变施加层2内部时变成图16c这样的状态，在形变Si层1的内部时变成图16d的那样的状态。在图16c所示的情况下，进而表面上外延生长60nm的形变Si层1。
以后，利用本发明实施例1等同样的工艺，就可以制造CMOSET。另外，由于采用本衬底，变成不需要阱层的离子注入。进而，在图16d的构造的情况下，不会发生pMOS中的空穴向SiGe层流出，因此不需要采取搀杂或加偏压等防止空穴流出的措施。
并且，大幅度降低寄生电容，因此与通常的Si衬底使用时比较，可使装配作业的动作速度提高约40％。
实施例11
按照实施例1中所示的方法，采用{100}面的Si衬底13，改变种种Si1-xGex形变施加层2的Ge组成比x，制作互补型场效应晶体管，由器件的互导估计形变Si沟道中<001>方向的电子和空穴迁移率的话，如表1所示，混晶比即使约0.2，迁移率增加也相当大。单位是形变为％(正值是拉伸形变)，迁移率为cm2/Vs。
表1
Ge组成比x    形变      电子迁移率    空穴迁移率
0            0         1300          400
0.1          0.4       2600          850
0.2          0.8       3300          2000
0.3          1.2       3550          3100
0.4          1.6       3500          4500
0.5          2.0       3450          5200
0.6          2.4       3400          6100
按照实施例7中所示的方法，采用{100}面的Si衬底13，改变种种Si1-xGex形变施加层2的Ge组成比x，制作pMOSFET，由器件的互导估计形变Ge沟道中<001>方向的空穴迁移率的话，如表2所示，根据受到面内压缩形变，迁移率飞跃地增大起来。单位是形变为％(正值是拉伸形变)，迁移率为cm2/Vs。
表2
Ge组成比x   形变    空穴迁移率
1.0         0       1900
0.9         -0.4    2800
0.8         -0.8    4100
0.7         -1.2    7000
0.6         -1.6    9000
0.5         -2.0    12000
0.4         -2.4    13500
按照实施例1中所示的方法，采用{110}面的Si衬底13，制作互补型场效应晶体管，由器件的互导估计形变Si沟道中的<001>方向和<110>方向的电子和空穴迁移率的话，如表3所示，电子迁移率是<110>方向的一方增大起来。单位是形变为％(正值是拉伸形变)，迁移率为cm2/Vs。
表1
Ge组成比x    形变    方向    电子迁移率    空穴迁移率
0.2          0.8     <001>   900           1800
0.2          0.8     <110>   3100          1800
0.3          1.2     <001>   900           2700
0.3          1.2     <110>   3300          2700
工业上的利用可能性
倘若采用本发明，则可以实现高速而且低消耗电力的互补型场效应晶体管和内装它的半导体器件。

Claims (28)

1、一种半导体器件，具有形成场效应晶体管沟道的沟道形成层和对该沟道形成层的晶格施加形变的形变施加半导体层，上述沟道中的载流子迁移率比无形变的上述沟道形成层材料的大。
2、根据权利要求1所述的半导体器件，其特征是上述沟道形成层由Si构成，该Si沟道形成层的面内晶格常数比无形变Si的大。
3、根据权利要求1或2所述的半导体器件，其特征是上述场效应晶体管的源漏区形成于上述沟道形成层中。
4、根据权利要求2所述的半导体器件，其特征是上述场效应晶体管的源漏区一方形成于接连上述Si半导体层的SiGe层中。
5、根据权利要求3或4所述的半导体器件，其特征是上述场效应晶体管的源漏区的结深比上述Si沟道形成层的厚度小。
6、根据权利要求1到5中任一项所述的半导体器件，其特征是上述场效应晶体管为p型，向上述形变施加半导体层与上述沟道形成层之间界面附近的上述形变施加半导体层和上述沟道形成层的至少一方中，掺有对上述形变施加半导体层和上述沟道形成层呈n型的杂质。
7、根据权利要求6所述的半导体器件，其特征是上述杂质的掺杂是在上述形变施加半导体层和上述沟道形成层的厚度方向从0.1nm到30nm的范围。
8、根据权利要求1到7任一项所述的半导体器件，其特征是上述场效应晶体管为p型，上述形变施加半导体层具有加偏压电极。
9、一种半导体器件，具有p型场效应晶体管，其沟道形成层与该沟道形成层的两面邻接的层的界面价带顶点能量比栅绝缘膜一侧大。
10、一种半导体器件，具有n型场效应晶体管，其沟道形成层与该沟道形成层的两面邻接的层的界面导带顶点能量比栅绝缘膜一侧小。
11、一种半导体器件，对于场效应晶体管沟道中载流子的能量势垒存在于对该沟道与栅绝缘膜相反侧，使形成上述沟道的沟道形成层晶格形变，并且上述沟道中的载流子迁移率比无形变的上述沟道形成层材料大。
12、根据权利要求11所述的半导体器件，其特征是上述场效应晶体管为p型，上述沟道形成层由Si或Ge构成，上述Si沟道形成层的面内晶格常数比无形变的Si要大，上述Ge沟道形成层的面内晶格常数比无形变的Ge小。
13、根据权利要求11所述的半导体器件，其特征是上述场效应晶体管为n型，上述沟道形成层由Si构成，上述Si沟道形成层的面内晶格常数比无形变的Si大。
14、根据权利要求9到13中任一项所述的半导体器件，其特征是上述场效应晶体管具有使形变施加到上述沟道形成层上的形变施加半导体层。
15、根据权利要求2到8和14中任一项所述的半导体器件，其特征是上述形变施加半导体层由Si1-xGex(0＜x＜1)构成。
16、一种半导体器件，具有由形成p型场效应晶体管沟道的Si1-yGey(0＜y≤1)构成的沟道形成层和由使形变施加到该沟道形成层上的Si1-xGex(0＜x＜1)构成的形变施加半导体层；上述组成比y比上述组成比x大；上述形变施加半导体层相对于上述沟道形成层，形成于栅绝缘膜相反一侧，而且对于上述沟道中作为载流子的空穴构成能量势垒。
17、根据权利要求15或16所述的半导体器件，其特征是上述Si沟道形成层和上述Si1-yGey沟道形成层的厚度分别大约处于1nm以上且200nm以下的范围。
18、根据权利要求1到17中任一项所述的半导体器件，其特征是上述半导体器件具有互补型场效应晶体管，上述场效应晶体管是该互补型场效应晶体管的构成要素。
19、根据权利要求1到8和14到17中任一项所述的半导体器件，其特征是上述半导体器件具有互补型场效应晶体管，上述场效应晶体管是该互补型场效应晶体管的构成要素，构成上述互补型场效应晶体管的p型和n型的上述场效应晶体管的上述沟道形成层形成于上述形变施加半导体层的其它区域上边。
20、根据权利要求1到8和14到17中任一项所述的半导体器件，其特征是上述半导体器件具有互补型场效应晶体管，上述场效应晶体管是该互补型场效应晶体管的构成要素，构成上述互补型场效应晶体管的p型和n型的上述场效应晶体管的上述沟道形成层叠层于上述形变施加半导体层上边。
21、根据权利要求1到8、14到17和19到20中任一项所述的半导体器件，其特征是上述形变施加半导体层和上述沟道形成层的面取向是{100}。
22、根据权利要求1到8、14到17和19到20中任一项所述的半导体器件，其特征是上述形变施加半导体层和上述沟道形成层的面取向是{100}，在与该{100}垂直面内的<110>方向或<001>方向形成上述沟道。
23、根据权利要求2 2所述的半导体器件，其特征是上述沟道的方向，n型场效应晶体管时是上述<110>方向，p型场效应晶体管时是上述<110>方向或上述<001>方向。
24、一种半导体衬底，是在Si单晶上边按顺序叠层：Si1-xGex层(0＜x＜1)、厚度在1nm以上且100nm以下的第1 Si层、SiO2绝缘层和厚度在1nm以上且100nm以下的第2 Si层而形成的。
25、一种半导体衬底，是在支承衬底上边，按顺序叠层：绝缘层、Si层和Si1-xGex层(0＜x＜1)而成的。
26、一种半导体衬底，是在支承衬底上边，按绝缘层和Si层顺序叠层，而且上述Si层面内的晶格常数与无形变的Si相比大不足4％。
27、根据权利要求24到26中的任一项所述的半导体衬底上述Si1-xGex层和上述Si层的面取向是{100}。
28、根据权利要求2 4到26中的任一项所述的半导体衬底上述Si1-xGex层和上述Si层的面取向是{110}。
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