JPS6254459A - 相補型電界効果トランジスタ - Google Patents
相補型電界効果トランジスタInfo
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- JPS6254459A JPS6254459A JP60193606A JP19360685A JPS6254459A JP S6254459 A JPS6254459 A JP S6254459A JP 60193606 A JP60193606 A JP 60193606A JP 19360685 A JP19360685 A JP 19360685A JP S6254459 A JPS6254459 A JP S6254459A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速動作が可能で安価な相補型電界効果トラン
ジスタの構造に関する。
ジスタの構造に関する。
本発明に相補！電界効果トランジスタにおいて単結晶７
リコン（以下、８１と記す。）基板上のゲルマニウム（
以下、Ｇθと記す）４ｄ中にＰチャネル型電界効果トラ
ンジスタを設け、かつ、ヒ化ガリウム（以下、ＧａＡｓ
と記す。）薄膜中にＮチャネル型電界効果トランジスタ
を設けて相補型電界効果トランジスタを構成することに
より、高速動作及び高集積化が可能で安価な相補型電界
効果トランジスタを提供するものである。
リコン（以下、８１と記す。）基板上のゲルマニウム（
以下、Ｇθと記す）４ｄ中にＰチャネル型電界効果トラ
ンジスタを設け、かつ、ヒ化ガリウム（以下、ＧａＡｓ
と記す。）薄膜中にＮチャネル型電界効果トランジスタ
を設けて相補型電界効果トランジスタを構成することに
より、高速動作及び高集積化が可能で安価な相補型電界
効果トランジスタを提供するものである。
近年、ＧａＡｓ ｆ用いた電界効果トランジスタの開発
が活発に進められている。これはＧａＡｓ中の電子の高
い移動度を利用して、より高速動作が可能なトランジス
タを実す沌しようとするものである。
が活発に進められている。これはＧａＡｓ中の電子の高
い移動度を利用して、より高速動作が可能なトランジス
タを実す沌しようとするものである。
また、トランジスタの性能向上にはデバイスの微細化が
必要不可欠であるが、その限界はデバイスの発熱により
決定される。したがって、低油ａｔ力動作がＯＴ能で発
熱の少ない相補型電界効果トランジスタの実現が霞まれ
ている。このためには［高速相補型回路用のｕａＡ ｓ
自己整合型ＰチャネルＭｉｎｅ ＩＦＩ！：Ｔ３第４
２回デバイスリサーチ会議ＶＩ Ｂ−６（１９８４）
（”’ＧａＡｓ Ｓｅｌｆ−ＡｌｉｇｎｅｄＰ−Ｃｈ
ａｎｎｅｌ ＭｆｆｉＳ ＰＥＴ ｆｏｒ Ｈｌｇ
ｈ−８ｐｅｅｄＣｏｍｐｌｅｍｅｎｔａｒｙ Ｃ１ｒｃ
ｕｉｔ” ４２ ｎｄ Ａｎｎｕａｌ Ｄｅｖｉｃｅ
Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ Ｍ Ｂ −
６（１９８Ａ ） ）のように高速に動作するＰチャネ
ル型電界効果トランジスタが必要となる。
必要不可欠であるが、その限界はデバイスの発熱により
決定される。したがって、低油ａｔ力動作がＯＴ能で発
熱の少ない相補型電界効果トランジスタの実現が霞まれ
ている。このためには［高速相補型回路用のｕａＡ ｓ
自己整合型ＰチャネルＭｉｎｅ ＩＦＩ！：Ｔ３第４
２回デバイスリサーチ会議ＶＩ Ｂ−６（１９８４）
（”’ＧａＡｓ Ｓｅｌｆ−ＡｌｉｇｎｅｄＰ−Ｃｈ
ａｎｎｅｌ ＭｆｆｉＳ ＰＥＴ ｆｏｒ Ｈｌｇ
ｈ−８ｐｅｅｄＣｏｍｐｌｅｍｅｎｔａｒｙ Ｃ１ｒｃ
ｕｉｔ” ４２ ｎｄ Ａｎｎｕａｌ Ｄｅｖｉｃｅ
Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ Ｍ Ｂ −
６（１９８Ａ ） ）のように高速に動作するＰチャネ
ル型電界効果トランジスタが必要となる。
〔発明が解決しようとする間ｄ点及び目的〕しかし、Ｇ
ａＡｓ中の正孔の移蛸度は、電子の移動Ｅ ８６００
ｃＭ／Ｖ−８に比べて、約４００７／Ｖ−８と小さいた
め、高速に動作するＰチャネル型′醒界効果トランジス
タの実現は不可能である。このため、相補型電界効果ト
ランジスタｔ？構成しても、Ｐチャネル型とＮチャネル
型のトランジスタの特性が大きく異なり、高速動作に適
さないという問題点があった。
ａＡｓ中の正孔の移蛸度は、電子の移動Ｅ ８６００
ｃＭ／Ｖ−８に比べて、約４００７／Ｖ−８と小さいた
め、高速に動作するＰチャネル型′醒界効果トランジス
タの実現は不可能である。このため、相補型電界効果ト
ランジスタｔ？構成しても、Ｐチャネル型とＮチャネル
型のトランジスタの特性が大きく異なり、高速動作に適
さないという問題点があった。
また、ＧａＡｓの単結晶基板は、結晶品頁が十分でなく
、しかも高１曲であるという問題点も甘わせ持っていた
。
、しかも高１曲であるという問題点も甘わせ持っていた
。
本発明はこのような問題点を解決するものであり、その
目的とするところは、安価で高品質なＳ１基板上に設け
られ、高速動作が可目巨な相補型電界効果トランジスタ
を提供することにある。
目的とするところは、安価で高品質なＳ１基板上に設け
られ、高速動作が可目巨な相補型電界効果トランジスタ
を提供することにある。
本発明の相補＋ｕ Ｋ界効果トランジスタは、単結晶８
１基根上に少なくともＧｅ薄膜とＧａＡｓ薄膜を有し、
該Ｇθ博膜中ＫＰチャネル型区界効果トランジスタが設
けられ、かつ、該ＧＦＬＡｓ薄膜中にＮチャネル型区界
効果トランジスタが設けられたことを特徴とする。
１基根上に少なくともＧｅ薄膜とＧａＡｓ薄膜を有し、
該Ｇθ博膜中ＫＰチャネル型区界効果トランジスタが設
けられ、かつ、該ＧＦＬＡｓ薄膜中にＮチャネル型区界
効果トランジスタが設けられたことを特徴とする。
不発明の上記のＦＡ成によれば１９００ｃｒ／４／Ｖ・
Ｓという大きい正孔６動度を持つＧｅ博膜中にＰチャネ
ル型電界効果トランジスタを、また、８６００ｃｔ／ｉ
／ｖ−８という大きい電子移動度を待つＧａＡｓ ＃膜
中にＮチャネル型電界効果トランジスタをそれぞれ構成
して、高速動作が可能な相補型電界効果トランジスタを
、高品質で吐１曲格の８１基根上に実現することができ
る。
Ｓという大きい正孔６動度を持つＧｅ博膜中にＰチャネ
ル型電界効果トランジスタを、また、８６００ｃｔ／ｉ
／ｖ−８という大きい電子移動度を待つＧａＡｓ ＃膜
中にＮチャネル型電界効果トランジスタをそれぞれ構成
して、高速動作が可能な相補型電界効果トランジスタを
、高品質で吐１曲格の８１基根上に実現することができ
る。
以下、実施例に基づいて不発明の詳細な説明する。なお
、説明の便宜上、以下の例ではすべてショットキ１４壁
ｔＭ電界効果トランジスタ（ＭＫＳＦＩＴ ）について
説明＋るが、＄！鎌ゲート型′成界効果トランジスタ（
Ｍ工Ｓ Ｆ Ｋ Ｔ ） ＊接合観α界効来トランジス
４（、ＴＦＫＴ ）などの他の電界効果トランジスタに
ついても同様に本発明は適用される。
、説明の便宜上、以下の例ではすべてショットキ１４壁
ｔＭ電界効果トランジスタ（ＭＫＳＦＩＴ ）について
説明＋るが、＄！鎌ゲート型′成界効果トランジスタ（
Ｍ工Ｓ Ｆ Ｋ Ｔ ） ＊接合観α界効来トランジス
４（、ＴＦＫＴ ）などの他の電界効果トランジスタに
ついても同様に本発明は適用される。
４１図は第１の実施例であり、不発明による４目補型電
界効果トランジスタの基本的な構造を示す断面図である
。図のように、８１基板１０１上に、ＧｅＴ′１＃ｄ１
０２とＧａＡ３４ｍ １０ろが形成され、それぞれの中
にＰチャネル型電界効果トランジスタとＮチャネルｍｇ
界効果トランジスタカ設けられる。１０４ど１０５はそ
れぞれのゲート電極であり、１０２，１０５の半導体層
とショットキ障壁を形成している。層間絶縁膜１０６に
開口されたコンタクトホールを介して、ソース・ドレイ
ン区４１０７．１０８が設けられている。
界効果トランジスタの基本的な構造を示す断面図である
。図のように、８１基板１０１上に、ＧｅＴ′１＃ｄ１
０２とＧａＡ３４ｍ １０ろが形成され、それぞれの中
にＰチャネル型電界効果トランジスタとＮチャネルｍｇ
界効果トランジスタカ設けられる。１０４ど１０５はそ
れぞれのゲート電極であり、１０２，１０５の半導体層
とショットキ障壁を形成している。層間絶縁膜１０６に
開口されたコンタクトホールを介して、ソース・ドレイ
ン区４１０７．１０８が設けられている。
このように構成された相補型電界効果トランジスタは、
１９００ｃＴＡ／ｖ−８という大きい正孔移動度を待つ
Ｇθ薄膜にＰチャネル型電界効果トランジスタが、また
、８６００ ｃｄｉ／ Ｖ’Ｓ という大きい電子移
動度を持つＧａＡｓ薄膜にＮチャネル型電界効果トラン
ジスタがそれぞれ＠成され、高速動作が可能である。ま
た基板の８１は、高品質で低価格であるのみならず、熱
伝導率が大きいために、トランジスタを微細比する際に
問題となる放熱効果が大きく、高集積化に通している。
１９００ｃＴＡ／ｖ−８という大きい正孔移動度を待つ
Ｇθ薄膜にＰチャネル型電界効果トランジスタが、また
、８６００ ｃｄｉ／ Ｖ’Ｓ という大きい電子移
動度を持つＧａＡｓ薄膜にＮチャネル型電界効果トラン
ジスタがそれぞれ＠成され、高速動作が可能である。ま
た基板の８１は、高品質で低価格であるのみならず、熱
伝導率が大きいために、トランジスタを微細比する際に
問題となる放熱効果が大きく、高集積化に通している。
特に上記のｙ口く、移動ばか大きく高速に動作するトラ
ンジスタでは動作中の発熱量が多く、放熱効果が重要で
ある。
ンジスタでは動作中の発熱量が多く、放熱効果が重要で
ある。
第一２図は第２の実施例であり、本発明による相＋ｌｆ
ｌ型電界効果トランジスタのｆｓａを示す断面図である
。６１基根２０１上に、Ｇｅ薄膜２０２が全面に形成さ
れ、その上にＧａＡｓ ｆ４ｄ ２０５が形成されてい
る。ゲートα４２０４．２０５はそれぞれの半導体ｊ−
と凄し、ショットキ障壁を形成している。Ｎチャネルｎ
ｔｌｌｙｌｉＬ効果トランジスタはＧａＡ ｓ薄膜２０
５中に、またＰ４′ヤネル型電界効果トランジスタはＧ
ｅ薄膜２０２中にそれぞれ設けられている。
ｌ型電界効果トランジスタのｆｓａを示す断面図である
。６１基根２０１上に、Ｇｅ薄膜２０２が全面に形成さ
れ、その上にＧａＡｓ ｆ４ｄ ２０５が形成されてい
る。ゲートα４２０４．２０５はそれぞれの半導体ｊ−
と凄し、ショットキ障壁を形成している。Ｎチャネルｎ
ｔｌｌｙｌｉＬ効果トランジスタはＧａＡ ｓ薄膜２０
５中に、またＰ４′ヤネル型電界効果トランジスタはＧ
ｅ薄膜２０２中にそれぞれ設けられている。
本実施例の特徴は、８１基板、Ｇｏ博膜、 ＧａＡａＲ
膜が順次積層されている点にある。Ｓｌ及びＧｅは共に
単一元素の半導体であるため、ストイキオメトリなどの
問題を考藏中る必要がなく、８１基板上へのＧｅ薄膜の
形成は比較的容易にできる・またＧａＡａは化合切半導
体であるが、格子足載及び熱膨張係数がＧｅと艮〈一致
し、Ｇｅｉ膜上へのＧａＡｅ薄膜の形成は容易である。
膜が順次積層されている点にある。Ｓｌ及びＧｅは共に
単一元素の半導体であるため、ストイキオメトリなどの
問題を考藏中る必要がなく、８１基板上へのＧｅ薄膜の
形成は比較的容易にできる・またＧａＡａは化合切半導
体であるが、格子足載及び熱膨張係数がＧｅと艮〈一致
し、Ｇｅｉ膜上へのＧａＡｅ薄膜の形成は容易である。
したがって、本実施例の構造は作製が容易であるという
特徴を有する。
特徴を有する。
第５図は第５の実施例であり、本発明による相補型電界
効果トランジスタの構造を示す断面図である。６１基板
５０１上に、Ｓｉ 、 −ｘＧｅｘ バッファｌω５０
２が設けられ、その上にＧθ７！！膜７．０５が、さレ
ーにその上にＧａＡｓ薄膜３０４が形成されている。５
０５，５０６はショットキ障壁を形成するゲート電極で
ある。１１チヤネル型電界効果トランジスタＢ ＧａＡ
ｓ ＃ｄ ５０４中に、またＰチャネル型区界効果トラ
ンジスタはＧｅｌわＣ０５中にそれぞれ設けられている
。
効果トランジスタの構造を示す断面図である。６１基板
５０１上に、Ｓｉ 、 −ｘＧｅｘ バッファｌω５０
２が設けられ、その上にＧθ７！！膜７．０５が、さレ
ーにその上にＧａＡｓ薄膜３０４が形成されている。５
０５，５０６はショットキ障壁を形成するゲート電極で
ある。１１チヤネル型電界効果トランジスタＢ ＧａＡ
ｓ ＃ｄ ５０４中に、またＰチャネル型区界効果トラ
ンジスタはＧｅｌわＣ０５中にそれぞれ設けられている
。
不央弛例の％徴は、８１基板上にＥ ｉ １− Ｘ Ｇ
８Ｘバッファ層が設けられている点である。Ｓ ｉ
、 −ｘＧｅｘバッフ了律はｇ！厚全全体わたって単一
の組成比Ｘを有しても良いし、あるいは８１基根との界
面でｘ＝０．Ｇｅ薄膜との界面でＸ＝１というように膜
厚方向に組成比Ｘが徐々に、変ｆヒしていても良い。
８Ｘバッファ層が設けられている点である。Ｓ ｉ
、 −ｘＧｅｘバッフ了律はｇ！厚全全体わたって単一
の組成比Ｘを有しても良いし、あるいは８１基根との界
面でｘ＝０．Ｇｅ薄膜との界面でＸ＝１というように膜
厚方向に組成比Ｘが徐々に、変ｆヒしていても良い。
ｆ！Ｒ，者の方が作製は複雑であるが、ＳｌとＧｅの格
子不整合をより緩オロする点で有利である。Ｃ１とＧｅ
の間には、４％程度の格子不整合が存在するカ、５ｉｔ
−ｘＧｅｘバッファ層を設けることにより、これが援和
され、良質ｆｌ Ｇ ｅ薄膜を形成することが可能とな
る。
子不整合をより緩オロする点で有利である。Ｃ１とＧｅ
の間には、４％程度の格子不整合が存在するカ、５ｉｔ
−ｘＧｅｘバッファ層を設けることにより、これが援和
され、良質ｆｌ Ｇ ｅ薄膜を形成することが可能とな
る。
不発明は次のような効果を有する。
第１に、高速動作が可能な相補型電界効果トランジスタ
をｍ成することができる。これは、１９００ｔｙｌ ／
Ｖ−８という大きい正孔移動度を持つＧｅ薄膜にＰチ
ャネル型電界効果トランジスタを、また、８６００ ａ
ｄ／Ｖ−８という大きい電子移ｍ度を待つＧａＡｓ （
薄膜にＮチャネル型電界効果トランジスタをそれぞれ構
成することによる。ｓｌの正孔移動［４８０ｆｆｌ／Ｖ
−８、電子移７ｙ １５５０ ｏ４／Ｖ・Ｓと比較すれ
ば、本発明による相補型電界効果トランジスタがいかに
高速にｗＪｔ′Ｆ−するか容易に推察できる。またＧｅ
とＧａＡ３は格子足載及び熱ｌ彫張率が良く一致し、良
質な薄膜を得る点で有効である。
をｍ成することができる。これは、１９００ｔｙｌ ／
Ｖ−８という大きい正孔移動度を持つＧｅ薄膜にＰチ
ャネル型電界効果トランジスタを、また、８６００ ａ
ｄ／Ｖ−８という大きい電子移ｍ度を待つＧａＡｓ （
薄膜にＮチャネル型電界効果トランジスタをそれぞれ構
成することによる。ｓｌの正孔移動［４８０ｆｆｌ／Ｖ
−８、電子移７ｙ １５５０ ｏ４／Ｖ・Ｓと比較すれ
ば、本発明による相補型電界効果トランジスタがいかに
高速にｗＪｔ′Ｆ−するか容易に推察できる。またＧｅ
とＧａＡ３は格子足載及び熱ｌ彫張率が良く一致し、良
質な薄膜を得る点で有効である。
第２に、高品質・大口径で安価なＳ１ウエノ・を使用す
ることができる。周知の如く、Ｓ１ウエハは、半導体来
積回路からの需要を背景に、大口径で良質な４結晶基板
として極めて安価に供給されている０その品質はＧａＡ
Ｅｌ 基板に比べて格段に浸れており安定している。し
かも原料１ｌＳｔ無尽蔵に存在する。このように優れた
Ｓ Ｌ Ａ ＩｋＬ ｆｉｌ”使用することができる点
は大きな長所である。
ることができる。周知の如く、Ｓ１ウエハは、半導体来
積回路からの需要を背景に、大口径で良質な４結晶基板
として極めて安価に供給されている０その品質はＧａＡ
Ｅｌ 基板に比べて格段に浸れており安定している。し
かも原料１ｌＳｔ無尽蔵に存在する。このように優れた
Ｓ Ｌ Ａ ＩｋＬ ｆｉｌ”使用することができる点
は大きな長所である。
第３に、高速動作が可能な相補型電界効果トランジスタ
を、放熱効果の高い８１基版上に構成するため、より高
集積化が可能で今る。トランジスタの集積化の限界は自
らの発熱により失まると言われているが、本発明のよう
な高速トランジスタでは必然的に動作を流が大きくなる
ため発熱量が多くなる。このため一般には画集積比には
不利であるが、本発明でに放熱効果の高い８１基版を用
いるため、より高集積化が可能である。Ｓｌは例えばＧ
ａＡｓに比べて５倍もの熱伝導率を有している。すなわ
ち、本発明のように高移動度材料を用いた高速電界効果
トランジスタは、８１基板上に形成して初めて高集積化
に逓した構成となる。また、将来、順方向の大電流を利
用した発光デバイスを集積した光電子集積回路（ＯＫＩ
Ｃ）を構成する際にも有利である。
を、放熱効果の高い８１基版上に構成するため、より高
集積化が可能で今る。トランジスタの集積化の限界は自
らの発熱により失まると言われているが、本発明のよう
な高速トランジスタでは必然的に動作を流が大きくなる
ため発熱量が多くなる。このため一般には画集積比には
不利であるが、本発明でに放熱効果の高い８１基版を用
いるため、より高集積化が可能である。Ｓｌは例えばＧ
ａＡｓに比べて５倍もの熱伝導率を有している。すなわ
ち、本発明のように高移動度材料を用いた高速電界効果
トランジスタは、８１基板上に形成して初めて高集積化
に逓した構成となる。また、将来、順方向の大電流を利
用した発光デバイスを集積した光電子集積回路（ＯＫＩ
Ｃ）を構成する際にも有利である。
以上述べた如く、本発明は数多くの優れた効果を有する
ものである。
ものである。
第１図、第２図、第６図は本発明による相補型電界効果
トランジスタの構造を示す断面図である。 １０１．２０１，５０１・・・８１基版１０２．２０２
．５０５・”ＧｅＪ膜 １０５．２０３．５ Ｑ ４ ・−０ａＡｓ薄膜５０２
−−・Ｓｉ、−ｘＧｅｘ バッフ了
１′＃１５コｌ弓ムっ。ヱ比山仁− ｎｅｗ ｔｑ☆１３１Ｊ←ラシン°ス９．さハ七す邑第
−り区 ）１・Ｓ：１石に オ＠＊Ｖｔ１％カ東トラシジ〕しり・ｍｌＡＩ号１ンｊ
−ｔｖ ｐ＋〒〉工１υｊｏＪ＆”！拳。 ス弓ｍ ！！ ＠、 ％動態しランシ”λ９Ｑ■訂１−
鵠第３図
トランジスタの構造を示す断面図である。 １０１．２０１，５０１・・・８１基版１０２．２０２
．５０５・”ＧｅＪ膜 １０５．２０３．５ Ｑ ４ ・−０ａＡｓ薄膜５０２
−−・Ｓｉ、−ｘＧｅｘ バッフ了
１′＃１５コｌ弓ムっ。ヱ比山仁− ｎｅｗ ｔｑ☆１３１Ｊ←ラシン°ス９．さハ七す邑第
−り区 ）１・Ｓ：１石に オ＠＊Ｖｔ１％カ東トラシジ〕しり・ｍｌＡＩ号１ンｊ
−ｔｖ ｐ＋〒〉工１υｊｏＪ＆”！拳。 ス弓ｍ ！！ ＠、 ％動態しランシ”λ９Ｑ■訂１−
鵠第３図
Claims (1)
- 単結晶シリコン基板上に少なくともゲルマニウム薄膜と
ヒ化ガリウム薄膜を有し、該ゲルマニウム薄膜中にＰチ
ャネル型電界効果トランジスタが設けられ、かつ、該ヒ
化ガリウム薄膜中にＮチャネル型電界効果トランジスタ
が設けられたことを特徴とする相補型電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193606A JPS6254459A (ja) | 1985-09-02 | 1985-09-02 | 相補型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193606A JPS6254459A (ja) | 1985-09-02 | 1985-09-02 | 相補型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6254459A true JPS6254459A (ja) | 1987-03-10 |
Family
ID=16310741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193606A Pending JPS6254459A (ja) | 1985-09-02 | 1985-09-02 | 相補型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254459A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155571A (en) * | 1990-08-06 | 1992-10-13 | The Regents Of The University Of California | Complementary field effect transistors having strained superlattice structure |
| EP1089338A2 (en) * | 1999-07-29 | 2001-04-04 | STMicroelectronics, Inc. | CMOS circuit of GaAs/Ge on Si substrate |
| JP2009099956A (ja) * | 2007-10-16 | 2009-05-07 | Samsung Electronics Co Ltd | Ｃｍｏｓ素子及びその製造方法 |
| JP2012516037A (ja) * | 2009-01-20 | 2012-07-12 | レイセオン カンパニー | シリコン基板上に形成されるｃｍｏｓデバイスおよびｉｉｉ−ｖ族デバイスのための電気コンタクト |
| US11411091B2 (en) * | 2019-06-11 | 2022-08-09 | Institute of Microelectronics, Chinese Academy of Sciences | Structure of stacked gate-all-around nano-sheet CMOS device and method for manufacturing the same |
-
1985
- 1985-09-02 JP JP60193606A patent/JPS6254459A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155571A (en) * | 1990-08-06 | 1992-10-13 | The Regents Of The University Of California | Complementary field effect transistors having strained superlattice structure |
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| US6531351B2 (en) | 1999-07-29 | 2003-03-11 | Stmicroelectronics, Inc. | Method for forming a CMOS circuit of GaAS/Ge on Si substrate |
| US6563143B2 (en) * | 1999-07-29 | 2003-05-13 | Stmicroelectronics, Inc. | CMOS circuit of GaAs/Ge on Si substrate |
| US6689677B2 (en) | 1999-07-29 | 2004-02-10 | Stmicroelectronics, Inc. | CMOS circuit of GaAs/Ge on Si substrate |
| EP1089338A3 (en) * | 1999-07-29 | 2005-03-23 | STMicroelectronics, Inc. | CMOS circuit of GaAs/Ge on Si substrate |
| JP2009099956A (ja) * | 2007-10-16 | 2009-05-07 | Samsung Electronics Co Ltd | Ｃｍｏｓ素子及びその製造方法 |
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| US11411091B2 (en) * | 2019-06-11 | 2022-08-09 | Institute of Microelectronics, Chinese Academy of Sciences | Structure of stacked gate-all-around nano-sheet CMOS device and method for manufacturing the same |
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