JP2008103732A - クロスポイントメモリ用薄膜トランジスタ及びその製造方法 - Google Patents

クロスポイントメモリ用薄膜トランジスタ及びその製造方法 Download PDF

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Abstract

【課題】クロスポイントメモリ用薄膜トランジスタ及びその製造方法を提供する。
【解決手段】クロスポイントメモリに選択トランジスタとして使われる薄膜トランジスタにおいて、基板と、基板上の一領域に形成されるゲートと、基板及びゲート上に形成されるゲート絶縁層と、ゲートに対向するゲート絶縁層上に形成されてＺｎＯを含むチャンネルと、チャンネルの両側部とそれぞれ接触して形成されるソース及びドレインとを備えるクロスポイントメモリ用薄膜トランジスタ及びその製造方法を提供する。
【選択図】図２

Description

本発明は、クロスポイントメモリ用薄膜トランジスタに係り、さらに詳細には、クロスポイントメモリの選択トランジスタとして使われるＺｎＯ薄膜トランジスタ（ＺｎＯ Thin Film Transistor）及びその製造方法に関する。
メモリの高集積化が進むにつれて、単位構造体、すなわち単位セルの構造が三次元的にさらに複雑になり、単位セルの構造を制約する要素が発生している。特に、ＮＡＮＤフラッシュメモリが物理的なスケーリング限界に直面することにより、三次元に積層を行って高集積化する方法が集中的に研究されている。
最近、クロスポイント型メモリアレイ構造のように、集積度の高いメモリに関する研究が活発に進められている。しかし、高集積のメモリアレイの駆動のためには、特定単位セルを選択できる選択トランジスタが必要であるが、従来のＳｉ ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタの適用が困難であるという問題点がある。これについて、図１Ａ及び図１Ｂを参照して詳細に説明する。
図１Ａは、一般的なクロスポイントメモリアレイの構造を概略的に示した斜視図である。
図１Ａを参照すれば、下部電極１１、下部電極上に順次に形成されるダイオード構造体１２及びメモリノード１３が順次に形成される単位セルが形成されている。そして、メモリノード１３上には、上部電極１４が順次に形成される構造を有している。基本的に、クロスポイント型メモリアレイ構造は、下部電極１１及び上部電極１４は、交差する形態に形成され、交差する位置には、メモリノードが形成される構造を有している。メモリノード１３は、抵抗性物質を使用でき、図１Ａのような構造を１Ｄ（diode）−１Ｒ（resist）構造とする。
図１Ａに示したクロスポイント型メモリアレイの場合、下部電極１１及び／または上部電極１４が選択トランジスタ１５と連結されている。選択トランジスタ１５は、特定単位セルを選択して情報を書き込みそして読み取る役割を行い、各セルアレイに連結されるワードラインの数だけ連結される。
図１Ｂは、一般的なメモリアレイに使われる選択トランジスタアレイの構造を示した断面図である。
図１Ｂを参照すれば、シリコン基板１０１に、ソース１０２ａ及びドレイン１０２ｂが形成されており、ソース１０２ａ及びドレイン１０２ｂ間には、ゲート絶縁層１０３及びゲート電極層１０４を備えるゲート構造体が形成されている。図１Ａに図示されているような多層構造のクロスポイント型メモリアレイ構造の各レベルに対応するように選択トランジスタアレイを形成するためには、Ｓｉエピ成長（epi-growth）により、連結層１０５ａ，１０５ｂを形成しなければならないが、ほぼ不可能である。また、多層構造の選択トランジスタアレイを作るために、下部層及び上部層をビアホールを介して連結する方式を選ぶ場合、peri-circuit（周辺回路）面積が何倍かに大きくなってしまうので、高集積化の効果を喪失するという問題点がある。
本発明は、クロスポイント型メモリアレイの選択トランジスタでもって、従来のＳｉ ＣＭＯＳトランジスタの問題点を解決するためのものであり、多層構造の形成が容易であり、高集積化の可能なクロスポイントメモリの薄膜トランジスタ及びその製造方法を提供することを目的とする。
本発明では、クロスポイントメモリに選択トランジスタとして使われる薄膜トランジスタにおいて、基板と、前記基板上の一領域に形成されるゲートと、前記基板及びゲート上に形成されるゲート絶縁層と、前記ゲート絶縁層上において前記ゲートに対向する領域に形成されてＺｎＯを含むチャンネルと、前記チャンネルの両側部とそれぞれ接触して形成されるソース及びドレインとを備えるクロスポイントメモリ用薄膜トランジスタを提供する。
本発明において、前記チャンネルは、ＺｎＯにＧａ、Ｉｎ、ＳｎまたはＡｌを含む化合物から形成されることを特徴とする。
本発明において、前記ソースまたはドレインは、金属または伝導性酸化物から形成されることを特徴とする。
本発明において、前記ソースまたはドレインは、ＭｏまたはＩＺＯ（ＩｎＺｎＯ）から形成されることを特徴とする。
本発明において、前記チャンネルは、２０ないし２００ｎｍの厚さに形成されることを特徴とする。
また、本発明では、クロスポイントメモリに選択トランジスタとして使われる薄膜トランジスタの製造方法において、基板上の一領域に伝導性物質を塗布及びパターニングしてゲートを形成する段階と、前記基板及びゲート上にゲート絶縁層を塗布する段階と、前記ゲート絶縁層上にＺｎＯを含むチャンネル物質を塗布した後でパターニングし、前記ゲートに対向する領域にチャンネルを形成する段階と、前記チャンネル及び前記ゲート絶縁層上に伝導性物質を塗布した後、前記チャンネルの両側部とそれぞれ接触するようにパターニングし、ソース及びドレインを形成する段階とを含むクロスポイントメモリ用薄膜トランジスタの製造方法を提供する。
本発明において、前記チャンネルは、ＺｎＯにＧａ、Ｉｎ、ＳｎまたはＡｌを含む化合物ターゲットを利用してスパッタリングすることによって形成される。
本発明において、前記チャンネルは、ＺｎＯと、Ｇａ、Ｉｎ、ＳｎまたはＡｌそれぞれのターゲットとをコスパッタリングすることによって形成される。
本発明によれば、次のような効果がある。
第一に、チャンネルとして使われるＺｎＯを含む化合物薄膜は、非晶質であって高温工程が必要なく、ソース及びドレイン形成のためのドーパント注入工程及び活性化のための高温工程が必要ないので、素子の特性変化なしに容易に薄膜トランジスタを製造できる。
第二に、従来のＳｉ ＣＭＯＳトランジスタの製造工程とは異なり、Ｓｉエピ成長のための連結層を形成する必要がなく、ソース及びドレイン上に単純に絶縁層塗布後、さらに薄膜トランジスタを形成できるので、選択トランジスタアレイ形成が非常に容易である。
第三に、移動度及びＯｎ／Ｏｆｆ電流特性にすぐれてヒステリシスがないので、選択トランジスタとして適した特性を有する。
第四に、三次元積層構造の１Ｄ１Ｒ構造のクロスポイントメモリを各層ごとに独立的に駆動できるので、peri-circuit構成が簡単になり、高集積化に有利である。
以下、本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの構造及びその製造方法について詳細に説明する。参考までに、図面に図示されている構造及び各層の厚さは、説明のために多少誇張されて表現されているということを明らかにしておく。
図２は、本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタ２０の構造を示した断面図である。図２では、ボトムゲート（bottom gate）型薄膜トランジスタを示している。図２を参照すれば、表面に絶縁層２２の形成された基板２１、基板２１上の一領域に形成されたゲート２３、基板２１及びゲート２３上に形成されたゲート絶縁層２４を備える。ゲート２３に対向するゲート絶縁層２４上には、チャンネル２５が形成されており、チャンネル２５の両側部の一部領域及びゲート絶縁層２４上には、ソース２６ａ及びドレイン２６ｂが形成されている。
本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの各層の形成物質について記載すれば、次の通りである。基板２１は、一般的に半導体素子に使われる基板を使用でき、例えばＳｉ基板を使用できる。絶縁層２２は、基板２１の表面に形成され、例えばＳｉ基板を熱酸化した熱酸化層でありうる。絶縁層２２は、約１００ｎｍ以下の厚さに形成することができる。ゲート絶縁層２４は、一般的な絶縁物質を使用して形成し、ＳｉＯ２より誘電率の高いＨｉｇｈ−Ｋ物質（高誘電率物質）を使用することが望ましい。例えば、Ｓｉ３Ｎ４を約２００ｎｍ以下の厚さにして形成することができる。チャンネルは、ＺｎＯに、Ｇａ、Ｉｎ、ＳｎまたはＡｌのような異種金属を添加した化合物薄膜にして形成し、２０ｎｍないし２００ｎｍの厚さに形成することができる。ソース２６ａ及びドレイン２６ｂは、Ｍｏ、Ａｌ、ＷまたはＣｕのような金属またはＩＺＯ（ＩｎＺｎＯ）またはＡＺＯ（ＡｌＺｎＯ）のような伝導性酸化物から形成され、約１００ｎｍ以下の厚さに形成することができる。
図２に図示されているような本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタは、図１Ａに図示されているようなクロスポイント型メモリの選択トランジスタとして、クロスポイント型メモリの各ワードラインに対応するように形成されることが望ましい。
以下、図３Ａないし図３Ｅを参照し、本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの製造方法について詳細に説明する。
まず、図３Ａを参照すれば、絶縁膜が表面に形成された基板２１上に、伝導性物質２３ａ、例えばＭｏをスパッタリングなどを利用して蒸着する。
図３Ｂを参照すれば、伝導性物質２３ａをパターニングしてゲート２３を形成する。そして、図３Ｃを参照すれば、ゲート２３上にＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）法などでＳｉＯ２またはＳｉ３Ｎ４のような絶縁物質を塗布してこれをパターニングし、ゲート絶縁層２４を形成する。
図３Ｄを参照すれば、ゲート絶縁層２４上にチャンネル物質を塗布及びパターニングし、チャンネル２５を形成する。このとき、チャンネル物質は、前述のようにＺｎＯに、Ｇａ、Ｉｎ、ＳｎまたはＡｌのような異種金属を添加した化合物から形成することが望ましい。例えば、Ｇａ２Ｏ３、Ｉｎ２Ｏ３及びＺｎＯの化合物を使用できる。蒸着工程でＺｎ及びＧａ、Ｉｎ、ＳｎまたはＡｌのような金属の化合物を単一ターゲットとしてスパッタリングを行える。また、ＺｎＯと、Ｇａ、Ｉｎ、ＳｎまたはＡｌそれぞれのターゲットとをコスパッタリングできる。例えば、単一ターゲットを使用する場合、Ｇａ２Ｏ３、Ｉｎ２Ｏ３及びＺｎＯが２：２：１ａｔ％（原子パーセント）比で形成された化合物ターゲットを利用できる。
図３Ｅを参照すれば、伝導性物質をチャンネル２５及び基板２１上に塗布し、チャンネル２５の両側部に一部またがるようにパターニングすることにより、ソース２６ａ及びドレイン２６ｂを形成する。
最後に、４００℃以下、例えば３００℃の温度でチャンネル２５と、チャンネル両側にそれぞれ接触するソース２６ａ及びドレイン２６ｂとを含む積層物を熱処理する。ここで、熱処理は、Ｎ２雰囲気下で実施し、一般的なファーネス、ＲＴＡ（Rapid Thermal Annealing）、レーザまたはホットプレートなどによりなされる。熱処理工程により、チャンネルとソース／ドレイン電極とのコンタクトが安定化する。
前述のような製造方法によって、多層構造の選択トランジスタアレイを製造する場合には、さらにチャンネル２５、ソース２６ａ及びドレイン２６ｂ上に絶縁物質を塗布した後、図３Ａのゲート電極形成工程から実施する。本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの製造工程によれば、従来のＳｉ ＣＭＯＳトランジスタの製造工程とは異なり、Ｓｉエピ成長のための連結層を形成する必要がない。また、ソース及びドレイン形成のためのドーパント注入工程が必要ないので、ソース及びドレイン活性化のために高温の熱処理が必要なく、４００℃以下の低温熱処理工程を実施できるので、素子の安定性にすぐれるという長所がある。
図４は、本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの性能を検査した結果を示すソース−ドレイン電圧（０．１Ｖ、５Ｖ、１０Ｖ）別のゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化を示したグラフである。ここで使われた試片は、ゲートとして２００ｎｍ厚のＭｏを使用し、チャンネルは、Ｇａ２Ｏ３、Ｉｎ２Ｏ３及びＺｎＯが２：２：１ａｔ％比でスパッタリングされて約７０ｎｍ厚に形成されたものである。そしてソース及びドレインは、ＩＺＯ物質から形成したものである。
図４を参照すれば、オン電流が１０−４Ａであり、オフ電流が１０−１２Ａ以下であるから、オン／オフ電流比は、１０８以上である。そして、チャンネル移動度は１０ｃｍ２／Ｖｓ、ゲートスイング電圧は約０．２３Ｖ／ｄｅｃと計算された。高いオン／オフ電流比、低いオフ電流かつヒステリシスのないことは、本発明の実施形態によるクロスポイント用メモリの薄膜トランジスタが選択トランジスタとして十分に使用可能であるということを示している。
図５は、ゲート電圧として０．１、５、１０、１５及び２０Ｖ印加する場合、ドレイン電圧（Ｖｄ）によるドレイン電流（Ｉｄ）値を示したアウトプット（output）グラフである。
図５を参照すれば、ゲート電圧を０．１Ｖ印加する場合、ドレイン電圧を高めてもドレイン電流値の変化がないということが分かる。しかし、ゲート電圧が５Ｖ以上である場合、ドレイン電圧を高めれば、ドレイン電流値も順次増大するということが分かる。
前記のような実施形態を介し、本発明が属する技術分野で当業者であるならば、発明の技術的思想により、ＺｎＯを含む選択トランジスタを利用する多様な電子素子または装置を製造できるであろう。従って、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。
本発明のクロスポイントメモリ用薄膜トランジスタ及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
一般的なクロスポイントメモリアレイの構造を概略的に示した斜視図である。 従来の選択トランジスタの構造を示した断面図である。 本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタを示した断面図である。 本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの製造方法を示した図面である。 本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの製造方法を示した図面である。 本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの製造方法を示した図面である。 本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの製造方法を示した図面である。 本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの製造方法を示した図面である。 本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタの性能を検査した結果を示す、ソース−ドレイン電圧（０．１Ｖ、５Ｖ、１０Ｖ）別の、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）変化を示したグラフである。 本発明の実施形態によるクロスポイントメモリ用薄膜トランジスタのドレイン電圧に対するドレイン電流値を示したグラフである。
符号の説明
１１ 下部電極
１２ ダイオード構造体
１３ メモリノード
１４ 上部電極
１５ 選択トランジスタ
１０１ シリコン基板
１０２ａ，２６ａ ソース
１０２ｂ，２６ｂ ドレイン
１０３ ゲート絶縁層
１０４ ゲート電極層
１０５ａ，１０５ｂ 中間層
２０ クロスポイントメモリ用薄膜トランジスタ
２１ 基板
２２ 絶縁層
２３ ゲート
２３ａ 伝導性物質
２４ ゲート絶縁層
２５ チャンネル

Claims (17)

  1. クロスポイントメモリに選択トランジスタとして使われる薄膜トランジスタにおいて、
    基板と、
    前記基板上の一領域に形成されるゲートと、
    前記基板及びゲート上に形成されるゲート絶縁層と、
    前記ゲート絶縁層上において前記ゲートに対向する領域に形成されてＺｎＯを含むチャンネルと、
    前記チャンネルの両側部とそれぞれ接触して形成されるソース及びドレインとを備えることを特徴とするクロスポイントメモリ用薄膜トランジスタ。
  2. 前記チャンネルは、ＺｎＯにＧａ、Ｉｎ、ＳｎまたはＡｌを含む化合物から形成されることを特徴とする請求項１に記載のクロスポイントメモリ用薄膜トランジスタ。
  3. 前記チャンネルは、Ｇａ２Ｏ３、Ｉｎ２Ｏ３及びＺｎＯを含んで形成されることを特徴とする請求項１または請求項２に記載のクロスポイントメモリ用薄膜トランジスタ。
  4. 前記ソースは、金属または伝導性酸化物から形成されることを特徴とする請求項１または請求項２に記載のクロスポイントメモリ用薄膜トランジスタ。
  5. 前記ソースは、Ｍｏ、Ａｌ、ＷまたはＣｕのような金属であるか、またはＩＺＯまたはＡＺＯのような伝導性酸化物から形成されることを特徴とする請求項４に記載のクロスポイント用薄膜トランジスタ。
  6. 前記ドレインは、金属または伝導性酸化物から形成されることを特徴とする請求項１または請求項２に記載のクロスポイントメモリ用薄膜トランジスタ。
  7. 前記ドレインは、Ｍｏ、Ａｌ、ＷまたはＣｕのような金属であるか、またはＩＺＯまたはＡＺＯのような伝導性酸化物から形成されることを特徴とする請求項６に記載のクロスポイント用薄膜トランジスタ。
  8. 前記チャンネルは、２０ｎｍないし２００ｎｍの厚さに形成されることを特徴とする請求項１または請求項２に記載のクロスポイントメモリ用薄膜トランジスタ。
  9. クロスポイントメモリに選択トランジスタとして使われる薄膜トランジスタの製造方法において、
    基板上の一領域に伝導性物質を塗布及びパターニングしてゲートを形成する段階と、
    前記基板及びゲート上にゲート絶縁層を塗布する段階と、
    前記ゲート絶縁層上にＺｎＯを含むチャンネル物質を塗布した後でパターニングし、前記ゲートに対向する領域にチャンネルを形成する段階と、
    前記チャンネル及び前記ゲート絶縁層上に伝導性物質を塗布した後、前記チャンネルの両側部とそれぞれ接触するようにパターニングし、ソース及びドレインを形成する段階とを含むことを特徴とするクロスポイントメモリ用薄膜トランジスタの製造方法。
  10. 前記チャンネルは、Ｇａ、Ｉｎ、ＳｎまたはＡｌの少なくともいずれかをＺｎＯに含む化合物ターゲットを利用してスパッタリングすることによって形成されることを特徴とする請求項９に記載のクロスポイントメモリ用薄膜トランジスタの製造方法。
  11. 前記チャンネルは、ＺｎＯと、Ｇａ、Ｉｎ、ＳｎまたはＡｌの少なくともいずれかを含むターゲットとをコスパッタリングすることによって形成されることを特徴とする請求項９に記載のクロスポイントメモリ用薄膜トランジスタの製造方法。
  12. 前記チャンネルは、Ｇａ２Ｏ３、Ｉｎ２Ｏ３及びＺｎＯを含む化合物ターゲットを利用してスパッタリングすることによって形成されることを特徴とする請求項９ないし請求項１１のうちいずれか１項に記載のクロスポイントメモリ用薄膜トランジスタの製造方法。
  13. 前記ソースは、金属または伝導性酸化物から形成することを特徴とする請求項９ないし請求項１１のうちいずれか１項に記載のクロスポイントメモリ用薄膜トランジスタの製造方法。
  14. 前記金属は、Ｍｏ、Ａｌ、ＷまたはＣｕのうち少なくともいずれか一つであり、前記伝導性酸化物は、ＩＺＯまたはＡＺＯであることを特徴とする請求項１３に記載のクロスポイント用薄膜トランジスタの製造方法。
  15. 前記ドレインは、金属または伝導性酸化物から形成することを特徴とする請求項９ないし請求項１１のうちいずれか１項に記載のクロスポイントメモリ用薄膜トランジスタの製造方法。
  16. 前記金属は、Ｍｏ、Ａｌ、ＷまたはＣｕのうち少なくともいずれか一つであり、前記伝導性酸化物は、ＩＺＯまたはＡＺＯであることを特徴とする請求項１５に記載のクロスポイント用薄膜トランジスタの製造方法。
  17. 前記チャンネルは、２０ｎｍないし２００ｎｍの厚さに形成されることを特徴とする請求項９ないし請求項１１のうちいずれか１項に記載のクロスポイントメモリ用薄膜トランジスタの製造方法。
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