KR100362904B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 트리플 웰 구조를 갖고, 그 트리플 웰 및 그 밖의 웰의 깊이 방향의 불순물 농도 분포가 요구되는 기능에 따라서 설정되어 있다. 이에 따라 미세화되더라도 누설 전류 억제 등 각각에 요구되는 성능을 실현할 수 있고, 다기능화할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 MOS(Metal Oxide Silicon)형 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 다른 깊이의 웰을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
설계 기술이나 프로세스 기술의 진보에 의해, 종래는 따로따로 제조되고 있던 복수의 집적 회로를 동일 칩 내에 탑재한 고도의 집적 회로의 제조가 가능하게 되고, 집적 회로의 고집적화와 동시에 원칩화에 의한 고속화가 도모되고 있다.DRAM(Dynamic Random Access Memory)로 대표되는 반도체 기억 장치도 MPU(Micro Processing Unit)를 비롯하는 고도의 집적 논리 회로(논리 회로)와 동일 칩 내에 형성되도록 되고, 이러한 집적 회로를 제조하기 위해서는, 목적에 따라서 구조가 다른 복수의 MOS형의 전계 효과 소자를 하나의 칩 속에 만들어 넣을 필요가 있다.
메모리셀과 주변 회로가 동일 기판 상에 형성된 반도체 장치는, 예를 들면 특개평4-212453호 공보나 특개평5-267606호 공보 등에 개시되어 있고, 메모리셀 트랜지스터가 형성되는 p웰 영역의 주위를 n영역으로 둘러싼 반도체 장치가 개시되어 있다.
도 50은 종래의 반도체 장치의 소자를 도시한 단면도이고, 도면에 있어서 참조 부호 101은 p형 반도체 기판, 참조 부호 102는 분리 절연막, 참조 부호 103은 n웰, 참조 부호 104는 p웰이다. 이와 같이, 메모리셀부의 p웰(104)이 n웰(103)에 둘러싸여 주변 회로부와 전기적으로 절연된 구조는 p웰(104)의 전위를 독립적으로 설정할 수 있음과 함께, p웰(104)을 둘러싸는 n웰(103)에 의해서, p형 반도체 기판(101)으로부터의 전자도 차단되어 소프트 에러가 방지되고 있다.
그러나, 웰의 깊이가 깊을수록 웰 단부에 트랜지스터를 형성하지 않은 영역을 넓게 취할 필요가 생기기 때문에, 반도체 집적 회로의 미세화가 진행함에 따라서, 분리 폭이나 웰의 폭이 축소되어 웰의 깊이도 얕아지고 있다. 그것에 따라, 웰 내의 불순물 농도도 높아지고 반도체 기판 표면의 불순물 농도가 높아지기 때문에, 접합 누설 전류가 증가하는 등의 소자 특성의 열화를 일으킨다고 하는 문제점이 있었다. 그래서, 접합 누설 전류를 억제하기 위해서, 웰 내의 불순물 농도를낮게 하면 웰 저항이 증대하게 된다고 하는 문제를 야기하게 된다. 또한, 특히 메모리셀 영역에서는 접합 누설 전류에 의해서 리프레시 특성이 열화한다고 하는 문제점이 있었다.
본 발명은 상기한 과제를 해결하기 위해 이루어진 것으로, 반도체 집적 회로가 미세화되더라도 메모리셀 영역에서의 리프레시 특성이 향상됨과 함께, 논리 회로 영역에서는 웰이 얕게 형성되어 회로가 미세화되고, 각각에 요구되는 성능을 실현할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것을 목적으로 하는 것이다.
본 발명은 메모리셀 영역 및 논리 회로 영역을 갖는 미세화된 반도체 집적 회로에 있어서, 메모리셀 영역에서는 리프레시 특성을 향상시키고, 논리 회로 영역에 있어서는 웰을 비교적 얕게 형성하여 회로를 미세화함으로써, 각각의 영역에 요구되는 성능을 실현하는 것을 가능하게 한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하는 본 발명의 반도체 장치는 하나의 국면에 있어서 제1 도전형의 반도체층과, 이 반도체층의 주표면에 형성되어 제1 불순물 농도 피크를 갖는 제2 도전형의 제1 불순물 영역과, 반도체층의 주표면의 제1 불순물 영역이 형성된 평면 영역 내에 형성되어 제1 불순물 농도 피크보다 얕은 부분에 제2 불순물 농도 피크를 갖는 제1 도전형의 제2 불순물 영역과, 반도체층의 주표면의 제1 불순물 영역이 형성된 평면 영역 내에 제2 불순물 영역을 둘러싸고 형성되어, 제1 불순물 농도 피크보다 얕은 부분에 제3 불순물 농도 피크를 갖는 제2 도전형의 제3 불순물 영역과, 반도체층의 주표면의 제1 불순물 영역과 떨어진 영역에 형성되어, 제4 불순물 농도 피크를 갖는 제2 도전형의 제4 불순물 영역과, 반도체층의 주표면의 제4 불순물 영역이 형성된 평면 영역 내에 형성되어 제2 및 제4 불순물 농도 피크보다 얕은 부분에 제5 불순물 농도 피크를 갖는 제1 도전형의 제5 불순물 영역과, 반도체층의 주표면의 제4 불순물 영역이 형성된 평면 영역 내에 제5 불순물 영역을 둘러싸고 형성되어 제4 불순물 농도 피크보다 얕은 부분에 제6 불순물 농도피크를 갖는 제2 도전형의 제6 불순물 영역과, 제2 불순물 영역의 주표면에 형성된 제2 도전형의 제1 전계 효과 소자와, 제5 불순물 영역의 주표면에 형성된 제2 도전형의 제2 전계 효과 소자를 포함하고 있다.
이러한 구조를 가짐으로써, 소자의 기판 전위를 반도체 기판과는 독립적으로 설정하기 위한 트리플 웰 구조로 할 때에, 제2 불순물 영역에 의해서 접합 누설 용류를 억제하고, 제5 불순물 영역에 의해서 미세화를 도모할 수 있다.
이 국면의 반도체 장치에 있어서는, 제1 불순물 농도 피크와, 제4 불순물 농도 피크가 반도체층의 주표면으로부터 거의 동일한 깊이로 형성되는 경우가 있다. 이와 같이, 제1 불순물 영역과 제4 불순물 영역의 기판 깊이 방향으로의 불순물 농도 분포를 거의 동일하게 함으로써, 간단한 단계에서 다기능화에 적합한 트리플 웰 구조의 반도체 장치를 얻을 수 있다.
이러한 경우에 있어서, 예를 들면, 제1 불순물 영역과 제3 불순물 영역은 반도체층의 주표면으로부터의 깊이 방향으로 상호 소정의 거리를 두고 배치되고, 제4 불순물 영역과 제6 불순물 영역은 반도체층의 주표면으로부터의 깊이 방향으로 상호 소정의 거리를 두고 배치된다. 이러한 구조에 의해, 단계 수의 증가를 억제하여 다기능화에 적합한 트리플 웰 구조의 반도체 장치를 얻을 수 있다.
이 국면의 반도체 장치의 일실시예에 있어서는, 반도체층의 주표면의 제1 불순물 영역이 형성된 평면 영역 내에 있어서 제2 불순물 영역을 둘러싸고 형성되어, 제1 불순물 농도 피크보다 얕고, 제3 불순물 농도 피크보다 깊은 부분에 제1 및 제3 불순물 농도 피크보다 낮은 농도의 제7 불순물 농도 피크를 갖는 제2 도전형의 제7 불순물 영역과, 제4 불순물 영역이 형성된 반도체층의 주표면에 제5 불순물 영역을 둘러싸고 형성되어, 제4 불순물 농도 피크보다 얕고 제6 불순물 농도 피크보다 깊은 부분에 제4 및 제6 불순물 농도 피크보다 낮은 농도의 제8 불순물 농도 피크를 갖는 제2 도전형의 제8 불순물 영역을 더 포함한다.
이 구조에 따르면, 제1 불순물 영역과 제4 불순물 영역의 기판 깊이 방향으로의 불순물 농도 분포를 동일하게 하고 있기 때문에, 간단한 단계에서 제2 또는 제5 불순물 영역과 반도체 기판과의 전기적인 분리를 확실하게 할 수 있어 다기능화에 적합한 트리플 웰 구조의 반도체 장치를 얻을 수 있다.
이 국면의 반도체층의 다른 실시예에 있어서는, 주표면의 제1 불순물 영역이 형성된 평면 영역 내에 형성되어 제2 불순물 영역과 소정의 거리를 두고 제2 불순물 영역을 둘러싸고, 제1 불순물 농도 피크보다 얕고 제3 불순물 농도 피크보다 깊은 부분에 제7 불순물 농도 피크를 갖는 제2 도전형의 제7 불순물 영역과, 제3 불순물 영역에 형성된 제1 도전형의 제3 전계 효과 소자를 더 포함한다.
이 구조에 의해, 기판과 역도전형의 불순물 영역에서 제2 및 제5 불순물 영역을 둘러싸 기판과 전기적으로 분리하면서 제7 불순물 영역과 제2 불순물 영역을 분리하여 형성하고 있기 때문에, 제3 불순물 영역 단부에까지 제3 소자를 형성할 수 있다.
제4 불순물 농도 피크는 제1 불순물 농도 피크보다 얕게 형성되어 있는 경우가 있다. 그와 같은 구조에 의해, 제2 및 제5 불순물 영역이 형성되어 있는 깊이에 의해서 각각의 주위를 둘러싸는 기판과 역도전형의 불순물 영역의 깊이를 변화시키고 있기 때문에, 보다 한층 더 미세화를 도모할 수 있다.
이 국면의 반도체 장치의 또 다른 실시예에 있어서는, 반도체층의 주표면의 동일한 깊이에 제9 불순물 농도 피크를 갖는 제1 도전형의 제9 불순물 영역 및 제4 불순물 영역과 다른 영역에 형성되어 제2 불순물 농도 피크와 거의 동일한 영역과, 반도체층의 주표면의 제1, 제4 및 제9 불순물 영역과 다른 영역에 형성되어, 제5 불순물 농도 피크와 거의 동일한 깊이에 제10 불순물 농도 피크를 갖는 제1 도전형의 제10 불순물 영역과, 반도체층의 주표면의 제1, 제4, 제9 및 제10 불순물 영역과 다른 영역에 형성되어, 제5 불순물 농도 피크와 거의 동일한 깊이에 제11 불순물 농도피크를 갖는 제2 도전형의 제11 불순물 영역과, 반도체층의 주표면의 제1, 제4, 제9, 제10 및 제11 불순물 영역과 다른 영역에 형성되어, 제2 불순물 농도 피크와 거의 동일한 깊이에 제12 불순물 농도 피크를 갖는 제2 도전형의 제12 불순물 영역과, 제9 불순물 영역의 주표면에 형성된 제2 도전형의 제3 전계 효과 소자와, 제10 불순물 영역의 주표면에 형성된 제2 도전형의 제4 전계 효과 소자와, 제11 불순물 영역의 주표면에 형성된 제1 도전형의 제5 전계 효과 소자와, 제12 불순물 영역의 주표면에 형성된 제1 도전형의 제6 전계 효과 소자를 더 포함한다.
이러한 구조를 가짐으로써, 전위를 고정할 필요가 없는 웰도 필요에 따라서 농도 분포를 변화시키고 있기 때문에, 요구되는 기능에 따른 소자를 형성할 수 있다.
이 국면의 반도체 장치의 또 다른 실시예에 있어서는, 반도체층의 주표면의 제1 및 제4 불순물 영역과 다른 영역에 형성되어 제2 불순물 농도 피크와 거의 동일한 깊이에 제9 불순물 농도 피크를 갖는 제1 도전형의 제9 불순물 영역과, 반도체층의 주표면의 제1, 제4 및 제9 불순물 영역과 다른 영역에 형성되어 제5 불순물 농도 피크와 거의 동일한 깊이에 제10 불순물 농도 피크를 갖는 제1 도전형의 제10 불순물 영역과, 반도체층의 주표면의 제1, 제4, 제9 및 제10 불순물 영역과 다른 영역에 형성되어 제11 불순물 농도 피크를 갖는 제2 도전형의 제11 불순물 영역과, 제9 불순물 영역의 주표면에 형성된 제2 도전형의 제3 전계 효과 소자와, 제10 불순물 영역의 주표면에 형성된 제2 도전형의 제4 전계 효과 소자와, 제11 불순물 영역의 주표면에 형성된 제1 도전형의 제5 전계 효과 소자를 더욱 포함하고, 제3, 제6 및 제11 불순물 농도 피크는 제5 불순물 농도 피크와 거의 동일한 깊이에 존재하다.
이러한 구조를 가짐으로써, 제3, 제6 및 제11 불순물 농도 피크를 동일하게 하고 있기 때문에, 제3, 제6 및 제11 불순물 영역을 동시에 형성할 수 있다.
이 국면의 반도체 장치에 있어서는, 제3 및 제6 불순물 농도 피크는 제2 불순물 농도 피크보다 얕고, 제5 불순물 농도 피크보다 깊은 부분에 형성되는 경우가있다. 이 경우에는 농도 분포가 조절되어 간단한 단계에서 반도체 장치의 다기능화와 미세화를 도모할 수 있다.
이 경우의 일실시예에 있어서는, 반도체층의 주표면의 제1 및 제4 불순물 영역과 다른 영역에 형성되어 제3 및 제6 불순물 농도 피크와 거의 동일한 깊이에 불순물 농도 피크를 갖는 제2 도전형의 불순물 영역과, 이 불순물 영역에 형성된 제1 도전형의 소자를 더 포함한다.
이 구조에 따르면, 기판과 역도전형의 불순물 영역은 트리플 웰 구조와 그 이외의 영역에서 동일 농도 분포를 갖고, 그 농도 분포를 조절하고 있기 때문에, 동시에 형성할 수 있다.
이 국면의 반도체 장치의 또 다른 실시예에 있어서는, 반도체층의 주표면의 제2 불순물 영역과 제3 불순물 영역에 삽입된 영역에 형성되어 제2 불순물 농도 피크보다 얕은 부분에 불순물 농도 피크를 갖는 제1 도전형의 불순물 영역과, 이 불순물 영역에 형성된 제2 도전형의 소자를 더 포함한다. 이 구조에 따르면, 동일 전위로 설정하는 불순물 영역도 가능한 한 얕게 하고 있기 때문에 보다 한층 더 미세화를 도모할 수 있다.
이 국면의 반도체 장치의 또 다른 실시예에 있어서는, 반도체층의 다른 주 표면 상에 배치되어 반도체층보다 높은 불순물 농도를 갖는 다른 반도체층을 더 포함한다. 이 구조에 따르면, 다기능화된 소자가 고농도 기판에 배치되어 있기 때문에, 웰 구조 심부에서의 래치 업이 억제된다.
본 발명의 반도체 장치는, 다른 국면에 있어서는 제1 도전형의 반도체층과,반도체층의 주표면에 형성되어 제1 불순물 농도 피크를 갖는 제2 도전형의 제1 불순물 영역과, 제1 불순물 영역이 형성된 반도체층의 주표면에 제1 불순물 영역에 전체를 둘러싸이도록 배치되어, 제1의 불순물 농도 피크보다 얕은 부분에 제2 불순물 농도피크를 갖는 제1 도전형의 제2 불순물 영역과, 반도체층의 주표면의 제1 불순물 영역과 제2 불순물 영역에 삽입된 영역에 제2 불순물 영역을 둘러싸고 형성되어, 제2 불순물 농도 피크보다 얕은 부분에 제3 불순물 농도 피크를 갖는 제1 도전형의 제3 불순물 영역과, 제2 불순물 영역의 주표면에 형성된 제2 도전형의 제1 전계 효과 소자를 포함한다.
이러한 구조를 가짐으로써, 제3 불순물 영역에 의해서 제1 불순물 영역과 제2 불순물 영역간의 전계를 완화할 수 있다.
이 국면의 반도체 장치에 있어서는, 제2 불순물 영역과 제3 불순물 영역간에 제2 도전형의 불순물 영역이 개재되어 있지 않은 경우가 있다. 이러한 구조에 의해, 제3 불순물 영역에 의해서 제1 불순물 영역과 제2 불순물 영역간의 용계를 완화할 수 있다.
이 국면의 반도체 장치의 일실시예에 있어서는, 반도체층의 주표면의 제1 불순물 영역과 다른 영역에 형성되어, 제2 불순물 농도 피크와 거의 동일한 깊이에 제4 불순물 농도 피크를 갖는 제1 도전형의 제4 불순물 영역과, 반도체층의 주표면의 제1 및 제4 불순물 영역과 다른 영역에 형성되어, 제2 및 제4 불순물 농도 피크보다 얕은 부분에 제5 불순물 농도 피크를 갖는 제1 도전형의 제5 불순물 영역과, 반도체층의 주표면의 제1, 제4 및 제5 불순물 영역과 다른 영역에 형성되어, 제5불순물 농도 피크와 거의 동일한 깊이에 제6 불순물 농도 피크를 갖는 제2 도전형의 제6 불순물 영역과, 반도체층의 주표면의 제1 및 제4 내지 제6 불순물 영역과 다른 영역에 형성되어, 제4 불순물 농도 피크와 거의 동일한 깊이에 제7 불순물 농도 피크를 갖는 제2 도전형의 제7 불순물 영역과, 제4 불순물 영역의 주표면에 형성된 제2 도전형의 제2 전계 효과 소자와, 제5 불순물 영역의 주표면에 형성된 제2 도전형의 제3 전계 효과 소자와, 제6 불순물 영역의 주표면에 형성된 제1 도전형의 제4 전계 효과 소자와, 제7 불순물 영역의 주표면에 형성된 제1 도전형의 제5 전계 효과 소자를 더욱 포함하고, 제1 소자의 소스·드레인 영역 중 어느 한쪽에 접속하는 캐패시터를 포함하고 있다.
이러한 구조에 따르면, 제2 불순물 영역에 메모리셀 트랜지스터를 형성하고 있기 때문에, 접합 누설 전류를 억제할 수 있다.
이 국면의 반도체 장치의 다른 실시예에 있어서는, 반도체층의 다른 주표면 상에 배치되어 반도체층보다 높은 불순물 농도를 갖는 다른 반도체층을 더 포함한다. 이 구조에 따르면, 다기능화된 소자가 고농도 기판에 배치되어 있기 때문에, 웰 구조 심부에서의 래치 업이 억제된다.
본 발명의 반도체 장치의 제조 방법은 제1 도전형의 반도체층의 주표면에 제1 불순물 농도 피크를 갖는 제2 도전형의 제1 불순물 영역을 형성하는 단계와, 반도체층의 주표면의 제1 불순물 영역과 다른 영역에 제2 불순물 농도 피크를 갖는 제2 도전형의 제2 불순물 영역을 형성하는 단계와, 제1 불순물 영역이 형성된 반도체층의 주표면에 제1 불순물 농도 피크보다 얕은 부분에 제3 불순물 농도 피크를갖는 제1 도전형의 제3 불순물 영역을 형성하는 단계와, 제2 불순물 영역이 형성된 반도체층의 주표면에 제2 불순물 농도 피크보다 얕은 부분에 제4 불순물 농도 피크를 갖는 제1 도전형의 제4 불순물 영역을 형성하는 단계와, 제1 불순물 영역이 형성된 반도체층의 주표면에 제3 불순물 영역을 둘러싸고, 제1 내지 제3 불순물 농도 피크보다 얕은 부분에 제5 불순물 농도 피크를 갖는 제2 도전형의 제5 불순물 영역과, 제2 불순물 영역이 형성된 반도체층의 주표면에 제4 불순물 영역을 둘러싸고, 제5 불순물 농도 피크를 갖는 제2 도전형의 제6 불순물 영역을 형성하는 단계와, 제3 불순물 영역의 주표면에 제2 도전형의 제1 소자를 형성하는 단계와, 제4 불순물 영역의 주표면에 제2 도전형의 제2 소자를 형성하는 단계를 포함한다.
이러한 단계를 가짐으로써, 소자의 기판 전위를 반도체 기판과는 독립적으로 설정하기 위한 트리플 웰 구조로 할 때에, 제2 불순물 영역은 깊게, 제5 불순물 영역은 얕게 형성할 수 있다. 또한, 제3 및 제4 불순물 영역이 형성되어 있는 깊이에 의해서, 각각의 주위를 둘러싸는 기판과 역도전형의 불순물 영역의 깊이를 변화시킬 수 있다.
본 발명의 반도체 장치의 제조 방법의 일실시예에 있어서는, 상기 단계 외에 반도체층의 주표면의 제1 불순물 영역이 형성된 평면 영역에 제3 불순물 영역을 둘러싸고, 제1 불순물 농도 피크보다 얕고 제4 불순물 농도 피크보다 깊은 부분에 제1 및 제6 불순물 농도 피크보다 낮은 제7 불순물 농도 피크를 갖는 제2 도전형의 제7 불순물 영역과, 반도체층의 주표면의 제2 불순물 영역이 형성된 영역에 제4 불순물 영역을 둘러싸고, 제7 불순물 농도 피크를 갖는 제2 도전형의 제8 불순물 영역을 형성하는 단계를 더 포함한다.
이 단계에 따르면, 제1 불순물 영역과 제4 불순물 영역의 기판 깊이 방향으로의 불순물 농도 분포를 동일하게 하고 있기 때문에, 간단한 단계에서 제2 또는 제5 불순물 영역과 반도체 기판과의 전기적인 분리를 확실하게 할 수 있어 다기능화에 적합한 트리플 웰 구조의 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치의 제조 방법의 다른 실시예에 있어서는, 제3 불순물 영역을 형성하는 단계에서 반도체층의 주표면의 제1 및 제2 불순물 영역과 다른 영역에 제9 불순물 농도 피크를 갖는 제1 도전형의 제9 불순물 영역을 형성하고, 제4 불순물 영역을 형성하는 단계에서, 반도체층의 주표면의 제1, 제2 및 제9 불순물 영역과 다른 영역에, 제10 불순물 농도 피크를 갖는 제1 도전형의 제10 불순물 영역을 형성하고, 제5 및 제6 불순물 영역을 형성하는 단계에서, 반도체층의 주표면의 제1, 제2, 제9 및 제10 불순물 영역과 다른 영역에 제11 불순물 농도 피크를 갖는 제2 도전형의 제11 불순물 영역을 형성한다.
이 단계에 따르면, 전위를 고정할 필요가 없는 웰도 필요에 따라서 농도 분포를 변화시킬 수 있다.
이 제조 방법에 있어서, 제5, 제6 및 제11 불순물 농도 피크는 제3 불순물 농도 피크보다 얕고, 제4 불순물 농도 피크보다 깊은 부분에 배치되는 경우도 있다.
이상 설명한 본 발명에 따르면, 다음과 같은 특유의 효과를 갖는다.
본 발명은 소자의 기판 전위를 반도체 기판과는 독립적으로 설정하기 위한트리플 웰 구조로 할 때에, 접합 누설 전류가 문제가 되는 소자가 형성되는 웰은 깊게 하여 요구되는 소자의 기능을 실현하고, 접합 누설 전류가 문제가 되지 않은 소자가 형성되는 웰은 얕게 하여 미세화를 도모하고 있어 다기능화와 미세화를 동시에 실현할 수 있다.
또한, 소자가 형성되는 웰의 깊이에 관계없이, 소자가 형성되는 웰과 반도체 기판을 전기적으로 분리하는 불순물 영역의 기판 깊이 방향으로의 불순물 농도 분포를 동일하게 하고 있기 때문에, 간단한 단계에서 다기능화와 미세화가 동시에 실현된 반도체 장치를 얻을 수 있다.
또한, 기판 역도전형의 불순물 영역으로 웰을 둘러싸고, 기판과 웰을 전기적으로 분리하면서 이 기판과 역도전형의 불순물 영역의 불순물 농도 분포를 변화시켜 얕은 불순물 농도 피크를 갖는 웰로서 이용하기 때문에, 그 단부에까지 소자를 형성할 수 있어 보다 한층 더 미세화를 도모할 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 얕게 형성된 웰을 둘러싸는 역도전형의 불순물 영역은 얕게 형성하고, 깊게 형성된 웰을 둘러싸는 역도전형의 불순물 영역은 깊게 형성하고 있기 때문에, 반도체 장치의 다기능화와 함께 보다 한층 더 미세화를 도모할 수 있다.
또한, 전위를 고정할 필요가 없는 웰도 필요에 따라서 농도 분포를 변화시키고 있기 때문에, 반도체 장치의 다기능화와 미세화를 동시에 실현할 수 있다.
또한, 트리플 웰 구조로 기판과 동일 도전형의 웰을 둘러싸는 불순물 영역의 일부와, 다른 부분에 형성되어 소자가 형성되는 불순물 영역의 농도 분포를 동일하게 하고 있기 때문에, 동시에 형성할 수 있어 간단한 단계에서 반도체 장치의 다기능화와 미세화를 도모할 수 있다.
또한, 기판과 역도전형의 불순물 영역은 트리플 웰 구조와 그 이외의 영역에서 동일 농도 분포를 갖고 그 농도 분포를 조절하고 있기 때문에, 동시에 형성할 수 있어 간단한 단계에서 반도체 장치의 다기능화와 미세화를 도모할 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 기판과 역도전형의 불순물 영역에 둘러싸인 부분에 깊이가 다른 웰을 형성하고 동일 전위로 설정하는 경우에도 가능한 한 웰을 얕게 하고 있기 때문에, 보다 한층 더 미세화를 도모할 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 깊게 형성된 기판과 동일 도전형의 웰에 메모리셀 트랜지스터를 형성하고 있기 때문에, 접합 누설 전류가 억제되어 리프레시 특성이 향상된 반도체 장치를 얻을 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 기판과 동일 도전형의 웰과 그것을 둘러싸는 역도전형의 불순물 영역간에 기판과 동일 도전형으로 또한 불순물 농도 피크가 얕게 형성된 불순물 영역을 구비하고 있기 때문에, 웰과 역도전형의 불순물 영역간의 전계를 완화할 수 있어 접합 누설 전류를 억제할 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 깊게 형성된 기판과 동일 도전형의 웰에 메모리셀 트랜지스터를 형성하고 있기 때문에, 접합 누설 전류가 억제되어 리프레시 특성이 향상된 반도체 장치를 얻을 수 있다.
또한, 다기능화된 소자가 고농도 기판에 배치되어 있기 때문에, 웰 구조 심부에서의 래치 업이 억제되어 신뢰성이 향상된 반도체 장치를 얻을 수 있다.
또한, 소자의 기판 전위를 반도체 기판과는 독립적으로 설정하기 위한 트리플 웰 구조로 할 때에, 접합 누설 전류가 문제가 되는 소자가 형성되는 웰은 깊게 하여 요구되는 소자의 기능을 실현하고, 접합 누설 전류가 문제가 되지 않은 소자가 형성되는 웰은 얕게 하여 미세화를 도모함과 함께, 소자가 형성되는 웰의 깊이에 관계없이 소자가 형성되는 웰과 반도체 기판을 전기적으로 분리하는 불순물 영역의 기판 깊이 방향으로의 불순물 농도 분포를 동일하게 하고 있기 때문에, 간단한 단계에서 다기능화와 미세화가 동시에 실현된 반도체 장치를 얻을 수 있다.
또한, 기판과 역도전형의 불순물 영역에서 웰을 둘러싸고, 기판과 웰을 전기적으로 분리하면서 이 불순물 영역에 소자를 형성하는 부분의 불순물 농도 피크를 얕게 하고 있기 때문에, 그 단부에까지 소자를 형성할 수 있어 보다 한층 더 미세화를 도모할 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 얕게 형성된 웰을 둘러싸는 역도전형의 불순물 영역은 얕게 형성하고, 깊게 형성된 웰을 둘러싸는 역도전형의 불순물 영역은 깊게 형성할 수 있기 때문에, 반도체 장치의 다기능화와 함께 보다 한층 더 미세화를 도모할 수 있다.
또한, 트리플 웰 구조로 기판과 동일 도전형의 웰을 둘러싸는 제2 도전형의 불순물 영역의 일부와, 다른 부분에 형성되어 소자가 형성되는 제2 도전형의 불순물 영역의 농도 분포를 동일하게 하고 있기 때문에, 동시에 형성할 수 있어 간단한 단계에서 반도체 장치의 다기능화와 미세화를 도모할 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 기판과 역도전형의 불순물 영역에 둘러싸인 부분에 깊이가 다른 웰을 형성하고 동일한 전위로 설정하는 경우에도 가능한 한 웰을 얕게 하고 있기 때문에, 보다 한층 더 미세화된 반도체 장치를 얻을 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 깊게 형성된 기판과 동일 도전형의 웰에 메모리셀 트랜지스터를 형성하고 있기 때문에, 접합 누설 전류가 억제되어 리프레시 특성이 향상된 반도체 장치를 얻을 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서, 기판과 동일 도전형의 웰과 그것을 둘러싸는 역도전형의 불순물 영역간에 기판과 동일 도전형으로 또한 불순물 농도 피크가 얕은 불순물 영역을 형성하고 있기 때문에, 웰과 도전형의 불순물 영역간의 전계를 완화할 수 있어 접합 누설 전류가 억제된 반도체 장치를 얻을 수 있다.
또한, 트리플 웰 구조를 갖는 반도체 장치에 있어서 깊게 형성된 기판과 동일 도전형의 웰에 메모리셀 트랜지스터를 형성하고 있기 때문에, 접합 누설 전류가 억제되어 리프레시 특성이 향상된 반도체 장치를 얻을 수 있다.
또한, 고농도 기판 표면을 에피택셜 성장시키고, 이 에피택셜층에 다기능화된 소자를 형성하고 있기 때문에, 웰 구조 심부에서의 래치 업도 억제되어 신뢰성이 향상된 반도체 장치를 얻을 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 2는 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 상면도.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 도 1의 B-B 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 도 1의 C-C 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 5는 본 발명의 실시예 1에 따른 반도체 장치의 도 1의 D-D 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 6은 본 발명의 실시예 1에 따른 반도체 장치의 도 1의 E-E 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 7은 본 발명의 실시예 1에 따른 반도체 장치의 도 1의 F-F 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 8은 본 발명의 실시예 1에 따른 반도체 장치의 도 1의 G-G 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 9는 본 발명의 실시예 1에 따른 반도체 장치의 도 1의 H-H 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 10은 본 발명의 실시예 1에 따른 반도체 장치의 도 1의 I-I 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 11은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 12는 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 13은 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 단면도.
도 14는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 15는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 16은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 17은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 18은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 19는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 20은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 21은 본 발명의 실시예 2에 따른 반도체 장치를 나타내는 단면도.
도 22는 본 발명의 실시예 2에 따른 반도체 장치를 나타내는 상면도.
도 23은 본 발명의 실시예 2에 따른 반도체 장치의 도 22의 K-K 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 24는 본 발명의 실시예 2에 따른 반도체 장치의 도 22의 L-L 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 25는 본 발명의 실시예 2에 따른 반도체 장치의 도 22의 M-M 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 26은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 27은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 28은 본 발명의 실시예 3에 따른 반도체 장치를 나타내는 단면도.
도 29는 본 발명의 실시예 3에 따른 반도체 장치에 포함되는 불순물의 농도 분포를 나타내는 그래프.
도 30은 본 발명의 실시예 3에 따른 반도체 장치에 포함되는 불순물의 농도 분포를 나타내는 그래프.
도 31은 본 발명의 실시예 3에 따른 반도체 장치에 포함되는 불순물의 농도 분포를 나타내는 그래프.
도 32는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 33은 본 발명의 실시예 4에 따른 반도체 장치를 나타내는 단면도.
도 34는 본 발명의 실시예 4에 따른 반도체 장치의 도 33의 Q-Q 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 35는 본 발명의 실시예 4에 따른 반도체 장치의 도 33의 R-R 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 36은 본 발명의 실시예 5에 따른 반도체 장치를 나타내는 단면도.
도 37은 본 발명의 실시예 5에 따른 반도체 장치의 도 36의 S-S 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 38은 본 발명의 실시예 5에 따른 반도체 장치의 도 36의 T-T 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 39는 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 40은 본 발명의 실시예 6에 따른 반도체 장치를 나타내는 단면도.
도 41은 본 발명의 실시예 6에 따른 반도체 장치의 도 40의 U-U 단면에 있어서의 불순물의 농도 분포를 나타내는 그래프.
도 42는 본 발명의 실시예 6에 따른 에피택셜 웨이퍼의 불순물 농도 분포를 나타내는 그래프.
도 43은 본 발명의 실시예 7에 따른 반도체 장치를 나타내는 단면도.
도 44는 본 발명의 실시예 7에 따른 반도체 장치를 나타내는 상면도.
도 45는 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도.
도 46은 본 발명의 실시예 8에 따른 반도체 장치를 나타내는 단면도.
도 47은 본 발명의 실시예 8에 따른 반도체 장치를 나타내는 상면도.
도 48은 본 발명의 실시예 8에 따른 반도체 장치를 설명하는 상면도.
도 49는 본 발명의 실시예 8에 따른 반도체 장치를 나타내는 상면도.
도 50은 종래의 반도체 장치를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
31 ~ 36 : n 웰
112 : 에피택셜층
실시예 1
도 1을 참조하여, 반도체 기판(1)은 비저항 10Ω·㎝, 농도 환산으로는 1×1015/㎤ 정도의 p형 또는 n형의 불순물을 포함하고 있고, 분리 영역에 실리콘 산화막, 실리콘 질화막, 또는 실리콘산 질화막 등으로 이루어지는 분리 절연막(2)이 형성되어 있다. 그리고, 이 분리 산화막(2)에 의해서 분리된 반도체 기판(1)의 표면에 불순물이 도입되어 n웰(31 내지 36) 및 p웰(41내지 44)이 형성되어 있다.
이 도 1에 있어서는, 예를 들면, 논리 회로와 메모리셀과 주변 회로가 형성된 반도체 장치를 나타내고 있다. n웰(33 내지 36)에는 각각의 용도에 따른 pMOS 트랜지스터가 형성되고(도시하지 않음), p웰(41 내지 44)에는 각각의 용도에 따른 nMOS 트랜지스터가 형성되지만(도시하지 않음), n웰(33, 35)에는 트랜지스터가 형성되지 않은 경우도 있고, n웰(33)은 n웰(32 : 보텀(bottom) n웰)과 함께 p웰(41)을 둘러싸고, n웰(35)은 n웰(31 : 보텀 n웰)과 함께 p웰(43)을 둘러싸 p웰(41, 43)을 다른 부분으로부터 전기적으로 분리하도록 배치된 트리플 웰 구조로 되어있다.
또한, 각각의 트랜지스터에는 필요에 따라서, 반도체 기판(웰)과 동일 도전형의 불순물을 포함하는 펀치스루 스토퍼층이나, 반도체 기판(웰)과 역도전형의 불순물(매립 채널형) 또는 반도체 기판(웰)과 동일 도전형의 불순물(표면 채널형)을 포함하는 채널 주입층 등이 이온 주입 등에 의해서 형성된다(도시하지 않음).
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 상면도이고, 도 1에 도시한 단면도는 도 2 중의 A-A 단면에 있어서의 단면도이다. 도 2에 있어서, 파선 a로 둘러싸인 부분에는 p웰(41) 및 n웰(33)보다 깊은 부분에 n웰(32)이 형성되어 있고, 파선 b로 둘러싸인 부분에는 p웰(43) 및 n웰(35)보다 깊은 부분에 n웰(31)이 형성되어 p웰(41, 43)은 반도체 기판(1)과 전기적으로 분리되어 있다.
도 3은 본 발명의 실시예 1에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 1에 도시한 B-B 단면에 있어서의 n웰(32, 33) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(32)은 인등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이에 위치하고 있다. 또한, n웰(33)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있다.
도 4는 본 발명의 실시예 1에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 1에 도시한 C-C 단면에 있어서의 n웰(32), p웰(41) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(32)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이에 위치하고 있고, p웰(41)은 붕소 등을 1×1017∼1× 1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있다. 그리고 또한, 이 도 4에 있어서는 채널 스토퍼층(도 1에는 도시하지 않음)의 불순물 농도 분포도 나타내고 있고, 채널 스토퍼층은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.2∼0.5㎛ 정도의 깊이에 위치하고 있다.
도 5는 본 발명의 실시예 1에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 1에 도시한 D-D 단면에 있어서의 p웰(42) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 이 부분에서의 불순물 농도 분포는 n웰(32)이 형성되어 있지 않은 점을 제외하고, 도 4에 도시한 불순물 농도 분포와 동일하다.
도 6은 본 발명의 실시예 1에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 1에 도시한 E-E 단면에 있어서의 n웰(34) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도를 참조하여, 이 부분에서의 불순물 농도 분포는 n웰(32)이 형성되어 있지 않은 점을 제외하고, 도 3에 도시한 불순물 농도 분포와 동일하다.
도 7은 본 발명의 실시예 1에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 1에 도시한 F-F 단면에 있어서의 n웰(35, 31) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(31)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있고, n웰(35)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이와 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있다.
도 8은 본 발명의 실시예 1에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 1에 도시한 G-G 단면에 있어서의 n웰(31), p웰(43) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도 8을 참조하여, n웰(31)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있고, p웰(43)은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이에 위치하고 있다. 그리고 또한, 이 도 8에 있어서는 채널 스토퍼층(도 1에는 도시하지 않음)의 불순물 농도 분포도 나타내고 있고, 채널 스토퍼층은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.2∼0.5㎛ 정도의 깊이에 위치하고 있다.
도 9는 본 발명의 실시예 1에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 1에 도시한 H-H 단면에 있어서의 p웰(44) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도 9를 참조하여, 이 부분에서의 불순물 농도 분포는 n웰(31)이 형성되어 있지 않은 점을 제외하고, 도 8에 도시한 불순물 농도 분포와 동일하다.
도 10은 본 발명의 실시예 1에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 1에 도시한 I-I 단면에 있어서의 n웰(36) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도 10을 참조하여, 이 부분에서의 불순물 농도 분포는 n웰(31)이 형성되어 있지 않은 점을 제외하고, 도 7에 도시한 불순물 농도 분포와 동일하다.
여기서는, 웰의 불순물 농도 분포의 일례를 나타냈지만, 트랜지스터에 요구되는 조건이나, 웰 분리의 디자인 룰에 비례하여 불순물 농도나 불순물 농도 피크의 깊이 위치가 변하는 것은 물론이다.
도 11은 본 발명의 실시예 1에 따른 반도체 장치의 단면도이고, 도 1에 도시한 반도체 장치의 단면도의 메모리셀 영역을 확대한 것이다.
도 11을 참조하여, 제1 전계 효과 소자로서의 DRAM 메모리셀의 트랜지스터의 게이트 길이 L1=200㎚ 정도일 때, 분리 절연막(2)의 폭은 장소에 따라서 다르고, 최소 분리 폭은 100㎚∼200㎚, 그 이외의 부분에서는 200㎚∼400㎚ 정도이고, 분리 절연막(2)의 막 두께는 150∼500㎚ 정도이다.
p웰(43)이 형성된 반도체 기판(1) 표면에는 5∼10㎚ 정도의 막 두께의 게이트 산화막(5)이 형성되고, 그 위에 150∼250㎚ 정도의 막 두께로 인 및 비소 등의 n형의 불순물을 2∼15×1020/㎤ 정도 포함하는 폴리실리콘층과, 40∼60㎚ 정도의 막 두께로 텅스텐 실리사이드 등의 금속(실리사이드)층으로 이루어지는 게이트 전극(6)이 형성되어 있다.
소스·드레인 영역(81, 82)은 인이나 비소 등의 불순물을 1×1018/㎤ 정도 포함한다. 그리고, TEOS 산화막(tetraethylorthosilicate) 등으로 이루어지는 층간 절연막(121)에 형성된 컨택트홀(16)을 통해서 소스·드레인 영역(82)에 접속하는 배선(18)이 형성되어 있고, 또한, TEOS 산화막 등으로 이루어지는 층간절연막(122)에 형성된 컨택트홀(17)을 통해 소스·드레인 영역(81)에 접속하는 캐패시터가 형성되어 있다. 캐패시터는 인을 1∼5×1020/㎤ 정도 포함하는 다결정 실리콘으로 이루어지는 스토리지 노드(13)와, 5∼10㎚ 정도의 막 두께를 갖고, 실리콘 질화산화막으로 이루어지는 캐패시터 절연막(14) 및 인을 1∼5×1020/㎤ 정도 포함하는 다결정 실리콘으로로 이루어지는 셀 플레이트(15)로 구성되어 있고, 스토리지 노드(13)가 컨택트홀(17)을 통해 소스·드레인 영역(81)에 접속되어 있다. 여기서는, 스택형 캐패시터를 나타내고 있지만, 트렌치형 등의 다른 구조의 캐패시터라도 좋다.
또한, n웰(35)이 형성된 반도체 기판(1) 표면에는 5∼10㎚ 정도의 막 두께의 게이트 산화막(5)이 형성되고, 그 위에 150∼250㎚ 정도의 막 두께로 붕소 등의 p형의 불순물을 2∼15×1020/㎤ 정도 포함하는 폴리실리콘층과, 40∼60㎚ 정도의 막 두께로 텅스텐 실리사이드 등의 금속(실리사이드)층으로 이루어지는 게이트 전극(6)이 형성되어 있다. 폴리실리콘층이 인이나 비소 등의 n형의 불순물을 포함하고 있는 경우도 있고, 이 때에는 채널 영역에 불순물을 도입하여 임계치를 최적화한다. 또한, 게이트 전극(6)은 금속(실리사이드)층이 형성되지 않고 폴리실리콘층만으로 형성되어 있는 경우도 있고, 폴리실리콘층에 포함되는 불순물도 nMOS 트랜지스터에는 n형의 불순물, pMOS 트랜지스터에는 p형의 불순물이 포함되어 이중 게이트(Dual Gate) 구조로 되어 있는 경우도 있다.
소스·드레인 영역(91, 92)은 붕소 등의 불순물을 1×1018/㎤ 정도 포함하고 있다.
여기서는, n웰(35, 31)에 둘러싸인 영역에 p웰(43)이 하나만 형성된 도면으로 설명을 행하고 있지만, 이러한 캐패시터를 구비한 메모리셀의 트랜지스터는 어레이형으로 형성되는 것이 일반적이다.
또한, 이 도면에서는 n웰(35)에는 각각 하나의 pMOS 트랜지스터가 형성되어 있지만, pMOS 트랜지스터가 여러개 형성되어 있어도 좋고, 트랜지스터가 형성되지 않은 경우도 있다. pMOS 트랜지스터가 여러개 형성되는 경우에는 각각이 분리 절연막에 의해서 분리되는 것이 일반적이지만, 하나의 활성 영역에 복수의 트랜지스터가 형성되는 경우도 있다.
주변 영역의 트랜지스터는 n웰(31)이 형성되어 있지 않은 점을 제외하고, 메모리셀 영역의 트랜지스터와 마찬가지의 구조를 갖는다.
도 12는 본 발명의 실시예 1에 따른 반도체 장치의 단면도이고, 도 1에 도시한 반도체 장치의 단면도의 메모리셀 영역을 확대한 것이다. 도 12에 있어서 참조 부호 811 및 911은 소스·드레인 영역이다. 이 도면에 도시한 바와 같이, p웰(43)에는 메모리셀의 트랜지스터뿐만 아니라, 소스·드레인 영역(811, 911)을 갖는다. 그 이외의 용도의 트랜지스터를 형성하여도 좋다.
도 13은 본 발명의 실시예 1에 따른 반도체 장치의 단면도이고, 도 1에 도시한 반도체 장치의 단면도의 논리 회로 영역 중 p웰(32)이 형성되어 있는 부분을 확대한 것이다.
제2 전계 효과 소자로서의 논리 회로 영역의 트랜지스터의 게이트 길이 L2=200㎚ 정도일 때, 논리 회로 영역의 분리 절연막(2)의 폭은 200㎚∼500㎚ 정도이고 막 두께는 150∼500㎚ 정도이다. 단, 장소에 따라서는 분리 절연막의 폭이 5000㎚ 정도가 되는 경우도 있고, 그 경우에는 소자를 형성하지 않은 부분도 반도체 기판(1)을 남기거나(더미 패턴) 하여 분리 절연막(2)의 폭을 조절하고, 반도체 기판(1)과 분리 절연막(2)의 표면의 요철이 적어지도록 한다.
소스·드레인 영역(83, 84)은 인이나 비소 등의 불순물을 1×1020/㎤ 정도 포함하고, 인이나 비소 등의 불순물을 1×1018/㎤ 정도 포함하는 소스·드레인 영역(81, 82)과 함께 LDD (Lightly Doped Drain) 구조로 되어 있다. 또한, 소스·드레인 영역(93, 94)은 붕소나 불화 붕소 등의 불순물을 1×1020/㎤ 정도 포함하고, 붕소나 불화 붕소 등의 불순물을 1×1018/㎤ 정도 포함하는 소스·드레인 영역(91, 92)과 함께 LDD 구조로 되어 있다. LDD 구조는 필요에 따라서 적용되는 것이고, 소스·드레인 영역(81, 82, 91, 92)은 형성되지 않은 경우도 있다.
논리 회로 영역의 게이트 산화막(5)의 막 두께는 DRAM 메모리셀의 게이트 산화막의 막 두께와 같은 정도여도 좋지만, 얇게 한쪽이 ON 전류가 충분히 흘러 구동 능력이 높은 고속인 트랜지스터를 얻을 수 있기 때문에, 4∼7㎚ 정도 쪽이 바람직하다. 논리 회로 영역의 게이트 전극(6) 및 측벽 절연막(7)은 DRAM 메모리셀과 마찬가지의 구조이다.
그리고, 층간 절연막(121, 122)에 형성된 컨택트홀(도시하지 않음)을 통해 소스·드레인 영역(91, 92)에 접속하는 배선이 형성된다(도시하지 않음).
이 실시예에 있어서는, 배선의 일례를 나타내고 있지만, 회로의 구성에 의해서 트랜지스터간에 형성되는 층간 절연막의 층수, 배치 등은 변경되는 것이다.
여기서는, n웰(32, 33)에 둘러싸인 영역에 p웰(41)이 하나만 형성된 도면으로 설명을 행하고 있지만, 복수 형성되어 있어도 좋고, n웰(33)에 관해서도 복수 형성되어 있어도 좋다. 또한, n웰(41) 및 p웰(33)에는 각각 하나의 트랜지스터가 형성되어 있지만, 여러개가 형성되어 있어도 좋고, p웰(33)에 있어서는 트랜지스터가 형성되지 않은 경우도 있다. 트랜지스터가 여러개 형성되는 경우에는 각각이 분리 절연막에 의해서 분리되는 것이 일반적이지만, 하나의 활성 영역에 복수의 트랜지스터가 형성된 경우도 있다.
논리 회로 영역의 n웰(34) 및 p웰(42)에 형성되는 트랜지스터(도시하지 않음)는 n웰(32)이 형성되어 있는 영역의 트랜지스터와 마찬가지의 구조를 갖고, 회로 배치에 의해서 p웰(42) 및 n웰(34)의 배치 및 수, 또한 웰 내에 형성되는 트랜지스터의 수 등은 변동한다.
논리 회로 영역, 메모리셀 영역 및 주변 회로 영역의 배치는 일례이고, 특히 이 배치에 한정되는 것이 아니다.
또한, 게이트 전극(6)에 대해서는 구리 등의 금속만으로 형성되어 있는 경우나, 불순물을 포함한 폴리실리콘만으로 형성되어 있는 경우 등도 있고, 어느 쪽의구조라도 괜찮다.
논리 회로 영역, 메모리셀 영역 및 주변 회로 영역에서는 각각 필요에 따라서 소자간의 펀치스루를 방지하는 불순물 영역 등이 형성되어 있다(도시하지 않음).
다음으로 동작에 관해서 설명한다. DRAM 메모리셀에 있어서는 캐패시터에 축적된 전하에 의해서 정보를 축적하고, 일정 시간마다 리프레시(판독/기입)를 행하고 있어 캐패시터가 접속된 소자에 접합 누설 전류가 흐르면, 캐패시터에 축적된 정보가 더 손실되어 리프레시 특성(데이터의 유지 특성)이 열화하기 때문에, 다른 부분의 트랜지스터에 비하여 누설 전류의 억제가 보다 중요시되고 있다.
캐패시터에 데이터를 기입할 때에는 메모리셀의 각 전극에 제공하는 전압을 VG=3.6V, VB=-1.0V, 소스·드레인 영역(82)에 접속하는 배선(18 : 비트 라인)에 0V, 셀 플레이트(15)에 1.0V를 각각 인가하고, 데이터를 소거할 때에는 VG=3.6V, VB=-1.0V, 소스·드레인 영역(82)에 접속하는 배선(18)에 2.0V, 셀 플레이트(15)에 1.0V 정도의 전압을 각각 인가한다. 또한, 데이터를 판독할 때는 비트 라인에 인가하는 전압을 1.0V 정도로 한다. 이들의 전압은 일례이고, 게이트 산화막 두께나 게이트 길이에 의해서 변동하는 것이다.
또한, 논리 회로에서는 게이트 전극(6), 소스·드레인 영역(81 내지 84, 91 내지 94) 및 반도체 기판(1)[n웰(32 내지 34) 및 p웰(41, 42)]에 전압을 걸음으로써, 게이트 전극(6) 아래의 반도체 기판(1) 표면에 채널이 형성되고, 소스·드레인영역(81, 83, 91, 93), 또는 소스·드레인 영역(82, 84, 92, 94)의 한쪽이 소스, 다른쪽이 드레인이 되어 회로로서 동작한다. 예를 들면 nMOS 트랜지스터의 경우, 논리 회로의 각 전극에 인가하는 전압은 VG=2.5V, VD=2.5V, VS=0V, VB=0V 정도이고, pMOS 트랜지스터의 경우, 각 전극에 인가하는 전압은 VG=0V, VD=0V, VS=2.5V, VB=2.5V 정도이다. 이들의 전압은 일례이고, 게이트 산화막 두께나 게이트 길이에 의해서 변동하는 것이다.
이와 같이, 논리 회로 영역에 형성된 트랜지스터가 메모리셀 영역이나 주변 영역의 트랜지스터에 접속되어 회로 동작을 제어한다.
이 실시예 1에 따른 반도체 장치에 따르면, 반도체 집적 회로의 미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역에서 캐패시터가 형성되어 있는 부분의 반도체 기판(웰)과 소스·드레인 영역과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수 있어, 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, DRAM 메모리셀 영역의 트랜지스터는 깊은 p웰에 형성되고, 이 p웰 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된다.
또한, 논리 회로 영역에서는 웰이 얕게 형성되어 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있기 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 실현할 수 있어 다기능화에 유효하다.
다음으로 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법에 관해서 설명한다.
도 14 내지 도 20은 실시예 1에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도이고, 도 14에 있어서 참조 부호 21은 실리콘 산화막, 참조 부호 22는 실리콘 질화막, 참조 부호 23은 홈이다. 도 14를 참조하여, 반도체 기판(1)의 표면 상에 5∼30㎚ 정도의 막 두께를 갖는 실리콘 산화막(21)과, 100∼300㎚ 정도의 막 두께를 갖는 실리콘 질화막(22)을 형성하고, 포토레지스트 마스크(도시하지 않음)를 이용하여 분리 영역 상의 실리콘 질화막(22) 및 실리콘 산화막(21)을 이방성 에칭에 의해 선택적으로 제거한다. 그리고, 포토레지스트 마스크를 제거한 후에 실리콘 질화막(22)을 마스크로 하여 반도체 기판(1)을 이방성 에칭하여 반도체 기판(1)의 표면에 폭이 200㎚∼500㎚ 정도이고, 깊이가 150∼500㎚ 정도의 홈(23)을 형성한다. 도 14는 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다.
다음으로 감압 CVD법에 의해 전면에 실리콘 산화막 등의 절연막을 300㎚∼800㎚ 정도의 막 두께로 형성하고 나서(도시하지 않음), 실리콘 질화막(22)을 스토퍼로 한 CMP(Chemical Mechanical Polishing)법에 의해서 실리콘 질화막(22) 표면 상의 실리콘 산화막을 제거하고, 홈(23)과 실리콘 질화막(22)의 개구의 내부에만 실리콘 산화막을 남긴다. 그 후, 열 인산에 의한 웨트 에칭으로 실리콘 질화막(22)을 제거한 후, 실리콘 산화막(21)을 제거하여 분리 절연막(2)이형성된다. 도 15는 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다.
도 16을 참조하여, 우선, 반도체 기판(1)의 표면에 열 산화에 의해서 10㎚ 정도의 막 두께를 갖는 실리콘 산화막(24)을 형성한다. 그리고, 메모리셀 영역 표면 상에 개구를 갖는 포토레지스트 마스크(301)를 형성하고, 전면에 인 등의 n형의 불순물을 2∼10MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(31)을 형성한다. 도 16은 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다. 그 후, 포토레지스트 마스크(301)를 제거한다.
도 17을 참조하여, 메모리셀 영역의 n웰 형성 영역, 주변 영역의 n웰 형성 영역 및 논리 회로 영역의 트리플 웰 구조가 되는 부분의 표면 상에 개구를 갖는 포토레지스트 마스크(302)를 형성하고, 전면에 인 등의 n형의 불순물을 500KeV∼3MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(35) 및 n웰(36)의 일부와 n웰(32)을 형성한다. 도 17은 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다. 그 후, 포토레지스트 마스크(302)를 제거한다.
도 18을 참조하여, 메모리셀 영역의 p웰 형성 영역 및 주변 영역의 p웰 형성 영역의 표면 상에 개구를 갖는 포토레지스트 마스크(303)를 형성하고, 전면에 붕소 등의 p형의 불순물을 300KeV∼1.5MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 p웰(43, 44)을 형성한다. 도 18은 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다. 그 후, 포토레지스트 마스크(303)를 제거한다.
도 19를 참조하여, 메모리셀 영역, 주변 영역 및 논리 회로 영역의 모든 n웰 형성 영역의 표면 상에 개구를 갖는 포토레지스트 마스크(304)를 형성하고, 전면에 인 등의 n형의 불순물을 200KeV∼2MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(35, 36)의 일부 및 n웰(33, 34)을 형성한다. 도 19는 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다. 그 후, 포토레지스트 마스크(304)를 제거한다.
도 20을 참조하여, 논리 회로 영역의 모든 p웰 형성 영역의 표면 상에 개구를 갖는 포토레지스트 마스크(305)를 형성하고, 전면에 붕소 등의 p형의 불순물을 150KeV∼1MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 p웰(41, 42)을 형성한다. 도 20은 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다. 그 후, 포토레지스트 마스크(305)를 제거한다.
그리고, 필요에 따라서 포토레지스트 마스크를 형성하고, 펀치스루 스토퍼층이나 채널 주입층을 이온 주입에 의해서 형성한다. 이들의 불순물층은 논리 회로 영역, 메모리셀 영역 및 주변 영역 중 어느 하나의 다른 영역에 형성되는 트랜지스터이더라도, 불순물 농도 분포 등의 조건이 동일한 경우에는 동시에 형성할 수 있다. 또한, 각 웰 형성의 순서는 어느 것이 먼저 되더라도 괜찮다.
이 후, 실리콘 산화막(24)을 제거한다. 실리콘 산화막(24)은 웰 형성 등의각 이온 주입에 의한 손상이나, 포토레지스트에 의한 오염으로부터 반도체 기판(1) 표면을 보호하는 것이다.
다음에, 게이트 절연막(5)으로서, 예를 들면, 실리콘 산화막을 5∼10㎚ 정도의 막 두께로 반도체 기판(1) 표면 전체에 열 산화에 의해서 형성한다. 논리 회로 영역의 게이트 산화막(5)의 막 두께를 다른 영역보다 얇게 하는 경우에는, 우선, 열 산화에 의해서 전면에 4∼7㎚ 정도의 막 두께의 실리콘 산화막을 형성한 후, 논리 회로 영역의 실리콘 산화막을 제거하고 3∼7㎚ 정도의 실리콘 산화막을 형성하여 게이트 절연막(5)으로 한다.
그리고, 인 등의 n형의 불순물을 1×1020∼5×1020/㎤ 정도 포함하는 폴리실리콘층을 LPCVD(감압 CVD)법에 의해서 150∼250㎚ 정도 전면에 형성한 후, 패터닝하여 게이트 전극(6)을 형성한다. 게이트 전극을 폴리실리콘과 금속(실리사이드)층과의 2층 구조로 하는 경우에는 150∼250㎚ 정도의 막 두께로, 인 등의 n형의 불순물을 2∼15×1020/㎤ 정도 포함하는 폴리실리콘층을 형성한 후, 40∼60㎚ 정도의 막 두께로 텅스텐 실리사이드 등의 금속(실리사이드)층을 형성하고 나서 패터닝한다. 게이트 전극에 포함되는 불순물은 붕소 등의 p형의 불순물의 경우도 있다.
또한, nMOS 트랜지스터의 게이트 전극은 n형의 불순물을 포함하고, pMOS 트랜지스터의 게이트 전극은 p형의 불순물을 포함하는 이중 게이트 구조로 하는 경우에는 게이트 절연막(5)을 형성한 후에, 불순물을 포함하지 않은 폴리실리콘층을 전면에 형성하고 나서 마스크를 하여 nMOS 영역에는 n형의 불순물, pMOS 영역에는 p형의 불순물을 이온 주입한다.
그 후, nMOS 영역을 피복하는 포토레지스트 마스크(도시하지 않음)를 형성하고, 전면에 붕소 등의 p형의 불순물을 40KeV, 1×1014/㎠ 정도로 이온 주입하여 소스·드레인 영역(91, 92)을 형성한다.
그리고, pMOS 영역을 피복하는 포토레지스트 마스크(도시하지 않음)를 형성하고, 전면에 인이나 비소 등의 n형의 불순물을 40KeV, 1×1014/㎠ 정도로 이온 주입하여 소스·드레인 영역(81, 82)을 형성한다.
여기서는, pMOS 영역과 nMOS 영역으로 나누어 소스·드레인 영역을 형성하고 있지만, 도전형뿐만 아니라 농도나 농도 분포 등의 조건이 다른 경우에도, 마스크에 따라서 나누고 각각의 조건에 맞도록 형성한다. 또한, 소스·드레인 영역이 LDD 구조인지의 여부에 의해서 주입 조건은 다르게 되고, 이온 주입에 관해서는 nMOS 영역과 pMOS 영역이 역의 순서로 행해지는 경우도 있다.
그리고, 전면에 CVD법에 의해 실리콘 산화막 등의 절연막을 30∼100㎚ 정도의 막 두께로 형성하고, 에치백함으로써 측벽(7)을 형성한다. 소스·드레인 영역을 LDD 구조로 하는 경우에는, 여기서 pMOS 영역에 붕소 등의 p형의 불순물, nMOS 영역에는 인이나 비소 등의 n형의 불순물을 100KeV, 1×1015/㎠ 정도로 이온 주입하여 소스·드레인 영역(83, 84, 93, 94)을 각각 형성한다.
측벽(10)은 실리콘 산화막과 실리콘 질화막의 적층막이라도 좋고, 그 경우에는 실리콘 산화막을 RTO(Rapid Thermal Oxidation)로 형성하고 나서 실리콘 질화막을 CVD법으로 퇴적하고, 에치백하여 형성한다.
또한, 이온 주입에 관해서는 nMOS 영역과 pMOS 영역이 역의 순서로 행해지는 경우도 있다.
게이트 전극(6)이나 논리 회로 영역의 소스·드레인 영역(81 내지 84, 91 내지 94) 표면에 금속 실리사이드층을 형성하는 경우에는, 이 단계에서 전면에 코발트를 퇴적하여 RTA(Rapid Thermal Anneal) 처리하면, 실리콘이 노출된 부분에서 반응하여 금속 실리사이드층이 형성된다. 그 후, 미반응인 채로 남은 코발트를 제거한다(도시하지 않음).
그리고, 감압 CVD법에 의해서 층간 절연막(121)이 되는 실리콘 산화막을 200㎚∼600㎚ 정도 퇴적하고 나서, 메모리셀 영역의 소스·드레인 영역(82)에 도달하는 컨택트홀(16)을 드라이 에칭법으로 0.1㎛∼0.5㎛ 직경으로 개구하고, 그 내부에 CVD법에 의해서 배선 재료를 매립한 후에 패터닝하고, 배선(18)을 형성한다. 마찬가지로 하여, 층간 절연막(122)을 형성하고 메모리셀 영역의 소스·드레인 영역(81)에 도달하는 컨택트홀(17)을 개구하고, 이 컨택트홀(17)을 통해 접속하는 캐패시터를 형성한다. 그리고, 마찬가지로 하여, 메모리셀 영역 이외의 소스·드레인 영역에 접속하는 배선을 형성한다.
각각의 컨택트홀 및 배선의 접속 관계는 회로 배치에 의해서 변하고, 그 형성 순서도 필요에 따라서 변경 가능하다. 또한, 또 다른 층간 절연막을 통해 배선이 상층에 형성되어 다층 배선이 되는 경우도 있다. 배선 재료로서는 불순물이 도입된 폴리실리콘이나 금속 등이 있지만, 금속이 사용되는 경우에는 각 컨택트홀의내벽에 TiN 등의 배리어 메탈을 형성하여 소스·드레인 영역으로 금속이 확산하는 것을 방지한다.
이와 같이 하여, 도 11에 도시한 메모리셀 영역의 트랜지스터 및 도 13에 도시한 논리 회로 영역의 트랜지스터를 포함하는 반도체 장치가 형성된다.
이 실시예 1에 따른 반도체 장치의 제조 방법에 따르면, 반도체 집적 회로의 미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역의 웰의 깊이를 깊게 형성할 수 있다. 그 때문에, 소스·드레인 영역과 반도체 기판(웰)과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수 있어 리프레시 특성이 향상한다고 하는 효과를 발휘한다.
또한, 메모리셀 영역의 트랜지스터가 형성된 p웰의 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된 반도체 장치를 얻을 수 있다.
그리고, 논리 회로 영역에서는 웰을 얕게 형성할 수 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있다. 그 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 갖는 반도체 장치를 간이한 단계에서 실현할 수 있어 다기능화에 유효하다.
또한, 논리 회로 영역의 트리플 웰에서 p웰의 저부에 형성되는 보텀 n웰과, 메모리셀 영역의 트리플 웰에서 p웰의 측부에 형성되는 n웰을 동시에 형성하고 있기 때문에, 마스크 매수 및 마스크 단계를 삭감할 수 있다.
그리고, 메모리셀 영역과 논리 회로 영역에서는 트리플 웰 구조의 n웰로 둘러싸인 p웰은 별도의 단계에서 형성되어 그 농도 분포를 다르게 할 수 있기 때문에, 특성이 다른 nMOS 트랜지스터를 형성할 수 있어 다기능을 도모할 수 있다.
실시예 2.
도 21에 있어서는, 예를 들면, 논리 회로와 메모리셀과 주변 회로가 형성된 본 발명의 실시예에 따른 반도체 장치를 나타내고 있다. n웰(33, 34, 351, 36)에는 각각의 용도에 따른 pMOS 트랜지스터가 형성되고(도시하지 않음), p웰(41 내지 44)에는 각각의 용도에 따른 nMOS 트랜지스터가 형성되지만(도시하지 않음), n웰(33, 351)에는 트랜지스터가 형성되지 않은 경우도 있고, n웰(33, 331)은 n웰(321 : 보텀 n웰)과 함께 p웰(41)을 둘러싸고, n웰(351, 352)은 n웰(31 : 보텀 n웰)과 함께 p웰(43)을 둘러싸 p웰(41, 43)을 다른 부분으로부터 전기적으로 분리하도록 배치된 트리플 웰 구조로 되어 있다. 그리고, n웰(352)의 폭은 0.5∼2.0㎛ 정도이다.
도 22는 본 발명의 실시예 2에 따른 반도체 장치의 상면도이고, 도 21에 도시한 단면도는 도 22 중의 J-J 단면에 있어서의 단면도이다. 도 22에 있어서, 사선부(331)는 n웰(33)보다 깊은 부분에 형성된 n웰이고, 파선 c로 둘러싸인 부분에는 p웰(41), n웰(33) 및 n웰(331)보다 깊은 부분에 n웰(321)이 형성되어 p웰(41)은 반도체 기판(1)과 전기적으로 분리되어 있다. 또한, 사선부(352)는 n웰(351)보다 깊은 부분에 형성된 n웰이고, 파선 d로 둘러싸인 부분에는 p웰(43) 및 n웰(351, 352)보다 깊은 부분에 n웰(31)이 형성되어 p웰(43)은 반도체 기판(1)과 전기적으로 분리되어 있다.
이 실시예 2에 도시한 반도체 장치가 실시예 1에 도시한 반도체 장치와 다른 점은, 메모리셀 영역의 n웰(351)이 얕게 형성되어 n웰(31)간에서 기판 깊이 방향으로 불순물 농도가 얇게 되어 있는 부분에는 n웰(352)이 형성되어 불순물 농도를 보충하고 있는 점 및 논리 회로 영역의 n웰(보텀 n웰 : 321)이 깊게 형성되어 n웰(33)간에서 기판 깊이 방향으로 불순물 농도가 얇게 되어 있는 부분에는 n웰(351)이 형성되어 불순물 농도를 보충하고 있는 점이고, 그 이외에 관해서는 실시예 1에 도시한 반도체 장치와 마찬가지의 구조이다. 그리고, 이 실시예 2에 도시한 논리 회로 영역 또는 메모리셀 영역 중 어느 하나의 트리플 웰 구조를 실시예 1에 도시한 트리플 웰 구조로 치환하는 것도 가능하다.
도 23은 본 발명의 실시예 2에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 22에 도시한 K-K 단면에 있어서의 n웰(33, 331, 321) 및 반도체 기판(1)의 불순물 농도 분포를 나타내는 있다. 도면을 참조하여, n웰(33)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있고, n웰(331)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이에 위치하고 있다. 또한, n웰(321)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있다.
도 24는 본 발명의 실시예 2에 따른 반도체 장치에 포함되는 불순물 농도의분포를 나타내는 그래프이고, 도 22에 도시한 L-L 단면에 있어서의 n웰(33, 321) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(33)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면에서 0.5∼0.8㎛ 정도의 깊이에 위치하고 있고, n웰(321)은 인 등을 1×1017∼1× 1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면에서 2∼2.5㎛ 정도의 깊이에 위치하고 있다.
도 25는 본 발명의 실시예 2에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 22에 도시한 M-M 단면에 있어서의 p웰(41), n웰(321) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도 25를 참조하여, p웰(41)은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있다. 그리고 또한, 이 도면에 있어서는 채널 스토퍼층(도 21에는 도시하지 않음)의 불순물 농도 분포도 나타내고 있고, 채널 스토퍼층은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.2∼0.5㎛ 정도의 깊이에 위치하고 있다.
이 실시예 2에 따른 반도체 장치에 따르면, 반도체 집적 회로의 미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역에서 캐패시터가 형성되어 있는 부분의 반도체 기판(웰)과 소스·드레인 영역과의 pn접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수 있어 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, DRAM 메모리셀 영역의 트랜지스터는 깊은 p웰에 형성되고, 이 p웰 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된다.
또한, 논리 회로 영역에서는 웰이 얕게 형성되어 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있으므로, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 실현할 수 있어 다기능화에 유효하다.
또한, 일반적으로, 반도체 기판의 표면으로부터의 깊은 부분에 불순물 농도 피크를 갖는 웰에 형성되는 트랜지스터는 그 트랜지스터 특성의 열화를 억제하기 위해서 웰의 단부로부터 어느 정도의 거리를 두고 형성해야만 하지만, 이 실시예 2에 따른 반도체 장치에 따르면, n웰(331, 352)이 p웰(41, 43)과 각각 거리를 두고 형성되어 있기 때문에, 보다 한층 더 미세화를 도모할 수 있다.
다음으로 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법에 관해서 설명한다.
도 26∼도 27은 실시예 2에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도이다.
우선, 실시예 1과 마찬가지로 하여, 반도체 기판(1)의 표면에 분리 절연막(2) 및 실리콘 산화막(24)을 형성한 후, 트리플 웰 구조가 되는 영역 표면상에 개구를 갖는 포토레지스트 마스크(306)를 형성하고, 전면에 인 등의 n형의 불순물을 2∼10 MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(31, 321)을 형성한다. 도 26은 이 단계가 끝난 단계에서의 반도체 장치의 소자를 나타내는 단면도이다. 그 후, 포토레지스트 마스크(306)를 제거한다.
도 27에 있어서, 참조 부호 307은 포토레지스트 마스크이다. 도면을 참조하여, n웰(31, 321)이 각각 반도체 기판(1)과 접하는 영역, 즉, n웰(31, 321)의 단부 및 주변 영역의 n웰 형성 영역의 표면 상에 개구를 갖는 포토레지스트 마스크(307)를 형성하고, 전면에 인 등의 n형의 불순물을 500KeV∼3MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(331, 352, 36)을 형성한다. 도 27은 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다. 그 후, 포토레지스트 마스크(307)를 제거한다.
그리고, 실시예 1과 마찬가지로 하여, p웰(41 내지 44), n웰(33, 34, 351)을 형성한다. n웰(351)에 관해서는 n웰(33, 34)과 동일한 불순물 농도 분포를 갖고 제조 단계에 있어서도 동시에 형성된다. 이 후, 각각의 웰에 필요에 따라서 실시예 1과 마찬가지로 소자를 형성한다.
n웰(36)에 관해서는 n웰(33, 34, 351)을 형성할 때에 동시에 형성하여도 좋고, 그 경우에는 n웰(33, 34, 351)과 동일한 농도 분포를 갖는 n웰이 된다. 이와 같이 동일 단계에서 형성할 수 있는 경우에는 n웰(36)을 형성하기 위한 마스크와 그것을 이용한 이온 주입 단계를 삭감할 수 있다고 하는 효과를 발휘한다.
이 실시예 2에 도시한 반도체 장치의 제조 방법에 있어서는 n웰(321, 331, 351, 352)의 형성 방법이 실시예 1에 도시한 반도체 장치의 제조 방법과 다르고, 이 이외의 동일한 구조에 관해서는 실시예 1과 마찬가지로 하여 형성되어 있다. 그리고, 각 웰의 형성 순서나 배선 구조 등은 실시예 1과 마찬가지로 변경 가능하고, 이 실시예 2에 도시한 논리 회로 영역 또는 메모리셀 영역 중 어느 하나의 트리플 웰 구조를 실시예 1에 도시한 트리플 웰 구조로 치환하는 것도 가능하다.
이와 같이 하여, 도 21에 도시한 웰 구조를 갖는 반도체 장치가 형성된다.
이 실시예 2에 따른 반도체 장치의 제조 방법에 따르면, 반도체 집적 회로의 미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역의 웰의 깊이를 깊게 형성할 수 있기 때문에, 소스·드레인 영역과 반도체 기판(웰)과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수 있어 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, 메모리셀 영역의 트랜지스터가 형성된 p웰의 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된 반도체 장치의 제조 방법을 얻을 수 있다.
그리고, 논리 회로 영역에서는 웰을 얕게 형성할 수 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있기 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 갖는 반도체 장치를 간이한 단계에서 실현할 수 있어 다기능화에 유효하다.
또한, 논리 회로 영역과, 메모리셀 영역의 트리플 웰을 동시에 형성하고 있기 때문에, 마스크 매수 및 마스크 단계를 삭감할 수 있다.
그리고, 메모리셀 영역과 논리 회로 영역에서는 트리플 웰 구조의 n웰로 둘러싸인 p웰은 별도의 단계에서 형성되어 그 농도 분포를 다르게 할 수 있기 때문에, 특성이 다른 nMOS 트랜지스터를 형성할 수 있어 다기능화를 도모할 수 있다.
또한, 일반적으로, 반도체 기판의 표면으로부터의 깊은 부분에 불순물 농도 피크를 갖는 웰에 형성되는 트랜지스터는 그 트랜지스터 특성의 열화를 억제하기 위해서 웰의 단부로부터 어느 정도의 거리를 두고 형성해야만 한지만, 이 실시예 2에 따른 반도체 장치에 따르면, n웰(331, 352)을 p웰(41, 43)과 각각 거리를 두고 형성할 수 있기 때문에, 반도체 장치를 보다 한층 더 미세화할 수 있다.
실시예 3.
도 28에 있어서는, 예를 들면, 논리 회로와 메모리셀과 주변 회로가 형성된 반도체 장치를 나타내고 있다. n웰(33, 34, 351, 36)에는 각각의 용도에 따른 pMOS 트랜지스터가 형성되고(도시하지 않음), p웰(41 내지 44)에는 각각의 용도에 따른 nMOS 트랜지스터가 형성되지만(도시하지 않음), n웰(33, 351)에는 트랜지스터가 형성되지 않은 경우도 있고, n웰(33, 332)은 n웰(321 : 보텀 n웰)과 함께 p웰(41)을 둘러싸고, n웰(351, 311)은 n웰(31 : 보텀 n웰)과 함께 p웰(43)을 둘러싸 p웰(41, 43)을 다른 부분으로부터 전기적으로 분리하도록 배치된 트리플 웰 구조로 되어 있다.
도 29는 본 발명의 실시예 3에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 28에 도시한 N-N 단면에 있어서의 n웰[33(또는351), 332, 321] 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(33)(또는 351)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있고, n웰(332)은 인 등을 1×1016∼1×1018/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이에 위치하고 있다. 또한, n웰(321)은 인 등의 n형의 불순물을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있다.
도 30은 본 발명의 실시예 3에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 28에 도시한 O-O 단면에 있어서의 n웰(321, 332), p웰(41) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도 30을 참조하여, n웰(321)은 인 등의 n형의 불순물을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면에서 2∼2.5㎛ 정도의 깊이에 위치하고 있고, n웰(332)은 인 등을 1×1016∼1×1018/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이에 위치하고 있다. 또한, p웰(41)은 붕소 등을 1× 1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있다. 그리고 또한, 이 도면에 있어서는 채널 스토퍼층(도 28에는 도시하지 않음)의 불순물 농도 분포도나타내고 있고, 채널 스토퍼층은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.2∼0.5㎛ 정도의 깊이에 위치하고 있다.
도 31은 본 발명의 실시예 3에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 28에 도시한 P-P 단면에 있어서의 n웰(31), p웰(43) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도 31을 참조하여, n웰(31)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있고, p웰(43)은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이에 위치하고 있다. 또한, n웰(311)을 형성하기 위한 불순물이 p웰(43)에도 주입되어 p웰(43)의 불순물 농도 피크와 같은 정도의 깊이에 인 등의 불순물 농도 피크가 형성되어 있지만, 이 부분에서는 n형 불순물에 대하여 p형 불순물의 농도가 충분히 높기 때문에, 누설 전류를 발생할 우려는 없다.
이 실시예 3에 도시한 반도체 장치가 실시예 1에 도시한 반도체 장치와 다른 점은, 메모리셀 영역의 n웰(351)이 얕게 형성되어 n웰(31)간에서 기판 깊이 방향으로 불순물 농도가 얇게 되어 있는 부분에는 n웰(311)이 형성되어 불순물 농도를 보충하고 있는 점 및 논리 회로 영역의 n웰(보텀 n웰 : 321)이 깊게 형성되어 n웰(33)간에서 기판 깊이 방향으로 불순물 농도가 얇게 되어 있는 부분에는n웰(332)이 형성되어 불순물 농도를 보충하고 있는 점이고, 그 이외에 관해서는 실시예 1에 도시한 반도체 장치와 마찬가지의 구조이다. 그리고, 이 실시예 3에 도시한 논리 회로 영역 또는 메모리셀 영역 중 어느 하나의 트리플 웰 구조를 실시예 1 또는 2에 도시한 트리플 웰 구조로 치환하는 것도 가능하다.
이 실시예 3에 따른 반도체 장치에 따르면, 반도체 집적 회로의 미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역에서 캐패시터가 형성되어 있는 부분의 반도체 기판(웰)과 소스·드레인 영역과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수 있어 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, DRAM 메모리셀 영역의 트랜지스터는 깊은 p웰에 형성되고, 이 p웰 주변을 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된다.
또한, 논리 회로 영역에서는 웰이 얕게 형성되어 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있기 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 실현할 수 있어 다기능화에 유효하다.
다음으로 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법에 관해서 설명한다. 도 32를 참조하여, 우선, 실시예 1과 마찬가지로 하여, 반도체 기판(1)의 표면에 분리 절연막(2) 및 실리콘 산화막(24)을 형성한 후, 트리플 웰 구조가 되는 영역 표면 상에 개구를 갖는 포토레지스트 마스크(308)를 형성하고, 전면에 인 등의 n형의 불순물을 2∼10MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(31, 321)을 형성한다. 그리고 또한 전면에 인 등의 n형의 불순물을 500KeV∼3MeV, 1×1011∼1×1013/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(311, 332)을 형성한다. 도 32는 이 단계가 끝난 단계에서의 반도체 장치의 소자의 단면 구조를 나타내고 있다. 그 후, 포토레지스트 마스크(308)를 제거한다.
그리고, 실시예 1 및 실시예 2와 마찬가지로 하여, p웰(41 내지 44), n웰(33, 34, 351, 36)을 형성하고 나서, 실시예 1과 마찬가지로 소자를 형성한다.
n웰(36)에 관해서는 n웰(33, 34, 351)을 형성할 때에 동시에 형성하여도 좋고, 그 경우에는 n웰(33, 34, 351)과 동일한 농도 분포를 갖는 n웰로 된다. 이와 같이 동일 단계에서 형성할 수 있는 경우에는 n웰(36)을 형성하기 위한 마스크와 그것을 이용한 이온 주입 단계를 삭감할 수 있다고 하는 효과를 발휘한다.
이 실시예 3에 도시한 반도체 장치의 제조 방법에 있어서는, n웰(321, 332, 311)의 형성 방법이 실시예 1에 도시한 반도체 장치의 제조 방법과 다르고, 이 이외의 동일한 구조에 관해서는 실시예 1과 마찬가지로 하여 형성되어 있다. 그리고, 각 웰의 형성 순서나 배선 구조 등은 실시예 1과 마찬가지로 변경 가능하고, 이 실시예 3에 도시한 논리 회로 영역 또는 메모리셀 영역 중 어느 하나의 트리플 웰 구조를 실시예 1 또는 2에 도시한 트리플 웰 구조로 치환하는 것도 가능하다.
이와 같이 하여, 도 28에 도시한 웰 구조를 갖는 반도체 장치가 형성된다.
이 실시예 3에 따른 반도체 장치의 제조 방법에 따르면, 반도체 집적 회로의미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역의 웰의 깊이를 깊게 형성할 수 있기 때문에, 소스·드레인 영역과 반도체 기판(웰)과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수 있어 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, 메모리셀 영역의 트랜지스터가 형성된 p웰의 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된 반도체 장치의 제조 방법을 얻을 수 있다.
그리고, 논리 회로 영역에서는 웰을 얕게 형성할 수 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있기 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 갖는 반도체 장치를 간이한 단계에서 실현할 수 있어 다기능화에 유효하다.
그리고, 메모리셀 영역과 논리 회로 영역에서는 트리플 웰 구조의 n웰로 둘러싸인 p웰은 별도의 단계에서 형성되어 그 농도 분포를 다르게 할 수 있기 때문에, 특성이 다른 nMOS 트랜지스터를 형성할 수 있어 다기능화를 도모할 수 있다.
또한, 논리 회로 영역의 트리플 웰로 p웰의 저부에 형성되는 보텀 n웰과, 메모리셀 영역의 트리플 웰로 p웰의 측부에 형성되는 n웰을 동시에 형성하고 있을뿐만 아니라, n웰(332, 311)의 농도를 제어함으로써, 한장의 포토레지스트 마스크로 n웰(31, 321)과, n웰(311, 332)을 동시에 형성할 수 있기 때문에, 마스크 매수 및 마스크 단계를 삭감할 수 있다.
실시예 4.
도 33은 실시예 4에 따른 반도체 장치를 나타내는 단면도이다.
이 도 33에 있어서는, 예를 들면, 논리 회로와 메모리셀과 주변 회로가 형성된 반도체 장치를 나타내고 있다. n웰(33, 34, 351, 36)에는 각각의 용도에 따른 pMOS 트랜지스터가 형성되고(도시하지 않음), p웰(41 내지 44)에는 각각의 용도에 따른 nMOS 트랜지스터가 형성되지만(도시하지 않음), n웰(33, 351)에는 트랜지스터가 형성되지 않은 경우도 있다. p웰(43)은 n웰(312)의 불순물 농도가 반도체 기판(1)보다 고농도로 되어 있는 깊이까지 형성되어 있다. 또한, n웰(351)과 n웰(312)간 및 n웰(33)과 n웰(322)간에는 n웰에 포함되는 인 등의 불순물의 농도보다 반도체 기판(1)에 포함되는 붕소 등의 농도 쪽이 높고, p형 반도체로 되어 있는 영역이 존재하지만, 이 p형 반도체로 되어 있는 영역의 깊이 방향으로의 폭은 최대로도 0.2㎛ 정도로 작고, 또한, 불순물 농도도 낮기 때문에, n웰(33)과 n웰(322)은 전기적으로 접속하여 트리플 웰 구조로 되어 있다.
도 34는 본 발명의 실시예 4에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 33에 도시한 Q-Q 단면에 있어서의 n웰(33)[또는 n웰(351)], (322) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(33, 351)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있고, n웰(31, 321)은 인 등의 n형의 불순물을 1×1017∼1×1019/cma 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있다.
도 35는 본 발명의 실시예 4에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 33에 도시한 R-R 단면에 있어서의 n웰(312), p웰(43) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(312)은 인 등의 n형의 불순물을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있고, p웰(41)은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.5∼0.8㎛ 정도의 깊이에 위치하고 있다. 그리고 또한, 이 도면에 있어서는 채널 스토퍼층(도 33에는 도시하지 않음)의 불순물 농도 분포도 나타내고 있고, 채널 스토퍼층은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.2∼0.5㎛ 정도의 깊이에 위치하고 있다.
이 실시예 4에 도시한 반도체 장치가 실시예 2에 도시한 반도체 장치와 다른 점은, 실시예 2에 도시한 n웰(352)이 형성되어 있지 않은 점이고, 그 이외에 관해서는 실시예 2에 도시한 반도체 장치와 마찬가지의 구조이다. 그리고, 이 실시예 4에 도시한 논리 회로 영역 또는 메모리셀 영역 중 어느 것의 트리플 웰 구조를 실시예 1 내지 3 중 어느 하나에 도시한 트리플 웰 구조로 치환하는 것도 가능하다.
이 실시예 4에 따른 반도체 장치에 따르면, 반도체 집적 회로의 미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역에서 캐패시터가 형성되어 있는 부분의 반도체 기판(웰)과 소스·드레인 영역과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수 있어 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, DRAM 메모리셀 영역의 트랜지스터는 깊은 p웰에 형성되고, 이 p웰 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된다.
또한, 논리 회로 영역에서는 웰이 얕게 형성되어 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있기 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 실현할 수 있어 다기능화에 유효하다.
다음에, 본 발명의 실시예 4에 따른 반도체 장치의 제조 방법에 관해서 설명한다. 우선, 실시예 1과 마찬가지로 하여, 반도체 기판(1)의 표면으로 분리 절연막(2) 및 실리콘 산화막(24)을 형성한 후, 트리플 웰 구조가 되는 영역 표면 상에 개구를 갖는 포토레지스트 마스크를 형성하고, 전면에 인 등의 n형의 불순물을 2∼10MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(312, 322)을 형성한다. 그리고 또한, 실시예 2와 마찬가지로 하여, p웰(41 내지 44), n웰(33, 34, 351, 36)을 형성하고 나서 실시예 1과 마찬가지로 소자를 형성한다.
n웰(36)에 관해서는 n웰(33, 34, 351)을 형성할 때에 동시에 형성하여도 좋고, 그 경우에는 n웰(33, 34, 351)과 동일한 농도 분포를 갖는 n웰이 된다. 이와같이 동일 단계에서 형성할 수 있는 경우에는 n웰(36)을 형성하기 위한 마스크와 그것을 이용한 이온 주입 단계를 삭감할 수 있다고 하는 효과를 발휘한다.
이 실시예 4에 따른 반도체 장치의 제조 방법에 의하면, 반도체 집적 회로의 미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역의 웰의 깊이를 깊게 형성할 수 있기 때문에, 소스·드레인 영역과 반도체 기판(웰)과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수가 있어 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, 메모리셀 영역의 트랜지스터가 형성된 p웰의 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된 반도체 장치의 제조 방법을 얻을 수 있다.
그리고, 논리 회로 영역에서는 웰을 얕게 형성할 수 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있기 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 갖는 반도체 장치를 간이한 단계에서 실현할 수 있어, 다기능화에 유효하다.
또한, 논리 회로 영역의 트리플 웰에서 p웰의 저부에 형성되는 보텀 n웰과, 메모리셀 영역의 트리플 웰에서 p웰의 측부에 형성되는 n웰을 한번의 주입으로 동시에 형성하고 있기 때문에, 마스크 매수 및 마스크 단계를 삭감할 수 있다.
그리고, 메모리셀 영역과 논리 회로 영역에서는 트리플 웰 구조의 n웰로 둘러싸인 p웰은 별도의 단계에서 형성되어 그 농도 분포를 다르게 할 수 있기 때문에, 특성이 다른 nMOS 트랜지스터를 형성할 수 있어 다기능화를 도모할 수 있다.
실시예 5.
도 36은 실시예 5에 따른 반도체 장치를 나타내는 단면도이다.
이 도 36에 있어서는, 예를 들면, 논리 회로와 메모리셀과 주변 회로가 형성된 반도체 장치를 나타내고 있다. n웰(37)에는 각각의 용도에 따른 pMOS 트랜지스터가 형성되고(도시하지 않음), p웰(41 내지 44)에는 각각의 용도에 따른 nMOS 트랜지스터가 형성되지만(도시하지 않음), 트랜지스터가 형성되지 않고, 보텀 n웰(31)(또는 321)과 함께 p웰(41)(또는 43)과 반도체 기판(1)을 전기적으로 분리하기만 하는 것도 있다. 그리고, p웰(43)은 n웰(312)의 불순물 농도가 반도체 기판(1)보다 고농도로 되어 있는 깊이까지 형성되어 있다.
도 37은 본 발명의 실시예 5에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 36에 도시한 S-S 단면에 있어서의 n웰(31)[또는 n웰(321)], n웰(37) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(31, 321)은 인 등의 n형의 불순물을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있고, n웰(37)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.7∼1.2㎛ 정도의 깊이에 위치하고 있다.
도 38은 본 발명의 실시예 5에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 36에 도시한 T-T 단면에 있어서의 n웰(37) 및 반도체 기판(1)의 불순물 농도 분포를 나타내고 있다. 도면을 참조하여, n웰(37)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 0.7∼1.2㎛ 정도의 깊이에 위치하고 있다.
이 실시예 5에 도시한 반도체 장치가 실시예 2에 도시한 반도체 장치와 다른 점은 실시예 2에 도시한 n웰(352, 331)이 형성되어 있지 않고, p웰(41)보다 깊고 p웰(43)보다 얕은 부분에 불순물 농도 피크를 갖는 n웰(37)이 형성되어 있는 점이고, 그 이외에 관해서는 실시예 2에 도시한 반도체 장치와 마찬가지의 구조이다.
이 실시예 5에 따른 반도체 장치에 따르면, 반도체 집적 회로의 미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역에서 캐패시터가 형성되어 있는 부분의 반도체 기판(웰)과 소스·드레인 영역과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수 있어, 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, DRAM 메모리셀 영역의 트랜지스터는 깊은 p웰에 형성되고, 이 p웰 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된다.
또한, 논리 회로 영역에서는 p웰이 얕게 형성되어 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있기 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 실현할 수 있어 다기능화에 유효하다.
그리고, 메모리셀 트랜지스터가 형성되는 p웰보다 얕은 부분에서 또한 논리 회로 영역의 p웰보다 깊은 부분에 농도 피크를 갖는 n웰에 의해서, 누설 전류를 억제함과 함께 미세화된 반도체 장치를 얻을 수 있다.
다음으로 본 발명의 실시예 5에 따른 반도체 장치의 제조 방법에 관해서 설명한다. 도 39는 실시예 5에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도이다.
우선, 실시예 1과 마찬가지로 하여, 반도체 기판(1)의 표면에 분리 절연막(2) 및 실리콘 산화막(24)을 형성한 후, 실시예 2와 마찬가지로 하여 트리플 웰 구조가 되는 영역 표면 상에 개구를 갖는 포토레지스트 마스크를 형성하고, 전면에 인 등의 n형의 불순물을 2∼10MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(31, 321)을 형성한다.
이 후, 도 39에 도시한 바와 같이, 논리 회로 영역, 메모리셀 영역 및 주변 영역의 n웰 형성 영역 표면 상에 개구를 갖는 포토레지스트 마스크(307)를 형성하고, 전면에 인 등의 n형의 불순물을 300KeV∼2MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 n웰(37)을 형성한다. 도 39는 이 단계가 끝난 단계에서의 반도체 장치의 소자를 나타내는 단면도이다.
그리고 또한, 실시예 2와 마찬가지로 하여 p웰(41 내지 44) 및 소자를 형성하지만, p웰과 n웰의 형성 순서에 대해서는 어느 쪽이 먼저라도 괜찮다.
이 실시예 5에 따른 반도체 장치의 제조 방법에 따르면, 반도체 집적 회로의미세화에 따라 분리 폭이나 웰의 폭이 축소되어 웰의 깊이가 얕게 되더라도, 메모리셀 영역의 웰의 깊이를 깊게 형성할 수 있기 때문에, 소스·드레인 영역과 반도체 기판(웰)과의 pn 접합에서의 누설 전류의 증가 등의 소자 특성의 열화를 억제할 수가 있어 리프레시 특성이 향상된다고 하는 효과를 발휘한다.
또한, 메모리셀 영역의 트랜지스터가 형성된 p웰의 주변을 보텀 n웰이 둘러싸고 있기 때문에, 기판과는 독립적으로 전위를 설정할 수 있어 소프트 에러가 억제된 반도체 장치의 제조 방법을 얻을 수 있다.
그리고, 논리 회로 영역에서는 p웰을 얕게 형성할 수 있기 때문에, 회로가 미세화됨과 함께 트리플 웰은 전위를 독립적으로 설정할 수 있기 때문에, 여러 가지 기능을 갖는 트랜지스터가 형성된 논리 회로에 있어서도 각각에 요구되는 성능을 갖는 반도체 장치를 간이한 단계에서 실현할 수 있어, 다기능화에 유효하다.
또한, 논리 회로 영역의 트리플 웰에서 p웰의 저부에 형성되는 보텀 n웰과, 메모리셀 영역의 트리플 웰에서 p웰의 측부에 형성되는 n웰을 한번의 주입으로 동시에 형성하고 있기 때문에, 마스크 매수 및 마스크 단계를 삭감할 수 있다.
그리고, 메모리셀 영역과 논리 회로 영역에서는 트리플 웰 구조의 n웰로 둘러싸인 p웰은 별도의 단계에서 형성되어 그 농도 분포를 다르게 할 수 있기 때문에, 특성이 다른 nMOS 트랜지스터를 형성할 수 있어 다기능화를 도모할 수 있다.
그리고, 메모리셀 트랜지스터가 형성되는 p웰보다 얕은 부분에서 또한 논리 회로 영역의 p웰보다 깊은 부분에 농도 피크를 갖는 n웰을 형성하고 있기 때문에, 간단한 단계에서 누설 전류를 억제함과 함께 미세화된 반도체 장치를 얻을 수 있다.
실시예 6.
도 40은 실시예 6에 따른 반도체 장치를 나타내는 단면도이다.
도 40을 참조하여, 반도체 기판(111)은 붕소 등의 p형의 불순물을 1×1019/㎤ 정도 포함하고 있고, 그 표면에 에피택셜층(112)이 2.5∼8.0㎛ 정도의 막 두께로 형성되어 있다. n웰(37, 321), p웰(41 내지 44)이 에피택셜층(112)에 형성되어 있는 이외에는 실시예 5에 도시한 반도체 장치와 마찬가지의 구조를 갖고 있다.
도 41은 본 발명의 실시예 6에 따른 반도체 장치에 포함되는 불순물 농도의 분포를 나타내는 그래프이고, 도 40에 도시한 U-U 단면에 있어서의 n웰(31), p웰(43), 에피택셜층(112) 및 반도체 기판(111)의 불순물 농도 분포를 나타내고 있다. 도 41을 참조하여, n웰(31)은 인 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 2∼2.5㎛ 정도의 깊이에 위치하고 있고, p웰(43)은 붕소 등을 1×1017∼1×1019/㎤ 정도 포함하고, 그 불순물 농도 피크는 반도체 기판의 표면으로부터 1∼1.5㎛ 정도의 깊이에 위치하고 있다. 에피택셜층(112)의 막 두께는 될 수 있는 한 얇은 쪽이 바람직하지만, 에피택셜층(112)과 반도체 기판(111)의 경계 부분으로부터 n웰(31)의 불순물 농도 피크까지가 0.5㎛ 정도 이상은 떨어지도록 형성할 필요가 있다.
여기서는, 고농도의 반도체 기판(111) 상에 형성한 에피택셜층(112) 표면에 실시예 5에 도시한 반도체 장치를 형성한 경우에 관해서 설명을 행하고 있지만, 반도체 기판(111), 에피택셜층(112) 및 n웰(31)의 불순물 분포의 관계를 만족시키면, 실시예 1 내지 4에 도시한 반도체 장치를 형성하여도 마찬가지의 효과를 얻을 수 있다.
이 실시예 6에 따른 반도체 장치에 따르면, 반도체 기판의 농도가 높고 래치 업을 억제할 수 있기 때문에, 인접하는 pMOS와 nMOS 트랜지스터의 소스·드레인 영역간의 거리를 단축하는 수 있어 반도체 장치가 보다 한층 미세화된다고 하는 효과를 발휘한다.
또한, 에피택셜층 표면에 트랜지스터를 형성하고 있기 때문에, 게이트 절연막의 신뢰성도 향상한다.
다음으로 본 발명의 실시예 6에 따른 반도체 장치의 제조 방법에 관해서 설명한다.
도 42는 실시예 6에 따른 웰이나 소자가 형성되기 전의 에피택셜 웨이퍼[반도체 기판(111) 표면 상에 에피택셜층(112)이 형성된 것]의 불순물 농도 분포를 나타내는 그래프이다. 이 에피택셜층(112)의 표면에 실시예 5와 마찬가지로 하여 웰 및 소자를 형성함으로써 도 40에 도시한 반도체 장치가 완성되지만, 분리 절연막을 형성할 때 등의 여러 가지 열 처리에 의해서 반도체 기판(111) 중에 포함되는 불순물이 확산되기 때문에, 에피택셜 웨이퍼의 상태와 도 40에 도시한 반도체 장치에서는 반도체 기판(111)과 에피택셜층(112)에 포함되는 불순물의 분포는 다르다. 형성되는 소자에 의해서, 그 제조 단계에서 행해지는 열 처리도 다르고, 열 처리가 많이 걸리는 경우에는 반도체 기판(111) 중에 포함되는 불순물이 보다 많이 에피택셜층(112)에 확산되기 때문에, 열 처리에 따라서 에피택셜층(112)의 막 두께를 조절할 필요가 있다.
이 실시예 6에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판의 농도가 높고 래치 업을 억제할 수 있기 때문에, 인접하는 pMOS와 nMOS 트랜지스터의 소스·드레인 영역간의 거리를 단축할 수 있고, 보다 한층 미세화된 반도체 장치를 얻을 수 있다고 하는 효과를 발휘한다.
또한, 에피택셜층 표면에 트랜지스터를 형성하고 있기 때문에, 게이트 절연막의 신뢰성도 향상한다.
실시예 7.
도 43은 실시예 7에 따른 반도체 장치를 나타내는 단면도이다.
도 43에 있어서는, 예를 들면, 논리 회로와 메모리셀과 주변 회로가 형성된 반도체 장치를 나타내고 있고, 메모리셀 영역에 논리 회로 영역의 p웰(41, 42)과 동일 불순물 농도 분포를 갖는 p웰(431)이 형성되어 있다. 그리고, 메모리셀 영역 중이라도 메모리셀 트랜지스터는 p웰(43)에 형성되고, 그 이외의 트랜지스터는 p웰(431)에 형성된다. 이 이외의 구조에 관해서는 실시예 1과 마찬가지이다.
도 44는 본 발명의 실시예 7에 따른 반도체 장치의 상면도이고, 도 43에 도시한 단면도는 도 44 중의 V-V 단면에 있어서의 단면도이다. 도 44에 있어서, 파선 a로 둘러싸인 부분에는 p웰(41) 및 n웰(33)보다 깊은 부분에 n웰(32)이 형성되어 있고, 파선 b로 둘러싸인 부분에는 p웰(43, 431) 및 n웰(35)보다 깊은 부분에 n웰(31)이 형성되어 p웰(43, 431)은 반도체 기판(1)과 전기적으로 분리되어 있다.
여기서는, 실시예 1과 비교하여 설명을 행하고 있지만, 실시예 1 내지 6에 나타낸 반도체 장치를 형성하여도 마찬가지의 효과를 얻을 수 있다.
이 실시예 7에 따른 반도체 장치에 따르면, 메모리셀 트랜지스터 이외의 nMOS 트랜지스터가 메모리셀 영역에 형성되는 경우에는 충분한 깊이에 불순물 농도 피크를 갖는 p웰에 메모리셀 트랜지스터를 형성하고, 누설 전류의 억제를 도모하여 리프레시 특성을 향상시킴과 함께, 메모리셀 트랜지스터 이외의 트랜지스터가 형성되는 p웰은 그 불순물 농도 피크를 보다 얕게 형성함으로써, 웰 단부에 가까운 부분에도 트랜지스터를 형성할 수 있어 트랜지스터 특성의 열화를 억제하면서 보다 한층 미세화를 도모할 수 있다.
또한, 주변 회로 영역에 형성된 p웰(44)도 아울러, p웰(43) 이외의 p웰의 불순물 농도 분포를 전부 얕게 하면, 메모리셀 영역 이외일지라도 웰 단부에 가까운 부분에까지 트랜지스터를 형성할 수 있고, 트랜지스터 특성의 열화를 억제하면서 보다 한층 미세화를 도모할 수 있다.
다음으로 본 발명의 실시예 7에 따른 반도체 장치의 제조 방법에 관해서 설명한다.
도 45는 실시예 7에 따른 반도체 장치의 제조 방법의 일단계를 나타내는 단면도이다. 도 45에 있어서, 참조 부호 310은 포토레지스트 마스크이다.
우선, 실시예 1과 마찬가지로 하여, 반도체 기판(1)의 표면에 분리 절연막(2) 및 실리콘 산화막(24)을 형성한 후, n웰(31, 32, 35, 36)을 형성하고 나서 p웰(43, 44)을 형성한다.
이 후, 도 45에 도시한 바와 같이, 논리 회로 영역 및 주변 영역의 p웰 형성 영역 표면 상 및 메모리셀 영역의 메모리셀 트랜지스터 이외의 nMOS 트랜지스터가 형성되는 p웰 영역 표면 상에 개구를 갖는 포토레지스트 마스크(310)를 형성하고, 전면에 붕소 등의 p형의 불순물을 150KeV∼1MeV, 1×1012∼1×1014/㎠ 정도의 조건으로 고에너지를 주입하여 p웰(41, 42, 431)을 형성한다. 도 44는 이 단계가 끝난 단계에서의 반도체 장치의 소자를 나타내는 단면도이다. p웰(44)을 이 때에 동시에 형성하면, p웰(44)도 얕게 형성할 수 있어 미세화를 도모할 수 있다. 그 후, 포토레지스트 마스크(310)를 제거한다.
그리고 또한, 실시예 1과 마찬가지로 하여 소자를 형성하지만, p웰과 n웰의 형성 순서에 관해서는 어느 쪽이 먼저라도 괜찮다.
이 실시예 7에 도시한 반도체 장치의 제조 방법에 따르면, 메모리셀 트랜지스터 이외의 nMOS 트랜지스터가 메모리셀 영역에 형성되는 경우에는 그 트랜지스터를 형성하는 p웰을 논리 회로 영역의 p웰과 동시에 형성하고 있기 때문에, 간단한 단계에서 메모리셀 영역 내의 p웰의 불순물 농도 피크를 바꾸는 수 있어 누설 전류의 억제와 미세화를 동시에 실현할 수 있다.
실시예 8.
도 46은 실시예 8에 따른 반도체 장치를 나타내는 단면도이다.
도 46에 있어서는, 예를 들면, 논리 회로와 메모리셀과 주변 회로가 형성된 반도체 장치를 나타내고 있고, 메모리셀 영역 중이라도 메모리셀 트랜지스터는p웰(43)에 형성되고, 그 이외의 트랜지스터는 p웰(432)에 형성되어 있다. 그리고, p웰(432)은 논리 회로 영역의 p웰(41, 42)과 동일 불순물 농도 분포를 갖고, p웰(43, 44) 이외의 p웰이 전부 동일 불순물 농도 분포를 갖고 있다.
도 47은 본 발명의 실시예 8에 따른 반도체 장치의 상면도이고, 도 46에 도시한 단면도는 도 47 중의 W-W 단면에 있어서의 단면도이다. 도 47에 있어서는 설명을 위해, 분리 절연막(2)은 도시하고 있지 않다. 도 47을 참조하여, 파선 a로 둘러싸인 부분에는 p웰(41) 및 n웰(33)보다 깊은 부분에 n웰(33)이 형성되어 있고, 파선 b로 둘러싸인 부분에는 p웰(43) 및 n웰(35)보다 깊은 부분에 n웰(31)이 형성되어 p웰(41, 43)은 반도체 기판(1)과 전기적으로 분리되어 있다. p웰(432)은 p웰(43)을 둘러싸도록 배치되어 p웰(43)과 n웰(35)은 인접하지 않은 구조로 되어 있다. 이 이외의 구조에 관해서는 실시예 7과 마찬가지이다.
여기서는, 주변 회로 영역의 p웰(44)이 p웰(43)과 동일 불순물 분포를 갖는 경우를 나타내고 있지만, 논리 회로 영역의 p웰과 동일 불순물 분포를 갖고 있어도 좋다.
또한, 이 실시예 8에 있어서는 실시예 7과 비교하여 설명을 행하고 있지만, 이 p웰(432)을 실시예 1 내지 6에 적용하여도 마찬가지의 효과를 얻을 수 있다.
도 48은 실시예 8에 따른 반도체 장치를 설명하는 상면도이고, 도 44에 도시한 실시예 7에 따른 반도체 장치의 상면도의 분리 절연막(2)을 제외한 것이다. 실시예 7에 있어서는, 불순물 농도 분포가 다른 p웰(43, 432)은 각각에 다른 포토레지스트 마스크를 이용하여 이온 주입이 행해지기 때문에, 마스크 어긋남 등이 발생하면 p웰(43)과 p웰(432)과의 경계 부분에는 p형 불순물이 두번에 걸쳐 주입되게 되고, 경계 부분에서의 불순물 농도가 특히 높아지는 경우가 발생할 수 있다. 그것에 의하여, 도면 중 동그라미 표시 e의 부분은 n웰(35)에 포함되는 n형 불순물과의 고농도 pn 접합이 형성되게 되고, 누설 전류가 흘러 p웰(43)에 형성되는 메모리셀 트랜지스터의 특성이 열화된다고 하는 문제가 발생할 수 있다. 이것에 대하여, 이 실시예 8에 따른 반도체 장치에 따르면, 논리 회로 영역 등의 메모리셀 영역 이외의 p웰(41, 42)과 마찬가지의 불순물 농도 분포를 갖는 p웰(432)이 메모리셀 트랜지스터가 형성되는 p웰(43)을 둘러싸고 형성되어 있기 때문에, p웰(43, 432)의 이온 주입이 중첩되어 고농도가 된 부분과 n웰(35)이 직접 접하여 누설 전류를 발생할 우려가 없고, p웰(43)에 형성되는 메모리셀 트랜지스터의 특성이 향상한다.
다음으로 본 발명의 실시예 8에 따른 반도체 장치의 제조 방법에 관해서 설명한다.
이 실시예 8에 따른 반도체 장치는 p웰(41, 42)을 형성하기 위한 이온 주입을 할 때에, 도 47에 도시한 p웰(432) 영역에도 이온 주입을 행하는 이외에는 실시예 7에서 도시한 반도체 장치와 마찬가지로 형성할 수 있다.
이 실시예 8에 따른 반도체 장치의 제조 방법에 따르면, 논리 회로 영역 등의 메모리셀 영역 이외의 p웰(41, 42)과 마찬가지의 불순물 농도 분포를 갖는 p웰(432)에 의해서, 메모리셀 트랜지스터가 형성되는 p웰(43)이 둘러싸인 반도체 장치를 제조할 수 있기 때문에, p웰(43, 432)의 이온 주입이 중첩되어 고농도로 되어도 n웰(35)과 직접 접하여 누설 전류를 발생항 우려가 없고, p웰(43)에 형성되는메모리셀 트랜지스터의 특성이 향상된 반도체 장치를 얻을 수 있다.
도 49는 실시예 8에 따른 다른 반도체 장치를 나타내는 상면도이고, 이 도면에 있어서는 설명을 위해, 분리 산화막(2)의 도시를 생략하고 있다. 도 49에 도시한 바와 같이, 사선부 f에 p웰(432) 형성을 위한 불순물 주입과, p웰(43) 형성을 위한 불순물 주입이 함께 행해지도록 하여 사선부 f가 고농도가 되도록 하여도 좋다. p웰(43, 432)의 이온 주입이 중첩되지 않도록 행하면, 마스크 어긋남에 의해서 사선부 f 중 어느 하나의 부분에는 p형의 불순물이 주입되지 않고, 파선부 b의 부분에 주입되어 있는 n웰(31)의 n형 불순물과 p웰(43, 432)의 p형 불순물에 의해서 pnp 접합이 형성되는 경우가 발생할 수 있지만, 사선부 f의 존재에 의해서 pnp 접합이 형성될 우려가 없게 되고, p웰(43)에 형성되는 메모리셀 트랜지스터의 특성이 향상된다.
본 발명에 의해, 반도체 집적 회로가 미세화되더라도 메모리셀 영역에서의 리프레시 특성이 향상됨과 함께, 논리 회로 영역에서는 웰이 얕게 형성되어 회로가 미세화되고, 각각에 요구되는 성능을 실현할 수 있는 반도체 장치 및 그 제조 방법을 얻을 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    제1 도전형의 반도체층(1, 112)과,
    상기 반도체층의 주표면에 형성되어 제1 불순물 농도 피크를 포함하는 제2 도전형의 제1 불순물 영역(31, 312)과,
    상기 반도체층의 주표면의 상기 제1 불순물 영역이 형성된 평면 영역 내에 형성되어 상기 제1 불순물 농도 피크보다 얕은 부분에 제2 불순물 농도 피크를 포함하는 제1 도전형의 제2 불순물 영역(43)과,
    상기 반도체층의 주표면의 상기 제1 불순물 영역이 형성된 평면 영역 내에 상기 제2 불순물 영역을 둘러싸고 형성되어, 제1 불순물 농도 피크보다 얕은 부분에 제3 불순물 농도 피크를 포함하는 제2 도전형의 제3 불순물 영역(35, 351)과,
    상기 반도체층의 주표면의 상기 제1 불순물 영역과 떨어진 영역에 형성되어 제4 불순물 농도 피크를 포함하는 제2 도전형의 제4 불순물 영역(32, 321, 322)과,
    상기 반도체층의 주표면의 상기 제4 불순물 영역이 형성된 평면 영역 내에 형성되어, 상기 제2 및 상기 제4 불순물 농도 피크보다 얕은 부분에 제5 불순물 농도 피크를 포함하는 제1 도전형의 제5 불순물 영역(41)과,
    상기 반도체층의 주표면의 상기 제4 불순물 영역이 형성된 평면 영역 내에 상기 제5 불순물 영역을 둘러싸고 형성되어, 제4 불순물 농도 피크보다 얕은 부분에 제6 불순물 농도 피크를 포함하는 제2 도전형의 제6 불순물 영역(33)과,
    상기 제2 불순물 영역의 주표면에 형성된 제2 도전형의 제1 전계 효과 소자와,
    상기 제5 불순물 영역의 주표면에 형성된 제2 도전형의 제2 전계 효과 소자를 포함한 반도체 장치.
  2. 반도체 장치에 있어서,
    제1 도전형의 반도체층(1)과,
    상기 반도체층의 주표면에 형성되어 제1 불순물 농도 피크를 포함하는 제2 도전형의 제1 불순물 영역(31)과,
    상기 제1 불순물 영역이 형성된 상기 반도체층의 주표면에 상기 제1 불순물 영역 전체를 둘러싸도록 배치되어, 상기 제1 불순물 농도 피크보다 얕은 부분에 제2 불순물 농도 피크를 포함하는 제1 도전형의 제2 불순물 영역(43)과,
    상기 반도체층의 주표면의 상기 제1 불순물 영역과 상기 제2 불순물 영역에 삽입된 영역에서 상기 제2 불순물 영역을 둘러싸고 형성되어, 상기 제2 불순물 농도 피크보다 얕은 부분에 제3 불순물 농도 피크를 포함하는 제1 도전형의 제3 불순물 영역(432)과,
    상기 제2 불순물 영역의 주표면에 형성된 제2 도전형의 제1 전계 효과 소자를 포함한 반도체 장치.
  3. 반도체 장치의 제조 방법에 있어서,
    제1 도전형의 반도체층(1)의 주표면에 제1 불순물 농도 피크를 포함하는 제2 도전형의 제1 불순물 영역(31)을 형성하는 단계와,
    상기 반도체층의 주표면의 상기 제1 불순물 영역과 다른 영역에 제2 불순물 농도 피크를 포함하는 제2 도전형의 제2 불순물 영역(32)을 형성하는 단계와,
    상기 제1 불순물 영역이 형성된 상기 반도체층의 주표면에, 상기 제1 불순물 농도 피크보다 얕은 부분에서 제3 불순물 농도 피크를 포함하는 제1 도전형의 제3 불순물 영역(43)을 형성하는 단계와,
    상기 제2 불순물 영역이 형성된 상기 반도체층의 주표면에, 상기 제2 불순물 농도 피크보다 얕은 부분에서 제4 불순물 농도 피크를 포함하는 제1 도전형의 제4 불순물 영역(41)을 형성하는 단계와,
    상기 제1 불순물 영역이 형성된 상기 반도체층의 주표면에서 상기 제3 불순물 영역을 둘러싸고, 상기 제1 내지 제3 불순물 농도 피크보다 얕은 부분에서 제5 불순물 농도 피크를 포함하는 제2 도전형의 제5 불순물 영역(351)과, 상기 제2 불순물 영역이 형성된 상기 반도체층의 주표면에서 상기 제4 불순물 영역을 둘러싸고, 상기 제5 불순물 농도 피크를 포함하는 제2 도전형의 제6 불순물 영역(33)을 형성하는 단계와,
    상기 제3 불순물 영역의 주표면에 제2 도전형의 제1 소자를 형성하는 단계와,
    상기 제4 불순물 영역의 주표면에 제2 도전형의 제2 소자를 형성하는 단계를 포함한 반도체 장치의 제조 방법.
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