CN104969345B

CN104969345B - 具有用于防止逆向工程的特征的半导体器件

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Publication number: CN104969345B
Application number: CN201480004534.XA
Authority: CN
Inventors: 威廉·埃利·撒克; 罗伯特·弗朗西斯·滕采尔; 迈克尔·克林顿·霍克
Original assignee: Verisiti Inc
Current assignee: Verisiti Inc
Priority date: 2013-01-11
Filing date: 2014-01-03
Publication date: 2018-12-07
Anticipated expiration: 2034-01-03
Also published as: EA201591224A1; EP2943979A4; EP2943979A1; WO2014109961A1; MX2015008948A; CN104969345A; AP2015008585A0; MX348002B; CA2897082A1

Abstract

期望设计并且制造对抗现代逆向工程技术的电子芯片。公开了允许设计难以使用现代拆卸技术进行逆向工程的方法和器件。所公开的器件使用具有相同几何形状但具有不同电压电平的器件以形成不同逻辑器件。替代地，本公开使用具有不同的几何形状和相同的操作特性的器件。另外，公开了使用这些器件设计芯片的方法。

Description

具有用于防止逆向工程的特征的半导体器件

本申请要求2013年1月11日提交的美国专利申请No.13/739,401的优先权，该美国专利申请是2012年10月30日提交的美国专利申请No.13/663,921的部分连续案，是2011年7月29日提交的美国专利申请No.13/194,452的分案，要求2011年6月7日提交的美国临时专利申请序列号61/494,172的权益，其全部内容以引用方式并入本文中。

技术领域

期望设计一种难以进行逆向工程从而保护电路设计的电子芯片。已知的逆向工程技术包括用于拆卸芯片各层以暴露逻辑器件的方法。

背景技术

半导体拆卸技术通常涉及将器件层成像、去除器件层、将下一层成像、去除该层等等，直到实现半导体器件的完整表现。通常，使用光学或电子显微镜实现层成像。可通过使用诸如研磨或抛光的物理手段、通过蚀刻特定化合物的化学手段、通过使用激光器或聚焦离子束技术(FIB)，或者通过任何能够去除各层的其它已知方法，进行层去除。图1示出通过拆卸逆向工程技术成像的半导体层和区域中的一些。

一旦半导体器件拆卸完成并且收集到成像信息，就可使用扩散层(diffusion)、多晶硅、限定用于形成逻辑门的MOS器件的阱区、限定逻辑门如何互连的金属层，来重新构造半导体器件的逻辑功能。图2示出半导体层如何限定MOS器件。

美国专利No.7,711,964公开了一种保护逻辑配置数据的方法。逻辑器件的配置数据被加密并且使用硅密钥加密解密密钥。被加密的解密密钥和配置被传递到逻辑器件。硅密钥用于解密随后用于解密配置数据的解密密钥。这种方法带来的一个问题是，芯片没有受到保护而免于遭受如上所述的物理逆向工程。

许多其它密码学技术是已知的。但是，所有密码学技术易受到传统拆卸技术的攻击。

公开了一种用于设计对抗这些技术的半导体器件的方法。该半导体器件包括没有明确表征器件功能的物理几何形状。例如，设计其中两种或更多种类型的逻辑器件具有相同物理几何形状的半导体器件。当执行拆卸方法时，两个或更多个器件将表现出相同的物理几何形状，但是这两个或更多个器件具有不同的逻辑功能。这样防止有人执行逆向工程用观察器件几何形状的已知方法确定逻辑功能。

采用公开的方法和器件将迫使逆向工程采用更困难的技术。这些技术更耗时，成本更高，更有可能有误差。

发明内容

本发明的方法和器件提供难以使用已知技术进行逆向工程的半导体器件。

在一个方面，ROM电路包括：第一N沟道晶体管，其具有输出并且具有适于当P沟道电路连接到第一N沟道晶体管时将输出偏置成预定电平的器件几何形状和器件特性；传输晶体管，其连接在输出和数据总线之间，传输晶体管连接到字线，字线适于当字线被断言时导通传输晶体管；P沟道电路，其连接到数据总线并且适于当通过晶体管导通时提供泄漏电流以将第一N沟道晶体管中的栅极充电。

一种器件是包括第一器件和第二器件的电子元件。第一器件具有第一几何形状和第一特性并且第二器件具有第二几何形状和第二特性。所述第一几何形状和所述第二几何形状是相同的并且所述第二特性不同于所述第一特性。所述电子元件可包括另外的器件。这些器件可以是有源器件或者它们可以是硅化物多晶硅电阻器和非硅化物多晶硅电阻器。

第二器件是包括第一逻辑器件和第二逻辑器件的电子电路。第一逻辑器件和第二逻辑器件中的至少一个包括具有第一几何形状和第一特性的第一器件以及具有第二几何形状和第二特性的第二器件。所述第一几何形状和所述第二几何形状是相同的并且所述第二特性不同于所述第一特性。

提供了一种对抗逆向工程的制造半导体器件的方法。所述方法包括提供一个或多个隐形偏置发生器，所述隐形偏置发生器包括具有第一几何形状和第一特性的第一器件以及具有第二几何形状和第二特性的第二器件，其中，所述第一几何形状和所述第二几何形状是相同的并且所述第二特性不同于所述第一特性。提供多个逻辑器件并且在逻辑器件内随机分布一个或多个隐形偏置发生器。

提供了一种对抗逆向工程的设计半导体器件的方法。所述方法包括提供一个或多个隐形偏置发生器，所述隐形偏置发生器包括具有第一几何形状和第一偏置电压的第一器件以及具有第二几何形状和第二偏置电压的第二器件，其中，所述第一几何形状和所述第二几何形状是相同的并且所述第二偏置电压不同于所述第一偏置电压。所述方法还包括提供多个逻辑器件；在逻辑器件内随机分布一个或多个隐形偏置发生器。

提供了对抗逆向工程的制造半导体器件的另一种方法。所述方法包括：提供衬底；提供第一金属层，其中，电子器件的输出位于所述第一金属层上。所述方法还包括提供第二金属层，其中，电子器件的栅极位于第二金属层上，其中，第一金属层位于第二金属层下方并且必须去除第二金属层以测试输出的电平。

根据应该依照附图进行阅读的以下对实施例的详细描述，将更充分地理解本发明的这些和其它特征和目的。

在这点上，在详细说明本发明的至少一个实施例之前，要理解，本发明的应用不限于说明书中阐述或附图中示出的构造的细节和构件的布置。本发明能够具有其它实施例并且以各种方式实践和执行。另外，要理解，本文中采用的措辞和术语以及摘要是出于描述的目的，不应该被视为限制。

如此，本领域的技术人员将理解，作为本公开基础的构思可容易地用作设计用于执行本发明的许多目的的其它结构、方法和系统的基础。因此，重要的是，权利要求可视为包括这种等同构造，只要它们不脱离本发明的精神和范围。

附图说明

附图并入且形成本说明书的一部分、示出本发明的实施例，并与描述一起用于说明本发明的原理；

图1示出通过拆卸逆向工程技术成像的半导体层和区域；

图2示出半导体层如何限定MOS器件；

图3示出对抗传统逆向工程技术的电路；

图4示出使用电平移位器的电路构造；

图5示出使用电平移位器的第二构造；

图6示出没有比较器的电路构造；

图7示出没有比较器的第二电路构造；

图8示出具有六个有源器件的电路构造；

图9A示出使用公开技术的多路复用器；

图9B示出使用公开技术的多路复用器的第二实施例；

图10示出“NAND(与非)”逻辑功能的实现方式；

图11示出“NOR(或非)”逻辑功能的实现方式；

图12示出“INVERT(反相)”逻辑功能的实现方式；

图13示出“BUFFER(缓冲)”逻辑功能的实现方式；

图14示出“XOR(异或)”逻辑功能的实现方式；

图15示出“XNOR(异或非)”逻辑功能的实现方式；

图16A示出具有有源构件的IBG器件；

图16B示出具有有源构件的IBG器件的替代实现方式；

图17示出包括电阻器的电路；

图18示出具有有源器件的硅晶片的侧视图；

图19示出对抗芯片电子测试的硅晶片的另一个实施例；

图20A示出MOS半导体器件的横截面；

图20B示出半导体器件中的寄生电容和电阻；

图21示出利用寄生电容的IBG电路。

具体实施方式

包含逻辑功能的许多半导体工艺提供了将用于不同环境的不同类型的金属氧化物半导体(MOS)器件。例如，一个器件可只在较低电压下操作并且可被确定尺寸成具有最小几何形状。另一个器件可在较高电压下操作并且无法被确定尺寸成具有最小几何形状。使用这种类型的器件允许半导体器件接口到外部信号，相比于内部最小尺寸的器件，这些外部信号的电压较高。

之前示例中的那种类型的MOS器件通常受扩散材料的电特性控制。通过利用离子注入剂量和能量略微改变此材料的原子结构，改变这些特性。这个过程一般被描述为“掺杂”。无法通过传统的逆向工程拆卸技术检测电特性的这种略微变化。

为了提供对抗这些逆向工程技术的器件，已经开发出隐形偏置发生器(IBG)。IBG可被定义为具有至少两个内部器件的电子器件，其中，无法使用内部器件的物理几何形状确定IBG的操作特性。

IBG的一个示例是两个内部器件具有相同几何形状但以不同方式操作的器件。例如，第一器件可以是在第一电压电平下操作的晶体管并且第二器件是在不同电压电平下操作的晶体管。在另一个示例中，第一器件是硅化物电阻器而第二器件是非硅化物电阻器。在另一个示例中，导电墨水用于形成电子电路，并且在这些元件中的两个之间，墨水中导电材料的量是变化的。

IBG的另一个示例是其中两个内部器件具有不同几何形状而具有相同操作特性的器件。例如，第一器件可以是以第一特性操作的晶体管并且第二器件是以相同特性操作的更大晶体管。在另一个示例中，第一器件是硅化物电阻器而第二器件是非硅化物电阻器。在另一个示例中，导电墨水用于形成电子电路，并且在这些元件中的两个之间，墨水中导电材料的量是变化的。

IBG电路的另一个示例包括具有多种可能的几何形状和多种可能的操作特性的器件，在给定几何形状和操作特性之间不存在明显的相关性。

图3示出有效制止半导体器件拆卸技术的示例性IBG电路300。电路300包括第一IBG器件，第一IBG器件包括串联连接在电源(VCC)和地之间的P沟道器件301和N沟道器件303。第二IBG器件包括也串联连接在VCC和地之间的P沟道器件302和N沟道器件304。在本发明的一个方面，器件301至304可包括MOS晶体管。在优选实施例中，器件301至304也可表现出相同的器件几何形状。P沟道器件301、302上的栅极是浮置的，因为它们没有被提供输入信号(浮置栅极)并且被借助泄漏电流充电至大致VCC减去器件301和302的阈值电压得到的电压电平，阈值电压中的每个是独立的。N沟道器件303、304上的栅极也是浮置栅极并且被借助泄漏电流充电至大致为地加上器件303和304的阈值电压得到的电压电平。

各器件301至304可包括器件的源极和漏极之间的导通沟道。通过器件301至304的栅极的扩散(也被称为注入)区的掺杂水平，确定导通沟道的深度，进而确定P和N沟道器件结上的电压电平(在图3中被标记为VA和VB)。在本发明的一个方面，器件301至304形成有对于器件301至304中的至少一些而言掺杂水平(也被称为杂质水平)不同，同时保持相同的器件几何形状，从而导致器件结VA和VB具有不同的电压电平。比较器310检测VA和VB的电压电平并且基于这些电压偏置电平的差异，输出逻辑“1”和“0”。VA和VB可以是任何电压电平，因为比较器310的逻辑标准是基于这些电压的差异。在优选实施例中，图3的电路包含对于P和N沟道器件301至304而言相同的几何形状，从而造成器件301至304之间的掺杂电平差异以控制器件结VA和VB的电压电平的差异。例如，如果器件301和303被掺杂以形成低压MOS晶体管(例如，诸如2.5V)，并且如果器件302和304被不同地掺杂以形成高压MOS晶体管(例如，诸如3.3V)，则器件结VA处于比器件结VB高的电压，比较器的输出将是逻辑“1”。又如，如果器件301和304被掺杂以形成低压MOS晶体管，并且如果器件302和303被掺杂以形成高压MOS晶体管，则器件结VA处于比器件结VB低的电压，比较器的输出将是逻辑“0”。在进行逆向工程拆卸技术时，该电路的逻辑功能是隐形的，因为器件结VA和VB的操作电压是受掺杂水平控制的，并且不能通过传统技术确定这些掺杂水平。

对于提供诸如上述的高压器件和低压器件的不同类型MOS器件的半导体技术，IBG电路的优点在于，可用当前方法容易地构造IBG电路。另外，按照本发明的一个方面的IBG电路可用于通过变化高压器件和低压器件的数量，形成多个不同的逻辑单元。

图4示出根据本发明的一个方面的示例性电路420，示例性电路420包括IBG和产生逻辑“1”或高输出的电平移位器电路。电路420的IBG部分包括均具有浮置栅极输入的晶体管401、402、405和406。P沟道晶体管401与N沟道晶体管405串联连接于输出节点401A，P沟道晶体管402与N沟道晶体管406串联连接于输出节点402A。电路的IBG部分的各晶体管可以是P型或N型器件。另外，各晶体管可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作，而低压器件在2.5V下操作。在示例性实施例中，晶体管402是低压P型器件，晶体管401是高压P型器件，晶体管405是低压N型器件，晶体管406是高压N型器件，从而导致输出节点402A处的电压电平高于输出节点401A处的电压电平。例如，晶体管401和405可在输出节点401A处产生大约100mV的电压电平并且晶体管402和406可在输出节点402A处产生大约1.5V的电压电平。这些输出电平达不到VCC和地，这是由于晶体管401、402、405和406因被泄漏电流充电的其浮置栅极上的电荷而没有完全导通或截止。晶体管401、402、405和406被选择成确保输出节点401A和402A的电压电平为使得一个电压电平高于晶体管407和408的阈值电压而另一个电压电平低于晶体管407和408的阈值电压，如下所述。

由于晶体管401、402、405和406的栅极的电压电平，导致IBG电路的输出节点401A和402A的电压电平不足以与数字逻辑直接接口。为了与数字逻辑正确接口，来自输出节点401A和402A的信号被输入到包括晶体管403、404、407和408的电平移位电路。晶体管403和404可包括低压P型器件并且晶体管407和408可包括低压N型器件。与电平移位电路的N沟道晶体管408的栅极和IBG电路的输出节点402A连接的IBG电路的输出节点401A连接到电平移位电路的N沟道晶体管407的栅极。在示例性实施例中，N沟道晶体管可具有大约700mV的阈值电压。因此，输入到晶体管408的栅极的节点401A的100mV电压电平将使晶体管408“截止”并且输入到晶体管407的栅极的1.5V电压电平将使晶体管407“导通”。因此，晶体管403将“截止”并且晶体管404将“导通”，从而导致电平移位电路的输出是逻辑“1”或高(HI)。

图4还示出按照本发明的一个方面的示例性电路430，示例性电路430包括IBG和产生逻辑“0”或低输出的电平移位电路。电路420的IBG部分包括均具有浮置栅极输入的晶体管409、410、413和414。P沟道晶体管409与N沟道晶体管413串联连接于输出节点409A，P沟道晶体管410与N沟道晶体管414串联连接于输出节点410A。电路的IBG部分的各晶体管可以是P型或N型器件。另外，各晶体管可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作，而低压器件在2.5V下操作。在示例性实施例中，晶体管409是低压P型器件，晶体管410是高压P型器件，晶体管413是高压N型器件，晶体管414是低压N型器件，从而导致输出节点409A处的电压电平高于输出节点410A处的电压电平。例如，晶体管410和414可在输出节点410A处产生大约100mV的电压电平并且晶体管409和413可在输出节点409A处产生大约1.5V的电压电平。晶体管409、410、413和414被选择成确保输出节点409A和410A的电压电平为使得一个电压电平高于晶体管415和416的阈值电压而另一个电压电平低于晶体管415和416的阈值电压，如下所述。

由于晶体管409、410、413和414的栅极的电压电平，导致IBG电路的输出节点409A和410A的电压电平不足以与数字逻辑直接接口。为了与数字逻辑正确接口，来自输出节点409A和410A的信号被输入到包括晶体管411、412、415和416的电平移位电路。晶体管411和412可包括低压P型器件并且晶体管415和416可包括低压N型器件。IBG电路的输出节点409A连接到电平移位电路的N沟道晶体管416的栅极，并且IBG电路的输出节点410A连接到电平移位电路的N沟道晶体管415的栅极。在示例性实施例中，N沟道晶体管可具有大约700mV的阈值电压。因此，输入到晶体管416的栅极的节点409A的1.5V电压电平将使晶体管416“导通”并且输入到晶体管415的栅极的100mV电压电平将使晶体管415“导通”。因此，晶体管412将“截止”并且晶体管411将“导通”，从而导致电平移位电路的输出是逻辑“0”或低(LO)。

如上所述，电路420提供“高”电压输出而电路430提供“低”电压输出。电路420的IBG晶体管401、402、405和406的几何形状和大小可与电路430的IBG晶体管409、410、413和414的几何形状和大小相同。两个器件之间唯一可分辨的差异是高压晶体管和低压晶体管的掺杂水平。因为电路420的IBG晶体管的大小和几何形状可与电路430的IBG晶体管的大小和几何形状相同，所以不可使用传统逆向工程拆卸技术确定这两个器件之间的差异。

图5示出输出“高”或“低”输出的电平移位电路和IBG电路的第二示例。类似于图4中示出的实施例，存在16个晶体管器件(501至516)。晶体管中的每一个可以是P型或N型器件。另外，各器件可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作，而低压器件在2.5V下操作。在示例性实施例中，晶体管502、503、504、509、511和512是低压P型器件。晶体管501和510是高压P型器件。晶体管505、507、508、514、515和516是低压N型器件。晶体管506和513是高压N型器件。器件520提供“高”电压输出，而器件530提供“低”电压输出。器件520的IBG晶体管501、502、505和506的几何形状和大小可与器件530的IBG晶体管509、510、513和514的几何形状和大小相同。两个器件之间唯一可分辨的差异是高压晶体管和低压晶体管的掺杂水平。因为器件520的IBG晶体管的大小和几何形状与器件530的IBG晶体管的大小和几何形状相同，所以不可以使用传统逆向工程拆卸技术确定这两个器件之间的差异。

如果如图4或图5中描述地，半导体芯片包含IBG，则有人尝试使用拆卸技术进行逆向工程以确定布置在芯片上的IBG器件的功能是极其困难的，因为内部器件的几何形状是相同的。

图6和图7示出电路的输出的电压电平足以直接与芯片上的器件接口的IBG的示例。在图6中，器件601是诸如3.3V的高压P型器件，器件602是诸如2.5V的低压P型器件，器件603是低压N型器件并且604是高压N型器件。通过将器件601的栅极连接到器件602的栅极，这些器件共用泄漏电流，从而导致高压器件601完全截止并且低电压器件602完全导通。类似地，通过将器件603的栅极连接到器件604的栅极，这些器件共用泄漏电流，从而导致低压器件603完全导通并且器件604完全截止。输出节点601A将足以接近地，以用作逻辑“0”并且与另一个CMOS器件直接接口，并且输出节点602A将足以接近VCC，以用作逻辑“1”并且与另一个CMOS器件直接接口。

在图7中，器件701是诸如2.5V的低压P型器件，器件702是诸如2.5V的高压P型器件，器件704是低压N型器件并且703是高压N型器件。通过将器件701的栅极连接到器件702的栅极，这些器件共用泄漏电流，从而导致低压器件701完全导通并且高压器件702完全截止。类似地，通过将器件703的栅极连接到器件704的栅极，这些器件共用泄漏电流，从而导致高压器件703完全截止并且低压器件704完全导通。输出节点701A将足以接近VCC以，用作逻辑“1”并且与另一个CMOS器件直接接口，并且输出节点702A将足以接近地，以用作逻辑“0”并且与另一个CMOS器件直接接口。

IBG晶体管601、602、603和604的几何形状和大小可与IBG晶体管701、702、703和704的几何形状和大小相同。IBG晶体管601、602、603和604的几何形状和大小可彼此不同。IBG晶体管701、702、703和704的几何形状和大小可彼此不同。另外，栅极相连晶体管的栅极处的电压电平相等。两个器件之间唯一可分辨的差异是高压晶体管和低压晶体管的掺杂水平。因为图6的IBG晶体管的大小和几何形状可与图7的器件的IBG晶体管相同，所以不可以使用传统逆向工程拆卸技术确定这两个器件之间的差异。图6中示出的IBG具有与图7中示出的IBG相同的几何形状，唯一的差异是晶体管中的一些的掺杂水平。因此，如果使用图6中示出的IBG和图7中示出的IBG设计芯片，则确定因各设计造成的器件功能差异是非常困难的。

图6中示出的IBG可包括不同的构造。在一个示例中，器件601是低压P型器件，器件602是高压P型器件，器件603是低压N型器件并且604是高压N型器件。在另一个示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是高压N型器件并且604是高压N型器件。在另一个示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是低压N型器件并且604是低压N型器件。在另一个示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是低压N型器件并且604是高压N型器件。四器件IBG可能存在总共十六个构造。

图8示出IBG电路的另一个实施例。器件801、802、803被示出为P型器件并且可以是高压器件或低压器件的任何组合。器件804、805、806被示出为N型器件并且可以是高压器件或低压器件的任何组合。然而，示出的六个器件可以是P型器件和N型器件的任何组合。六器件IBG具有总共64个可能的构造。此外，IBG可包括任何数量的具有2种或“n”种组合的有源器件，其中，n是有源器件的数量。

图9A和图9B示出包括多路复用器的IBG电路。因为IBG电路可用于选择逻辑功能，所以方便与将两个输入中的一个有效引导到其输出的数字多路复用器相结合地实现这些电路。这些基于IBG的多路复用器仅仅基于IBG功能选择输入。在图9A中，晶体管901、902、905和906包括IBG电路并且晶体管903、904、907和908包括多路复用器。在图9B中，晶体管911、912、915和916包括IBG电路并且晶体管917、918、913和914包括多路复用器。在图9A中，器件901和906是3.3V器件，而器件902、903、904、905、907和908是2.5V器件。反相器910提供输入A的反相和输入B的反相。在图9B中，器件912和915是3.3V器件，而器件911、913、914、916、917和918是2.5V器件。反相器920提供输入A的反相和输入B的反相。基于IBG晶体管901、902、905和906的输出，图9A中示出的多路复用器选择B输入，而基于IBG晶体管911、912、915和916的输出，图9B中示出的多路复用器选择A输入。两个器件之间唯一可分辨的差异是高压晶体管和低压晶体管的掺杂水平。因为图9A的晶体管的大小和几何形状可与图9B的晶体管相同，所以不可以使用传统逆向工程拆卸技术确定这两个器件之间的差异。图9A中示出的IBG可具有与图9B中示出的IBG相同的几何形状，唯一的差异是晶体管中的一些的掺杂水平。因此，如果使用图9A中示出的电路和图9B中示出的电路设计芯片，则确定因各设计造成的器件功能差异是非常困难的。这些电路唯一的差异是3.3V和2.5V器件的构造。

图10代表“与非”逻辑功能的实现方式，图11示出“或非”逻辑功能的实现方式。在图10中，与非门1010和或非门1011的输出通向基于IBG的多路复用器1012，诸如图9A中示出的IBG电路多路复用器，其选择与非门1010的输出。在图11中，与非门1110和或非门1111的输出通向基于IBG的多路复用器1112，诸如图9B中示出的IBG电路多路复用器，其选择或非门1111的输出。在进行逆向工程期间，这两种实现方式看上去是一样的，因为这些构造之间的差异是IBG电路。在没有得知IBG电路的情况下，这些构造的逻辑功能是不明确的。

图12示出逻辑功能“反相”的实现方式，包括反相器1201和被实现为选择反相输入的基于IBG的多路复用器1202，诸如图9A中示出的IBG电路多路复用器。图13示出逻辑功能“缓冲”的实现方式，包括反相器1301和被实现为选择非反相输入的基于IBG的多路复用器1302，诸如图9B中示出的IBG电路多路复用器。图14示出逻辑功能“异或”的实现方式，包括异或门1401、反相器1403和被实现为选择门1401的输出的基于IBG的多路复用器1402，诸如图9A中示出的IBG电路多路复用器。图15示出逻辑功能“异或非”的实现方式，包括异或非门1501、反相器1503和被实现为选择反相器1503的输出的基于IBG的多路复用器1502，诸如图9B中示出的IBG电路多路复用器。如同之前的示例，对具有图12的“反相”和图13的“缓冲”二者的芯片进行逆向工程将难以执行，因为“反相”和“缓冲”将具有相同的外观。对具有图14的“异或”和图15的“异或非”二者的芯片进行逆向工程是困难的，因为“异或”和“异或非”具有相同的外观。如上所述，在没有得知基于IBG电路的多路复用器的逻辑操作情况下，每对实现方式都是不明确的。

抗逆向工程遏制的高电压/低电压方法的一个优点是，大部分工艺支持这个区分。许多实现方式被设计成使用低电压内部电压，因为随着特征的大小减小，内部电压减小。但是，芯片外部的许多器件以较高电压操作并且芯片必须能够与这些器件连接。因此，使用较高电压的器件仍然在被使用并且正在开发中。可以使用P器件和N器件之间的小掺杂变化来实现低电压装置和高电压装置之间的差异。

上述IBG器件包括使用掺杂水平来控制器件特性的有源器件。作为示例，已知在特定工艺中，2.5V和3.3V之前的掺杂浓度差异是大约8×E16原子/cm³。掺杂密度差异在1×E17以下的结构是IBG设计的候选结构。在图16中的是IBG的示例。

存在除了2.5V器件和3.3V器件外的将工作的器件的许多其它组合。例如，2.5V可与5V器件一起使用。1.8V器件、1.5V器件或1.2V可与3.3V器件一起使用。1.2V器件可与1.8V或2.5V器件一起使用。1.0V器件可与1.8V器件、2.5V器件或3.3V器件一起使用。0.85V器件可与1.8V器件、2.5V器件或3.3V器件一起使用。这个清单只是示例性的并且可使用可用相同物理几何形状制成的器件的任何组合。

之前的示例示出使用有源器件的IBG期间的可能实现方式中的一些。另一种实现IBG器件的方式是使用无源器件。可使用硅化物多晶硅电阻器和非硅化物多晶硅电阻器制成IBG。第一器件用于将第一偏置电压设定为有源偏置电压并且第二器件用于将第二偏置电压设定为有源偏置电压。硅化物多晶硅电阻器和非硅化物多晶硅电阻器之间的差异对于传统逆向工程技术而言将并不明显，因为电阻器具有相同的几何形状。图16A示出IBG器件的示例。图16B示出IBG器件的其它示例。

多晶硅具有相当高的电阻，大约几百μΩ-cm。多晶硅电阻器件遭受这个高电阻，因为随着器件尺寸缩小，多晶硅局部互连的电阻增大。这个增大的电阻造成功耗增大和较长的RC时间延迟。在多晶硅器件中添加硅化物，因为硅化物的添加使电阻减小并且使器件速度提高。可使用比多晶硅具有低得多电阻的任何硅化物。硅化钛(TiSi₂)和硅化钨(WSi₂)是公共使用的两种硅化物。

接下来，描述一种形成硅化物器件的方法。传统上，使用自对准硅化物工艺形成硅化钛。初始地，使用化学溶液清洁晶片表面，以去除污染物和颗粒。接下来，使用氩气在真空腔室中溅射晶片，以从晶片表面去除原生氧化物。接下来，溅射晶片表面的层，以在晶片表面上沉积钛层。这导致晶片具有在源极/漏极处和多晶硅栅极顶部上暴露的硅。接下来，通过使用热退火工艺，在多晶硅上形成硅化钛。例如，可在快速热工艺中执行退火，以在多晶硅顶部上和源极/漏极的表面上形成硅化钛。因为钛没有与二氧化硅反应，所以只在多晶硅直接接触钛的地方形成硅化物。接下来，通过使用湿蚀刻工艺去除未经处理的钛，以将未经处理的钛暴露于过氧化氢(H₂O₂)和硫酸(H₂SO₄)的混合物。最后，将晶片退火，以增大硅化钛的粒径。增大的粒径提高了晶片的导电性并且减小了晶片的接触电阻。

可在IBG器件中控制的另一种特性是阈值电压。可通过阈值调节注入控制MOS晶体管的阈值。使用离子注入工艺确保电子系统的电源电压可将IC芯片中的MOS晶体管导通和截止。阈值调节注入是低能量且低电流注入工艺。通常，在栅极氧化物生长之前，执行阈值调节注入。对于CMOS IC芯片，需要两个阈值调节注入工艺，一个针对p型，一个针对n型。

在IBG器件中，上述工艺可用于制造具有相同物理尺寸并且具有不同电阻的电阻器。相反地，该工艺可用于制造具有不同几何形状和相同电阻的电阻器。

图17示出用硅化物电阻器实现的IBG器件的示例。电压源VCC连接到具有电阻器1701、1702、1703、1704的电路。在所有电阻器都具有相同物理几何形状的情况下，可通过上述方法设定电阻器的电阻，使其具有两个不同的电阻水平。例如，电阻器1701和1704可以是非硅化物电阻器，而电阻器1702和1703是硅化物电阻器。在这个示例中，如果Va小于Vb，则器件的输出是逻辑“1”。如果Va大于或等于Vb，则器件的输出是逻辑“0”。

在另一个实施方式中，可使用导电墨水形成器件。导电墨水用于在各种衬底材料上印刷电路。导电墨水包含诸如粉末状或薄片状银材料的导电材料。

导电墨水可用于实现IBG电路，因为用于印刷电路的导电墨水的性质可有所变化，以形成具有不同性质的器件。例如，可使用具有一定量导电材料的导电墨水，印刷一些器件。那么，具有更多(或更少)导电材料的导电墨水用于印刷电路的另一部分。那么，电路可具有看上去近似并且以不同方式操作或者看上去不同并且一样操作的器件。

对IBG电路进行逆向工程的一种可能方法是物理地测量电路中的器件。可使用探针进行这个操作以测量电路产生的实际电压。为了阻挠这种逆向工程方法，IBG单元被遍布设计随机放置。这样使得更难以探测对该设计进行逆向工程所需的大量IBG电路。

在替代实施例中，所使用的类型的IBG电路是随机分布的。例如，使用IBG电路实现每第三个“与”门，而使用IBG电路实现每第四个“与非”门。随着IBG电路实现的器件的数量增加，对芯片进行逆向工程的难度增大。另外，随着IBG电路实现的逻辑器件的类型的数量增加，对芯片进行逆向工程的难度增大。

在另一个实施例中，可制成其中具有逻辑器件的逻辑块。在各逻辑块内，IBG被随机分布在逻辑块内。结果，各逻辑块内的不同类型的逻辑器件包括IBG器件。

在另一个实施例中，制成具有逻辑器件的逻辑块。设计者确定逻辑块的临界点并且使用IBG实现临界点。临界点是逻辑块内的必须得知功能或输出值以确定逻辑块功能的点。用IBG实现逻辑块内的临界点是有利的，因为这确保了IBG在防止逆向工程方面的效果最强。不能确定临界点的值一定会防止逆向工程人员确定逻辑块的正确功能。

例如，如果逻辑块是加法器(ADDER)，则取代输出中的数位(digit)可使得不可以确定加法器的功能。这是因为，尝试对芯片进行逆向工程从而监测逻辑块功能的人员将预料加法器的特定输出。当被取代的数位没有提供预期结果时，不确定逻辑块正用作加法器。

所公开系统和方法的另一个优点是可使用标准工具和技术设计该芯片。在下面的段落中描述设计芯片的方法。

设计者创造芯片和芯片内的逻辑块的整体设计。以诸如Verilog或VHDL的已知硬件设计语言创造设计。接着，设计被合成为标准逻辑，以将设计转换成优化的门级。可使用诸如Talus Design、Encounter RTL Designer和Design Complier的标准合成工具执行合成。该合成使用供应商提供的标准单元库将逻辑块映射到标准逻辑。接下来，使用布局布线工具形成设计的物理实现方式。这个步骤涉及创建平面布置图、电网、布局标准单元、实现时钟树并且布线单元和输入/输出引脚之间的连接。布局布线工具的一些示例是TalusVortex、Encounter Digital Implementation和IC Compiler。使用这个过程，存在使用IBG器件设计芯片的各种方式。一种方式是创建和表征一个或多个新标准单元库并且在该过程开始时使用一个或多个新标准单元。另一种方法是在布局布线步骤中布置IBG器件，无论是自动还是手动的。

设计芯片的另一种方法是设计者使用示意性输入工具创造设计。设计者用手创建包括基础逻辑门的电路。设计者可使用卡诺图(Karnaugh-map)优化逻辑功能。使用布局输入工具创建设计的物理实现方式。设计者绘出多边形来代表用硅实现的实际层。使用这种方法，设计者将IBG器件放置在任何所需位置。

因为以上器件导致难以使用传统拆卸技术进行逆向工程的设计，所以可实现另一种方法对芯片进行逆向工程。逆向工程的另一种已知方法是探测启用时的器件，以建立内部器件的操作值。为了执行这些方法，逆向工程必须去除晶片的一些层以暴露器件的输出接触件。使这种技术更难以进行的一种方式是如上所述随机布置逻辑器件。另一种技术是设计物理上对抗这些技术的芯片。

图18示出对抗芯片电子测试的硅晶片的层。晶片具有包括扩散层的基底层1801。氧化物层1802在扩散层1801的顶部上。多晶硅层1803位于氧化物层的顶部上，使金属层11804位于其上。在金属层11804中形成信号输出。金属层21805位于金属层11804的顶部上。在金属层21805中形成栅极连接。用这个布局，必须去除金属层21805的一部分，以探测位于金属层11804中的信号输出。去除金属层21805的一部分破坏了器件的栅极连接，进而使器件无效。因此，尝试探测器件的逆向工程人员将在进行逆向工程过程期间破坏器件的功能。

在上述技术中的一些中，使用器件的输出电压电平确定器件的操作。但是，可使用器件的任何其它操作特性。例如，可在IBG中使用器件的上升时间、消耗的电流或操作温度。另外，器件的不止一种物理特性可发生变化。例如，可控制几何形状和掺杂水平以实现IBG。

图19示出对抗芯片电子测试的硅晶片的另一个实施例。在这个实施例中，设置顶部金属层1901。多个浮置栅极连接到顶部金属层1901。连接可以是直接连接，或者栅极可通过许多金属层连接到顶部金属层1901。可在没有任何连接(浮置)的情况下施用顶部金属层1901。另外，可能期望的是保持固态顶层金属层1901和浮置栅极的顶层金属之间的间隙，以使用于正确IBG操作的电容最小。如同图18中示出的实施例，去除金属层1901的一部分破坏了器件的栅极连接，进而使器件无效。因此，尝试探测器件的逆向工程人员将在进行逆向工程过程期间破坏器件的功能。此外，如果顶部金属层1901被暴露于来自离子束源的能量，则“浮置”金属层吸引从离子束源发出的电荷。该累积的电荷将造成MOSFET的栅极击穿并且在浮置栅极器件的栅极、源极和漏极之间形成短路。这样增加了浮置栅极器件的电流消耗并且致使电路不可操作。被编辑通过安全防护物的单离子束可促使许多浮置栅极器件的MOSFET的栅极击穿。

所使用的另一种操作特性是形成在MOSFET电路内的寄生电容。图20A示出MOS半导体器件的横截面。该半导体器件具有顶部平面和底表面，并且使顶部电介质层、内部电介质层、底部电介质在其间。顶部电介质层和内部电介质层通常包含金属，而底部电介质层通常是衬底、扩散层、多晶硅或金属结构。

如图20B中所示，因为MOS制造工艺的物理导体-电介质-导体构造，电容器形成在围绕这些结构的垂直和水平维度中。这些电容器的值通常非常小并且被视为对于大部分设计是寄生的。另外，电路中的金属互连件具有通过制造工艺限定的电阻。通常，这些金属电阻是低值并且被视为对于大部分应用是寄生的。

利用浮置栅极的半导体器件对于这些寄生电容是敏感的。因为IBG器件是基于浮置栅极，所以可利用寄生电容确定电路的状态。图21示出IBG器件，诸如图6或图7中示出的IBG器件。在图21中，电阻器和电容器示出电路中存在的寄生电阻和电容。即使Q1、Q2、Q3和Q4具有相同的几何形状和掺杂密度，也可通过C1至C6、R1和R2的特定值确定电路输出。在这种情况下，仅仅通过寄生电容和电阻确定IBG单元产生的是“1”还是“0”。这样使得更加难以对IBG电路进行逆向工程。为了确定IBG器件的状态，逆向工程人员不得不对存在的掺杂水平以及寄生电容和电阻存在小差异做出解释。

尽管以上实施例描述了寄生电容和电阻，但浮置栅极器件对于其它寄生元件是敏感的。例如，可使用寄生电感改变IBG电路的操作。

根据详细的说明书，明白本发明的许多特征和优点。因此，随附的权利要求书旨在涵盖落入本发明的真实精神和范围内的本发明的所有这些特征和优点。另外，由于本领域的技术人员将容易想到众多修改形式和变形形式，因此不期望将本发明限于示出和描述的精确构造和操纵。因此，所有适当的修改形式和等同形式可被包括在本发明的范围内。

尽管已经参照具体实施例示出了本发明，但本领域的技术人员将清楚，可形成明确落入本发明的范围内的各种变化形式和修改形式。本发明旨在广义地在随附权利要求书的精神和范围内受到保护。

Claims

1.一种电子器件，包括：

基底层；

第一层，所述第一层至少部分地位于所述基底层上；

第二层，所述第二层至少部分地位于所述第一层上；

第一金属层，所述第一金属层至少部分地位于所述第二层上，其中，所述电子器件的一个或多个信号输出形成在所述第一金属层中；以及

第二金属层，所述第二金属层至少部分地位于所述第一金属层上，其中，所述第二金属层是浮置的，并且一个或多个栅极连接被连接到所述第二金属层，其中，将所述第二金属层暴露于离子束导致至少一个栅极故障。

2.根据权利要求1所述的电子器件，其中，将所述第二金属层暴露于离子束导致至少一个栅极击穿，并且在浮置栅极器件的栅极、源极和漏极之间产生至少一个短路。