CN105008134A - 具有防止逆向工程的特征的半导体器件 - Google Patents

具有防止逆向工程的特征的半导体器件 Download PDF

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Abstract

在一个方面，一种用于安装在成像设备中的成像墨盒的墨盒芯片包括：存储成像墨盒数据的存储器元件、用于与成像设备接口的I/O电路、以及用于控制墨盒芯片的操作并通信地连接到存储器元件和I/O电路的控制器，其中，存储器元件、I/O电路和控制器中的至少一个包括IBG电路。

Description

具有防止逆向工程的特征的半导体器件
本申请要求2013年3月15日提交的美国专利申请13/838,853的优先权，该美国专利申请是2013年1月11日提交的美国专利申请13/739,429的部分继续，该美国专利申请是2012年10月30日提交的美国专利申请13/663,921的部分继续，该美国专利申请又是2011年7月29日提交的美国专利申请13/194,452的部分继续，该美国专利申请要求2011年6月7日提交的美国临时申请61/494,172的优先权，上述申请都通过引用整体并入。
背景技术
想要设计难以被逆向工程的电子芯片从而保护电路设计。已知的逆向工程技术包括用于拆卸芯片的各层以暴露逻辑器件的方法。
半导体拆卸技术通常涉及对器件层成像、去除该层、对下一层成像、去除该层等等，直到实现半导体器件的完整表现。层成像通常是使用光学或电子显微镜来完成的。层去除可以通过使用物理手段，诸如研磨或抛光，通过化学手段对特定化合物刻蚀，通过使用激光器或聚焦离子束技术(FIB)，或者通过能够去除层的任何其他已知方法来完成。图1示出了由拆卸逆向工程技术而成像的半导体层和区域中的一些。
一旦完成了半导体器件拆卸且收集了成像信息，可以通过使用扩散层(diffusion)、多晶硅、和阱区来限定用于创建逻辑门的MOS器件，并且使用金属层来限定逻辑门怎样互连，从而重新构造器件的逻辑功能。图2示出了半导体层怎样限定MOS器件。
美国专利7,711,964公开了一种保护逻辑配置数据的方法。用于逻辑器件的配置数据被加密且使用硅密钥来加密解密密钥。加密的解密密钥和配置被传送到逻辑器件。硅密钥用于对解密密钥进行解密，而解密密钥随后用来对配置数据解密。该方法的一个问题在于，对于如上所述的物理逆向工程，芯片不受保护。
已知许多其他密码技术。但是，所有密码技术都易受到常规拆卸技术的攻击。
公开的是一种用于设计对抗这些技术的半导体器件的方法。该半导体器件包括物理几何形状，其并不清楚地表示器件的功能。例如，半导体器件被设计为具有相同物理几何形状的两个或更多类型的逻辑器件。当执行拆卸方法时，该两个或更多器件将呈现相同物理几何形状，但是，这两个或更多器件具有不同的逻辑功能。这防止了人为执行逆向工程以通过观察器件的几何形状的已知方法而确定逻辑功能。
利用所公开的方法和器件，将迫使逆向工程人员利用更困难的技术。这些技术更耗时间、更昂贵且更可能出错。
发明内容
本方法和设备提供了一种半导体器件，其难以使用已知技术进行逆向工程。
在一个方面中，用于与成像设备一起使用的成像墨盒(imagingcartridge)包括：外壳，其具有适于保存标记材料的标记材料库；以及墨盒芯片，其固定于外壳，包括存储成像墨盒数据的存储器元件、用于与成像设备接口的I/O电路、以及通信地连接到所述存储器元件和所述I/O电路的用于控制墨盒芯片的操作的控制器，其中，所述存储器元件、所述I/O电路和所述控制器中的至少一个包括用于IBG电路的装置。
在另一方面，一种用于与安装在成像设备中的成像墨盒一起使用的墨盒芯片包括：存储成像墨盒数据的存储器元件；用于与成像设备接口的I/O电路；以及用于控制墨盒芯片的操作并通信地连接到所述存储器元件和所述I/O电路的控制器，其中，所述存储器元件、所述I/O电路和所述控制器中的至少一个包括IBG电路。
在一个方面，ROM电路包括：第一N沟道晶体管，其具有输出且具有适于在P沟道电路连接到所述第一N沟道晶体管时，以预定电平偏置所述输出的器件几何形状和器件特性；传输晶体管(passtransistor)，其连接在所述输出和数据总线之间，所述传输晶体管连接到字线，所述字线适于当所述字线被断言时导通所述传输晶体管；以及所述P沟道电路，其连接到所述数据总线且适于提供泄漏电流以在传输晶体管被导通时对所述第一N沟道晶体管中的栅极充电。
一个器件是包括第一器件和第二器件的电子元件。第一器件具有第一几何形状和第一特性，第二器件具有第二几何形状和第二特性。第一几何形状和第二几何形状是相同的，并且第二特性不同于第一特性。电子元件可以包括额外的器件。器件可以是有源器件或者它们可以是硅化的多晶硅电阻器以及非硅化的多晶硅电阻器。
第二器件是包括第一逻辑器件和第二逻辑器件的电子电路。第一逻辑器件和第二逻辑器件中的至少一个包括具有第一几何形状和第一特性的第一器件以及具有第二几何形状和第二特性的第二器件。第一几何形状和第二几何形状相同，并且第二特性不同于第一特性。
提供了一种制造对抗逆向工程的半导体器件的方法。该方法包括提供一个或多个隐形偏置生成器，其具有第一器件和第二器件，第一器件具有第一几何形状和第一特性，第二器件具有第二几何形状和第二特性，其中，第一几何形状和第二几何形状相同，并且第二特性不同于第一特性。提供多个逻辑器件且一个或多个隐形偏置生成器随机分布在逻辑器件内。
提供了一种设计对抗逆向工程的半导体器件的方法。该方法包括提供一个或多个隐形偏置生成器，其具有第一器件和第二器件，第一器件具有第一几何形状和第一偏置电压，第二器件具有第二几何形状和第二偏置电压，其中，第一几何形状和第二几何形状相同，并且第二偏置电压不同于第一偏置电压。本方法还包括提供多个逻辑器件；以及在逻辑器件内随机分布一个或多个隐形偏置生成器。
提供了另一种制造对抗逆向工程的半导体器件的方法。该方法包括提供衬底，提供第一金属层，其中，用于电子器件的输出位于第一金属层上。该方法还包括提供第二金属层，其中，用于电子器件的栅极位于第二金属层上，并且为了测试输出的电平有必要去除第二金属层。
通过下面的应该根据附图来阅读的对实施例的详细描述，发明的这些和其他特征和目标将被理解得更加充分。
在此，在详细解释发明的至少一个实施例之前，应该理解，本发明不限于如描述中所阐述或在附图中图示的其对构造细节和对构件布置的应用。发明能够是其他实施例且能够以各种方式被实施和执行。而且，应该理解，这里以及摘要中所使用的短语和术语是用于描述的目的的并且不应该被视为限制。
因此，本领域技术人员将认识到，本公开内容所基于的概念可以易于用作用来设计用于执行本发明的若干用途的其他结构、方法和系统的基础。因此，重要的是，在没有背离本发明的精神和范围的前提下，权利要求被视为包括这样的等价构造。
附图说明
附图合并到说明书中并形成说明书的一部分，图示了本发明的实施例，并且与描述一起，用来解释发明的原理；
图1图示了由拆卸逆向工程技术成像的半导体层和区域；
图2图示了半导体层如何限定MOS器件；
图3图示了对抗常规逆向工程技术的电路；
图4图示了使用比较器的电路构造；
图5图示了使用比较器的第二构造；
图6图示了没有比较器的电路构造；
图7图示了没有比较器的第二电路构造；
图8图示了具有六个有源器件的电路构造；
图9A图示了使用所公开的技术的乘法器；
图9B图示了使用所公开的技术的乘法器的第二实施例；
图10示出“NAND(与非)”逻辑功能的实现方式；
图11示出“NOR(或非)”逻辑功能的实现方式；
图12示出“INVERT(反相)”逻辑功能的实现方式；
图13示出“BUFFER(缓冲)”逻辑功能的实现方式；
图14示出“XOR(异或)”逻辑功能的实现方式；
图15示出“XNOR(异或非)”逻辑功能的实现方式；
图16A图示了具有有源构件的IBG器件；
图16B图示了具有有源构件的IBG器件的替换实施例；
图17图示了包括电阻器的电路；
图18图示了具有有源器件的硅晶片的侧视图；
图19示出了根据本发明一个方面的2晶体管(2T)IBG ROM电路；
图20示出了根据本发明的2T IBG ROM的2x2阵列；
图21示出了根据本发明的2T架构ROM系统的功能框图；
图22示出了根据本发明的2T IBG ROM电路的替换实施例；
图23示出了根据本发明的一个方面的3晶体管(3T)IBG ROM位对电路；
图24示出了根据本发明的3T架构ROM系统的功能框图；
图25示出了包括根据本发明的至少一个IBG器件的成像墨盒芯片的框图；
图26示出了包括根据本发明的附接到成像墨盒的至少一个IBG器件的成像墨盒芯片的透视图；
图27示出了包括根据本发明的IBG器件的示例CMOS对的截面图；
图28示出了图27的示例CMOS对的顶平面图；
图29A和29B示出了根据本发明的IBG制作的截面图，其图示了晶体管源/漏区及相关联注入的互连；
图30和31图示了根据本发明，IBG位内容可以如何编程以改变示例基本逻辑块的逻辑功能的示例；
图32是看上去是场效应晶体管(FET)的半导体器件的平面图；
图32A、32B和32C是图32的半导体器件的截面图；以及
图33A和33B示出了现有技术器件；
图34描绘了根据本发明的IBG器件的假边缘(artifact edge)；以及
图35示出了根据本发明的实施例的IGB电路。
具体实施方式
包含逻辑功能的许多半导体工艺提供不同类型的金属氧化物半导体(MOS)器件用于不同环境。例如，一个器件可以仅在较低电压下操作且可以确定尺寸为最小几何形状。另一个器件可以在较高电压下操作且不能被确定尺寸为最小几何形状。与内部最小尺寸器件相比时，使用该类型的器件允许半导体器件与更高电压的外部信号接口。
前面示例中的那种类型的MOS器件通常受到扩散材料的电特性的控制。通过使用离子注入剂量和能量来轻微更改该材料的原子结构，这些特性可以变化。该工艺通常被描述为“掺杂”。电属性的这个轻微变化不能由常规逆向工程拆卸技术所检测到。
为了提供对抗这些逆向工程技术的器件，开发了隐形偏置生成器(IBG)。IBG可以被定义为具有至少两个内部器件的电子器件，其中，内部器件的物理几何形状不能用于确定IBG的操作特性。
IBG的一个示例是两个内部器件都具有相同几何形状但不同操作的器件。例如，第一器件可以是在第一电压电平下操作的晶体管而第二器件是在不同电压电平下操作的晶体管。在另一示例中，第一器件是硅化物电阻器而第二器件是非硅化物电阻器。在另一示例中，使用导电墨水来创建电子电路且墨水中导电材料的量在两个元件之间变化。
IBG的另一示例是两个内部器件具有不同的几何形状但具有相同的操作特性的器件。例如，第一器件可以是以第一特性操作的晶体管而第二器件是以相同特性操作的更大的晶体管。在另一示例中，第一器件是硅化物电阻器而第二器件是非硅化物电阻器。在另一示例中，使用导电墨水来创建电子电路且墨水中导电材料的量在两个元件之间变化。
IBG电路的另一示例包括具有多个可能几何形状和多个可能操作特性且在给定几何形状和操作特性之间不存在明显相关性的器件。
图3图示了示例IBG电路300，其提供对半导体器件拆卸技术的有效遏制。电路300包括第一IBG器件，其包括串联连接在电源(VCC)和地之间的P沟道器件301和N沟道器件303。第二IBG器件包括也串联连接在VCC和地之间的P沟道器件302和N沟道器件304。在本发明的一个方面中，器件301-304可以包括MOS晶体管。在优选实施例中，器件301-304还可以展现相同的器件几何形状。P沟道器件301、302上的栅极是浮置的，因为它们未被提供输入信号(浮置栅极)，且通过泄漏电流充电到接近VCC减去器件301和302的阈值电压的电压电平，阈值电压中的每一个都是独立的。N沟道器件303、304上的栅极也是浮置栅极且通过泄漏电流充电到接近为地加上器件303和304的阈值电压的电压电平。
每个器件301-304可以包括在器件的源极和漏极之间的导电沟道。导电沟道的深度是通过器件301-304的栅极的扩散(也称为注入)区的掺杂水平来确定的，这继而确定P和N沟道器件结上的电压电平，在图3中标为VA和VB。在本发明的一个方面，器件301-304形成为器件301-304中至少一些之间的掺杂水平(也称为杂质水平)不同，同时保持相同器件几何形状，这样导致器件结VA和VB具有不同电压电平。比较器310检测VA和VB的电压电平，并且基于这些电压偏置电平的差异，输出逻辑“1”或“0”。VA和VB可以是任何电压电平，而比较器310的逻辑标准基于这些电压的差异。在优选实施例中，图3的电路包含对P和N沟道器件301-304的相同几何形状，因此导致在器件301-304之间的掺杂水平不同，以控制器件结VA和VB的电压电平的差异。例如，如果器件301和303都被掺杂以形成低压MOS晶体管(诸如2.5V)且如果器件302和304被不同掺杂以形成高压MOS晶体管(诸如3.3V)，则比较器的输出将是逻辑“1”。作为另一示例，如果器件301和304被掺杂以形成低压MOS晶体管，且如果器件302和303被掺杂以形成高压MOS晶体管，则器件结VA处于比器件结VB更低的电压，且比较器的输出将为逻辑“0”。该电路的逻辑功能对于逆向工程拆卸技术是不可见的，因为器件结VA和VB的操作电压受到掺杂水平的控制且这些掺杂水平不能由常规技术来确定。
对于提供诸如上述高压器件和低压器件的不同类型MOS器件的半导体技术，IBG电路的优点在于其能够容易地通过当前方法来构建。而且，根据本发明的一个方面的IBG电路可以用来通过改变高压器件和低压器件的数量而创建多个不同的逻辑单元。
图4示出了根据本发明的一个方面的示例电路420，包括IBG和产生逻辑“1”或高输出的电平移位器电路。电路420的IBG部分包括晶体管401、402、405和406，其每个具有浮置栅极输入。P沟道晶体管401与N沟道晶体管405在输出节点401A串联连接，P沟道晶体管402与N沟道晶体管406在输出节点402A串联连接。电路的IBG部分的每个晶体管可以是P型或N型器件。而且每个晶体管可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作而低压器件在2.5V下操作。在示例实施例中，晶体管402是低压P型器件，晶体管401是高压P型器件，晶体管405是低压N型器件，晶体管406是高压N型器件，导致输出节点402A处的电压电平高于输出节点401A处的电压电平。例如，晶体管401和405可以在输出节点401A产生大约100mV的电压电平，而晶体管402和406可以在输出节点402A产生大约1.5V的电压电平。这些输出电平达不到VCC和地，因为晶体管401、402、405和406因通过泄漏电流充电的其浮置栅极上的电荷而没有完全导通或截止。晶体管401、402、405和406被选择以确保输出节点401A和402A的电压电平为一个电压电平高于晶体管407和408的阈值电压而另一个电压电平低于晶体管407和408的阈值电压，如下所述。
由于晶体管401、402、405和406的栅极的电压电平，IBG电路的输出节点401A和402A的电压电平不足以直接与数字逻辑接口。为了正确与数字逻辑接口，来自输出节点401A和402A的信号输入到电平移位器电路，其包括晶体管403、404、407和408。晶体管403和404可以包括低压P型器件而晶体管407和408可以包括低压N型器件。IBG电路的输出节点401A连接到电平移位器电路的N沟道晶体管408的栅极，IBG电路的输出节点402A连接到电平移位器电路的N沟道晶体管407的栅极。在示例实施例中，N沟道晶体管可以具有大约700mV的阈值电压。因此，输入到晶体管408的栅极的节点401A的100mV的电压电平将使得晶体管408“截止”而输入到晶体管407的1.5V的电压电平将使得晶体管407“导通”。因此，晶体管403将被“截止”而晶体管404将被“导通”，导致电平移位器电路的输出为逻辑“1”或高(HI)。
图4还示出了示例电路430，包括IBG和产生逻辑“0”或低输出的电平移位器电路。电路430的IBG部分包括晶体管409、410、413和414，其每个具有浮置栅极输入。P沟道晶体管409与N沟道晶体管413在输出节点409A串联连接，P沟道晶体管410与N沟道晶体管414在输出节点410A串联连接。电路的IBG部分的每个晶体管可以是P型或N型器件。而且每个晶体管可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作而低压器件在2.5V下操作。在示例实施例中，晶体管409是低压P型器件，晶体管410是高压P型器件，晶体管413是高压N型器件，晶体管414是低压N型器件，导致输出节点409A处的电压电平高于输出节点410A处的电压电平。例如，晶体管410和414可以在输出节点410A产生大约100mV的电压电平，而晶体管409和413可以在输出节点409A产生大约1.5V的电压电平。晶体管409、410、413和414被选择以确保输出节点409A和410A的电压电平为一个电压电平高于晶体管415和416的阈值电压而另一个电压电平低于晶体管415和416的阈值电压，如下所述。
由于晶体管409、410、413和414的栅极的电压电平，IBG电路的输出节点409A和410A的电压电平不足以直接与数字逻辑接口。为了正确与数字逻辑接口，来自输出节点409A和410A的信号输入到电平移位器电路，其包括晶体管411、412、415和416。晶体管411和412可以包括低压P型器件而晶体管415和416可以包括低压N型器件。IBG电路的输出节点409A连接到电平移位器电路的N沟道晶体管416的栅极，IBG电路的输出节点410A连接到电平移位器电路的N沟道晶体管415的栅极。在示例实施例中，N沟道晶体管可以具有大约700mV的阈值电压。因此，输入到晶体管416的栅极的节点409A的1.5V的电压电平将使得晶体管416“导通”而输入到晶体管415的100mV的电压电平将使得晶体管415“导通”。因此，晶体管412将被“截止”而晶体管411将被“导通”，导致电平移位器电路的输出为逻辑“0”或低(LO)。
如上所述，电路420给出“高”电压输出而电路430给出“低”电压输出。电路420的IBG晶体管401、402、405和406的几何形状和尺寸可能与电路430的IBG晶体管409、410、413和414的几何形状和尺寸相同。这两个器件之间的唯一可识别的不同是在高压晶体管和低压晶体管之间的掺杂水平。因为器件420的IBG晶体管的尺寸和几何形状可能与器件430的IBG晶体管相同，不可能使用常规逆向工程拆卸技术来确定这两个器件之间的不同。
图5图示了输出“高”或“低”输出的电平移位器电路和IBG电路的第二示例。类似于图4中所示的实施例，有16个晶体管器件(501到516)。每个晶体管可以是P型或N型器件。而且每个器件可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作而低压器件在2.5V下操作。在示例实施例中，晶体管502、503、504、509、511和512是低压P型器件。晶体管501和510是高压P型器件。晶体管505、507、508、514、515和516是低压N型器件。晶体管506和513是高压N型器件。器件520给出“高”电压输出而器件530给出“低”电压输出。器件520的IBG晶体管501、502、505和506的几何形状和尺寸可能与器件530的IBG晶体管509、510、513和514的几何形状和尺寸相同。这两个器件之间的唯一可识别的不同是在高压晶体管和低压晶体管之间的掺杂水平。因为器件520的IBG晶体管的尺寸和几何形状可能与器件530的IBG晶体管相同，不可能使用常规逆向工程拆卸技术来确定这两个器件之间的不同。
如果半导体芯片包含如图4或图5中所述的IBG，对于试图使用拆卸技术而对芯片进行逆向工程以确定芯片上所放置的IBG的功能的人来说将会极端困难，因为内部器件的几何形状是相同的。
图6和图7图示了IBG的示例，其中，电路的输出的电压电平足以直接与芯片上的器件接口。在图6中，器件601是高压P型器件，诸如3.3V，器件602是低压P型器件，诸如2.5V，器件603是低压N型器件且604是高压N型器件。通过将器件601的栅极连接到器件602的栅极，这些器件共享泄漏电流，导致高压器件601被完全截止且低压器件602被完全导通。类似地，通过将器件603的栅极连接到器件604的栅极，这些器件共享泄漏电流，导致低压器件603被完全导通且器件604被完全截止。输出节点601A将充分接近地，以充当逻辑“0”且直接与其他CMOS器件接口，而输出节点602A将充分接近VCC，以充当逻辑“1”且直接与其他CMOS器件接口。
在图7中，器件701是低压P型器件，诸如2.5V，器件702是高压P型器件，诸如3.3V，器件704是低压N型器件且703是高压N型器件。通过将器件701的栅极连接到器件702的栅极，这些器件共享泄漏电流，导致低压器件701被完全导通且高压器件702被完全截止。类似地，通过将器件703的栅极连接到器件704的栅极，这些器件共享泄漏电流，导致高压器件703被完全截止且低压器件704被完全导通。输出节点701A将充分接近VCC，以充当逻辑“1”且直接与其他CMOS器件接口，而输出节点702A将充分接近地，以充当逻辑“0”且直接与其他CMOS器件接口。
IBG晶体管601、602、603和604的几何形状和尺寸可能与IBG晶体管701、702、703和704的几何形状和尺寸相同。IBG晶体管601、602、603和604的几何形状和尺寸可能彼此不同。IBG晶体管701、702、703和704的几何形状和尺寸可能彼此不同。此外，栅极连接的晶体管的栅极处的电压电平是相等的。这两个器件之间的唯一可识别的不同是高压晶体管和低压晶体管之间的掺杂水平。因为图6的IBG晶体管的尺寸和几何形状可能与图7的器件的IBG晶体管相同，不可能使用常规逆向工程拆卸技术来确定这两个器件之间的不同。图6中所示的IBG具有与图7中所示的IBG相同的几何形状，唯一的不同在于一些晶体管的掺杂水平。
因此，如果使用图6中所图示的IBG和图7中所图示的IBG来设计芯片，就非常难以确定每个设计所制成的器件的功能上的不同。
图6中所示的IBG可以包括不同的构造。在一个示例中，器件601是低压P型器件，器件602是高压P型器件，器件603是低压N型器件而604是高压N型器件。在另一示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是高压N型器件而604是高压N型器件。在另一示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是低压N型器件而604是低压N型器件。在另一示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是低压N型器件而604是高压N型器件。总共有十六个构造可用于四器件IBG。
图8图示了IBG电路的另一实施例。器件801、802、803被示为P型器件且可以是高压或低压器件的任意组合。器件804、805、806被示为N型器件且可以是高压或低压器件的任意组合。但是，示出的六个器件可以是P型和N型器件的任意组合。六器件IBG具有总共64种可能的构造。而且，IBG可以由任意数量的具有2到“n”个组合的有源器件组成，其中n是有源器件的数目。
图9A和图9B图示了包括乘法器的IBG电路。因为IBG电路可以被用来选择逻辑功能，便于结合有效引导两个输入之一到其输出的数字乘法器来实现这些电路。这些基于IBG的乘法器仅仅基于IBG功能选择输入。在图9A中，晶体管901、902、905和906包括IBG电路且晶体管903、904、907和908包括乘法器。在图9B中，晶体管911、912、915和916包括IBG电路且晶体管917、918、913和914包括乘法器。在图9A中，器件901和906是3.3V器件而器件902、903、904、905、907和908是2.5V器件。反相器910提供输入A的反相和输入B的反相。在图9B中，器件912和915是3.3V器件而器件911、913、914、916、917和918是2.5V器件。反相器920提供输入A的反相和输入B的反相。基于IBG晶体管901、902、905和906的输出，图9A中所示的乘法器选择B输入而图9B中所示的乘法器基于IBG晶体管911、912、915和916的输出而选择A输入。两个器件之间的唯一可识别不同是高压晶体管和低压晶体管之间的掺杂水平。因为图9A的晶体管的尺寸和几何形状可以与图9B的晶体管相同，不可能使用常规逆向工程拆卸技术来确定这两个器件之间的不同。图9A中所示的IBG可以具有与图9B中所示的IBG相同的几何形状，唯一区别在于一些晶体管的掺杂水平。因此，如果使用图9A中所图示的电路和图9B中所图示的电路来设计芯片，非常难以确定每个设计所制成的器件的功能上的差别。这些电路之间的唯一的不同是3.3V和2.5V器件的构造。
图10表示“与非”逻辑功能的实现而图11图示“或非”逻辑功能的实现。在图10中，与非门1010和或非门1011输出到基于IBG的乘法器1012，诸如图9A中所示的IBG电路乘法器，其选择与非门1010的输出。在图11中，与非门1110和或非门1111输出到基于IBG的乘法器1112，诸如图9B中所示的IBG电路乘法器，其选择或非门1111的输出。这两个实现在逆向工程期间看上去相同，因为这些构造之间的差别是IBG电路。没有IBG电路的知识，这些构造的逻辑功能就是不确定的。
图12图示了逻辑功能“反相”的实现，其包括反相器1201和被实现为选择反相输入的、基于IBG的乘法器1202，诸如图9A中所示的IBG电路乘法器。图13图示了逻辑功能“缓冲”的实现，其包括反相器1301和实现为选择非反相输入的、基于IBG的乘法器1302，诸如图9B中所示的IBG电路乘法器。图14图示了逻辑功能“异或”的实现，包括异或门1401、反相器1403和实现为选择门1401的输出的、基于IBG的乘法器1402，诸如图9A中所示的IBG电路乘法器。图15图示了逻辑功能“异或非”的实现，包括异或非门1501、反相器1503和实现为选择反相器1503的输出的、基于IBG的乘法器1502，诸如图9B中所示的IBG电路乘法器。如之前示例一样，对具有图12的“反相”和图13的“缓冲”二者的芯片进行逆向工程将难以执行，因为“反相”和“缓冲”将具有相同外观。对具有图14的“异或”和图15的“异或非”二者的芯片进行逆向工程很难，因为“异或”和“异或非”具有相同的外观。如上所述，在不知道基于IBG电路的乘法器的逻辑操作的情况下，每对实现都是不确定的。
抗逆向工程遏制的高电压/低电压方法的一个优点在于大多数工艺支持这个区别。许多实现被设计为使用低内部电压，因为随着特征尺寸降低内部电压也降低。但是，许多器件在芯片之外操作于更高电压而芯片必须能够与这些器件接口。因此，使用更高电压的器件仍旧被使用且被发展。有可能使用P和N器件之间的小掺杂变化来获得对于低压器件和高压器件之间的差别。
上述的IBG器件包括使用掺杂水平以控制器件特性的有源器件。作为示例，已知在特定工艺中，2.5V和3.3V器件之间的掺杂浓度差大约8xE16原子/cm3。掺杂密度差在lxE17以下的结构是用于IBG设计的候选。IBG的示例在图16中。
除2.5V和3.3V器件之外，有许多其他器件组合可用。例如，2.5V可以与5V器件一起使用。1.8V器件、1.5V器件或1.2V器件可以与3.3V器件一起使用。1.2V器件可以与1.8V或2.5V器件一起使用。1.0V器件可以与1.8V器件、2.5V器件或3.3V器件一起使用。0.85V器件可以与1.8V器件、2.5V器件或3.3V器件一起使用。该列表仅仅是示例且可以使用可以通过相同物理几何形状制成的任意器件组合。
之前的示例图示了使用有源器件的IBG器件的一些可能实现。获得IBG器件的另一方式是使用无源器件。IBG可以使用硅化物多晶硅电阻器以及非硅化物多晶硅电阻器来制成。第一器件用来设定第一偏置电压作为有源偏置电压，第二器件用来设置第二偏置电压作为有源偏置电压。硅化物多晶硅电阻和非硅化物多晶硅电阻器之间的差别对于常规逆向工程技术不明显，因为电阻器具有相同几何形状。图16A图示了IBG器件的示例。图16B图示了IBG器件的其他示例。
多晶硅具有相当高的电阻率，大约几百μΩ-cm。来自多晶硅的电阻器件经受这个高电阻率，因为随着器件尺寸收缩，多晶硅局部互连的电阻增加。这个增加的电阻导致功耗的增加和更长的RC时间延迟。硅化物添加到多晶硅器件，因为硅化物的增加降低了电阻并增加了器件速度。可以使用具有比多晶硅低得多的电阻率的任何硅化物。硅化钛(TiSi2)和硅化钨(WSi2)是共同使用的两个硅化物。
接下来，描述一种形成硅化物器件的方法。自对准的硅化物工艺常规用来形成硅化钛。最初，使用化学解决方案来清洁晶片表面以便去除污垢和微粒。接下来，在真空室中使用氩对晶片进行溅射以从晶片表面去除原生氧化物。接下来，对晶片表面的层进行溅射以在晶片表面上沉积钛层。这导致晶片具有在表面/漏极处以及多晶硅栅极顶上暴露的硅。接下来，通过使用热退火工艺来在多晶硅上形成硅化钛。例如，可以在快速热工艺中执行退火以在多晶硅顶上以及源极/漏极表面上形成硅化钛。因为钛不与二氧化硅反应，硅化物只形成在多晶硅直接接触钛的地方。接下来，通过使用将不反应的钛暴露到过氧化氢(H2O2)和硫酸(H2SO4)的混合物的湿法刻蚀工艺来去除不反应的钛。最后，晶片被退火，这增加了硅化钛的颗粒尺寸。增加的颗粒尺寸改善了晶片的导电性并且降低了晶片的接触电阻。
可以在IBG器件中控制的另一特性是阈值电压。MOS晶体管的阈值可以由阈值调节注入来控制。离子注入工艺被用于确保电子系统的电源电压可以使IC芯片中的MOS晶体管导通和截止。阈值调节注入是低能量和低电流注入工艺。通常，阈值调节注入在栅极氧化物生长之前执行。对于CMOS IC芯片，需要两个阈值调节注入工艺，一个用于p型，一个用于n型。
在IBG器件中，上述工艺可以用于产生具有相同物理维度且具有不同电阻的电阻器。相反地，可以使用该工艺来产生具有不同几何形状和相同电阻的电阻器。
图17图示了由硅化物电阻器实现的IBG器件的示例。电压源VCC连接到具有电阻器1701、1702、1703、1704的电路。电阻器的电阻可以通过上述方法设定为具有两个不同电阻电平，且所有电阻器具有相同的物理几何形状。例如，电阻器1701和1704可以是非硅化物电阻器而电阻器1702和1703是硅化物电阻器。在这个示例中，如果Va小于Vb，则器件的输出是逻辑“1”。如果Va大于或等于Vb，则器件的输出为逻辑“0”。
在另一实施例中，可以使用导电墨水来形成器件。导电墨水用于在各种衬底材料上印刷电路。导电墨水包含导电材料，诸如粉末或片状银材料。
导电墨水可以用来实现IBG电路，因为用于印刷电路的墨水的属性可以变化以创建具有不同属性的器件。例如，一些器件可以使用具有一定量的导电材料的导电墨水来印刷。然后，具有更多(或更少)导电材料的导电墨水被用于印刷电路的另一部分。电路随后具有看上去相似但不同操作或看上去不同但相同操作的器件。
对IBG电路进行逆向工程的一种可能方法是物理地测量电路中的器件。这可以使用探针以测量电路所生成的实际电压而完成。为了挫败这个逆向工程的方法，在整个设计中随机间隔地放置IBG单元。这使得更难以探测对设计进行逆向工程所需的大量的IBG电路。
在替换实施例中，随机地分布所使用的IBG电路的类型。例如，每第三个“与”门是使用IBG电路来实现的，而每第四个“与非”门是使用IBG电路来实现的。随着IBG电路实现的器件的数目的增加，对芯片进行逆向工程的难度就增加。此外，随着IBG所实现的逻辑器件的类型数目的增加，对芯片进行逆向工程的难度也就增加。
在另一实施例中，制成其中具有逻辑器件的逻辑块。在每个逻辑块内，随机地在逻辑块内分布IBG。结果，每个逻辑块内的不同类型的逻辑器件包括IBG器件。
在另一实施例中，制成具有逻辑器件的逻辑块。设计者为逻辑块确定临界点并且使用IBG来实现临界点。临界点是在逻辑块内的有必要知道功能或输出值以便确定逻辑块的功能点。在逻辑块内由IBG实现临界点是有利的，因为这确保了IBG具有防止逆向工程的最大效果。不能确定临界点的值将必要地防止逆向工程确定逻辑块的正确功能。
例如，如果逻辑块是加法器(ADDER)，替换输出中的数位(digit)可以使得不可能确定加法器的功能。也是因为试图监视逻辑块的功能而对芯片进行逆向工程的人将期待加法器的特定输出。当替换的数位不给出期望结果时，就无法确定逻辑块作用为加法器。
所公开的系统和方法的另一优点在于可以使用标准工具和技术来设计芯片。在下面的段落中描述设计芯片的方法。
设计者创建对芯片和芯片内逻辑块的整体设计。该设计以已知硬件设计语言，诸如Verilog或VHDL来创建。该设计随后被合成到标准逻辑中，将该设计转换成优化门级。合成可以使用标准合成工具，诸如Talus Design、Encounter RTL Designer和Design Compiler来执行。合成使用由供应商提供的标准单元库将逻辑块映射到标准逻辑。接下来，使用布局布线工具来创建设计的物理实现。该步骤涉及创建平面布置图、电源网格、布局标准单元、实现时钟树、以及在单元和输入/输出管脚之间布线连接性。布局布线工具是Talus Vortex、EncounterDigital Implementation和IC Compiler。使用这个工艺，有各种方式来使用IBG器件设计芯片。一种方式是创建和特征化一个或多个新标准单元库并且在工艺的开始处使用这一个或多个新标准单元。另一方法是在布局布线步骤期间自动或者手动地布局IBG器件。
设计芯片的另一方法是设计者使用示意输入工具来创建设计。设计者用手创建包括基本逻辑门的电路。设计者可以使用卡诺图(Karnaugh-map)来优化逻辑功能。使用布局条目工具来创建设计的物理实现。设计者画出多边形来表示在硅中实现的实际的层。使用这个方法，设计者在任意所需位置放置IBG器件。
因为上面的器件导致难以使用常规拆卸技术进行逆向工程的设计，可以实现另一方法以对芯片进行逆向工程。逆向工程的另一已知方法是探测启用时的器件以便建立内部器件的操作值。为了执行这些方法，逆向工程必须去除晶片的一些层以暴露器件的输出接触。使这个技术更困难的一种方式是随机放置逻辑器件，如上所述。另一技术是设计物理上对抗这些技术的芯片。
图18图示了对抗芯片的电子测试的硅晶片的层。晶片具有基层1801，其包括扩散层。氧化物层1802在扩散层1801的顶部。多晶硅层1803位于氧化物层的顶部，金属层1 1804位于其上。信号输出形成于金属层1 1804中。金属层2 1805位于金属层1 1804的顶部。栅极连接形成于金属层2 1805中。通过这样的布局，有必要去除一部分金属层2 1805以便探测位于金属层1 1804中的信号输出。去除一部分金属层2 1805破坏了器件的栅极连接，这继而又使得器件去激活。因此，试图探测器件的逆向工程将在逆向工程工艺期间毁坏器件的功能。
在上述的许多技术中，使用器件的输出电压电平来确定器件的操作。但是，可以使用器件的任何其他操作特性。例如，器件的上升时间、电流消耗、或操作温度可以用于IBG。而且，器件的多于一个的物理属性可以变化。例如，几何形状和掺杂水平可以被控制以实现IBG。
所公开的系统和方法的另一优点在于其能够以任何类型的电子器件实现。例如，通过上述技术可以实现只读存储器(ROM)且存储器的内容受到IBG电路的物理实现的保护。这实现了受保护的存储器器件，无需复杂加密技术。
IBG ROM电路可以是掩码存储器技术，其高度对抗硬件逆向工程技术。IBG ROM电路可以基于N和P沟道器件的位配对，该N和P沟道器件掺杂密度差别太小以至于不能由光学区分技术确定。IBGROM增加了使用光学逆向工程工艺读出存储器的复杂度和成本，由此产生了用于存储在IBG ROM中存储的数据的安全环境。
图19示出了根据本发明的一个方面的2晶体管(2T)IBG ROM电路1900。2T IBG ROM电路1900包括第一N沟道晶体管1902，其具有连接到N沟道晶体管1902的源极端子的输出节点1904。N沟道晶体管1902被选择以具有下述器件几何形状和器件特性，包括掺杂特性：适于当N沟道晶体管1902连接到P沟道器件时，以表示二进制1的预定电压电平或表示二进制0的预定电压电平偏置输出节点1904，下面更详细描述。二进制1和二进制0之间的掺杂特性差异太小以至于不能被光学技术检测出。第一N沟道晶体管1902的栅极端子是浮置栅极，因此不连接到输入信号。第一N沟道晶体管1902的漏极端子连接到地。2T IBG ROM电路1900还包括第二N沟道晶体管1906，其连接在输出节点1904和数据总线1908之间。字线1910连接到N沟道晶体管1906的栅极。N沟道晶体管1906操作为传输晶体管且被字线1910导通。当传输晶体管1906被字线1910导通时，传输晶体管将输出节点1904的预定电压电平传输到数据总线1908。
公共P沟道电路1910也连接到数据总线且在传输晶体管1906导通时提供泄漏电流以对第一N沟道晶体管1902中的浮置栅极充电。公共P沟道电路1910包括P沟道晶体管1912和串联连接的虚拟P和N晶体管对1914。P沟道晶体管1912和虚拟P晶体管的栅极相连，当传输晶体管1906导通时，产生第一N沟道晶体管1902的正确操作所需的泄漏廓线。当传输晶体管1906导通以将公共P沟道电路1910连接到晶体管1902从而提供用于N沟道晶体管1902的操作的泄漏电流时，预定电压电平将只在输出节点1904呈现。
图20示出了根据本发明的2T IBG ROM 2000的2x2阵列。2x2IBGROM包括四个N沟道晶体管2002、2004、2006和2008及其相关联的传输晶体管2012、2014、2016和2018。四个N沟道晶体管2002、2004、2006和2008具有输出节点2003、2005、2007和2009。N沟道晶体管2002、2004、2006和2008被选择以具有下述器件几何形状和器件特性，包括掺杂特性：适于在N沟道晶体管2002、2004、2006和2008连接到P沟道器件时，以表示二进制1的预定电压电平或表示二进制0的预定电压电平偏置输出节点2003、2005、2007和2009，下面更详细描述。二进制1和二进制0之间的掺杂特性差异太小以至于不能被光学技术所检测到。晶体管2002和2004都是第一字的一部分，且它们的传输晶体管2012和2014被第一字线2020导通。晶体管2006和2008都是第二字的一部分，且它们的传输晶体管2016和2018被第二字线2022导通。传输晶体管2012和2016的输出连接到第一数据总线2030且传输晶体管2014和2018的输出连接到第二数据总线2032。当字线2020被断言时，传输晶体管2012和2014被导通且传输晶体管2012和2014将输出节点2003和2005的预定电压电平传输到数据总线2030和2032。当字线2022被断言时，传输晶体管2016和2018被导通且传输晶体管2016和2018将输出节点2007和2008的预定电压电平传输到数据总线2030和2032。
第一公共P沟道电路2040连接到第一数据总线2030并操作为用于晶体管2002和2006的公共P沟道，而第二公共P沟道电路2042连接到第二数据总线2032并操作为用于晶体管2014和2018的公共P沟道。当传输晶体管2012和2014导通以将公共P沟道电路2040连接到晶体管2002和2004从而提供用于N沟道晶体管2002和2004的操作的泄漏电流时，预定电压电平将只在输出节点2003和2005呈现。类似地，当传输晶体管2016和2018导通以将公共P沟道电路2042连接到晶体管2006和2008从而提供用于N沟道晶体管2006和2008的操作的泄漏电流时，预定电压电平将只在输出节点2007和2009呈现。
图21示出了根据本发明的2T架构ROM系统的功能框图2100。地址解码2102单元接收要从外部系统中读取的地址并且将该地址解码以选择对应于要从IBG N沟道器件阵列2104中读取的数据的字的字线。公共P沟道器件2106连接到每个数据线输出2104。读取放大器2108放大数据的字的输出以将数据的字从阵列2104输出的电压电平转换为对应于数字逻辑电路中逻辑“1”和逻辑“0”的电平。该读取放大器在数据总线2110上传输放大的数据。
图22示出了根据本发明的2T IBG ROM电路2200的替换实施例。与图20中所示的2T IBG ROM电路2000相对照，N沟道IBG晶体管2002和2004的栅极，N沟道IBG晶体管2006和2008以位配对方式连接。当与2T IBG ROM电路2000相比时，连接这些N沟道栅极增加了栅极电容和晶体管2002、22024、20006和2008的泄漏电流。这允许具有更小几何尺寸的更小几何尺寸IBG单元以正确操作并更快稳定。
图23示出了根据本发明的一个方面的3晶体管(3T)IBG ROM位对电路2300。3T IBG ROM电路2300包括第一晶体管对，其具有通过输出节点2306与N沟道晶体管2304串联连接的P沟道晶体管2302。第二晶体管对具有通过输出节点2312与N沟道晶体管2310串联连接的P沟道晶体管2308。晶体管2302的栅极连接到晶体管2308的栅极，允许这些器件共享泄漏电流。类似地，晶体管2304的栅极连接到晶体管2310的栅极，允许这些器件共享泄漏电流。晶体管2302和2304被选择以具有下述器件几何形状和器件特性，包括掺杂特性：适于以表示二进制1的预定电压电平或以表示二进制0的预定电压电平来偏置输出节点2306。二进制1和二进制0之间的掺杂特性差别太小以至于不能被光学技术所检测到。
N沟道晶体管2314连接在输出节点2306和数据总线2316之间。N沟道晶体管2318连接在输出节点2312和数据总线2320之间。字线2322连接到N沟道晶体管2314的栅极，N沟道晶体管2314操作为传输晶体管并且被字线2322导通。字线2322还连接到N沟道晶体管2318的栅极，N沟道晶体管2318操作为传输晶体管并且被字线2322导通。当字线2322被断言时，传输晶体管2314和2318将输出节点2306和2312的预定电压电平传输到数据总线2316和2320。
图24示出了根据本发明的3T架构ROM系统的功能框图2400。地址解码2402单元接收要从外部系统中读取的地址并且将该地址解码以选择对应于要从IBG P和N沟道器件阵列2404中读取的数据的字的字线。读取放大器2408放大数据的字的输出以将数据的字由从阵列2104输出的电压电平转换为对应于数字逻辑电路中逻辑“1”和逻辑“0”的电平。该读取放大器在数据总线2410上发射放大的数据。
在本发明的另一方面中，通过IBG ROM电路阵列来使用安全防护物。IBG ROM电路阵列可以包括顶部金属迹线或跑线，其在阵列表面上以蜿蜒方式布线以为包括阵列的器件提供地(GND)连接。例如，安全防护物可以被放置在图18的第二金属层1805上。切除安全防护物以试图对阵列进行逆向工程的任何企图将导致IBG ROM电路故障，使得操作期间的任何电路测量都复杂。在被修复之后，切除处将展现增加的DC电阻并由此限制可以被成功完成的修复的数目。
在成像工业中，存在对于重新制造和翻新各种类型的可替换成像墨盒，诸如调色剂墨盒、硒鼓、喷墨盒等的增长市场。这些成像墨盒用于成像设备，诸如激光打印机、静电复印机、喷墨打印机、传真机等。成像墨盒一旦被用尽，不能用于其原始想要的用途。在没有翻新的工艺的情况下，这些墨盒将被简单丢弃，即使墨盒本身仍具有潜在寿命。结果，已经开发了具体来解决这个问题的技术。这些工艺可以承担例如各种结构的墨盒的分解，替换调色剂或墨水、清洗、调节或替换任何磨损构件并且重新装配成像墨盒。例如，如果成像墨盒包括鼓或滚轴，诸如有机光导体(OPC)鼓，该鼓或滚轴可以被替换或翻新。
一些调色剂墨盒可以包括具有存储器器件的芯片，该存储器器件用来存储与墨盒或诸如打印机的成像设备相关的数据。该成像设备可以使用直接接触方法或利用射频(RF)通信的广播技术与芯片通信。成像设备，诸如打印机，读取存储在墨盒存储器器件中的数据以确定特定打印参数并且将信息传送到用户。例如，存储器可以存储成像墨盒的型号，使得打印机可以识别成像墨盒，作为与该特定成像设备兼容的成像墨盒。此外，举例来说，墨盒存储器可以存储在成像墨盒的寿命周期期间可以期望由成像墨盒打印的页数以及其他有用数据。成像设备还可以写入特定数据到存储器器件，诸如对墨盒中剩余调色剂的量的标识。存储在存储器器件中的其他数据可以涉及调色剂墨盒的使用历史。
该芯片通常安装在墨盒上的位置，诸如槽，从而允许在墨盒安装在打印机中时在打印机和调色剂墨盒之间的正确通信。当调色剂墨盒被重新制造时，如上所述，原始设备制造商(OEM)，诸如Hewlett-Packard或Lexmark提供的芯片，可能需要被由第三方开发的兼容芯片所替换。对于成像墨盒，希望保护芯片的电路设计。因此，包括一个或多个IBG器件使得难以被逆向工程的成像墨盒芯片将更具备优势。
图25示出了根据本发明的成像墨盒芯片2500的功能框图，其包括本申请中更详细描述的一个或多个IBG器件。成像墨盒芯片2500可以合适地包括输入和输出(I/O)接口电路2502、控制器2504以及存储器2506。I/O接口电路2502通信地连接到控制器2504并提供用于控制器2504的适当电子电路以与诸如打印机的成像设备通信。作为示例，对于利用射频(RF)通信的成像设备，I/O接口电路2502可以包括射频(RF)天线和电路，而对于直接有线连接到成像设备的情况，I/O接口电路2502可以包括一个或多个接触盘等以及接口电路。
控制器2504控制成像墨盒芯片100的操作并且提供功能接口给存储器2506，包括控制由打印机从存储器2506读取数据以及向存储器2506写入数据。从成像墨盒芯片2500读取或或向其写入的数据可以包括打印机类型、墨盒序列号、有机光导体(OPC)鼓所执行的循环次数(鼓计数)、制造日期、打印的页数(页计数)、调色剂剩余百分比、产量(期望页数)、颜色标识、调色剂用尽标识、调色剂量低标识、原始墨盒标识(墨盒是否之前已被重新制造)、作业计数(打印的页数和页类型)以及可以存储在存储器2506上的任何其他数据或程序指令。
控制器2504可以合适地实现为定制或半定制集成电路、可编程门阵列、执行来自存储器2506或其他存储器的指令的微处理器、微控制器等。此外，控制器2504、存储器2506和/或I/O接口电路2502可以分开或组合在一个或多个物理模块中。
这些模块可以合适地安装到印刷电路板以形成成像墨盒芯片2500。控制器2504、存储器2506、I/O接口电路2502和任何其他电路中的一个或多个可以使用这里详细描述的一个或多个IBG器件来实现，以保护电路的操作免于被逆向工程。图26示出了根据本发明安装在成像墨盒2600上的成像墨盒芯片2500的示例实施例的透视图。
图27和28示出了根据本发明的IBG器件的替换实施例，其可以合适地在诸如上述的成像墨盒芯片的成像墨盒芯片中注入。图27示出了典型CMOS对的截面图。图28示出了典型CMOS对的顶平面图。在P衬底2700中，形成N阱2702。在N阱2702中是通过注入形成的p+源极/漏极2704和p+源极/漏极2706。在P衬底2700中，还存在通过注入形成的n+源极/漏极2708和n+源极/漏极2710。还存在过注入形成以便连接到Vcc源极的n+区2712和2714，以及通过注入形成以便连接到Vcc源极的p+区2716和2718。多晶硅栅极2720产生了要被形成的任何所需源极和漏极之间的沟道。硅化物层2722(以夸张厚度比例示出，以便说明，并且被示出“侵蚀入”衬底表面)形成于n+区2712和2714、p+区2716和2718、p+源极/漏极2704和2706以及n+源极/漏极2708和2710上。根据本发明，IBG器件通过包括互连n+区2712和p+源极/漏极2704的所选硅化物层2740而形成。与n+区2717和p+源极/漏极2704上的硅化物层2722合并的该硅化物层2740与硅化物层2722的形成同时形成。一个或多个其他硅化物层可以用来互连其他或所有有源区，诸如n+区2710和p+区2718之间，如将由需要互连以及设计者将更喜欢伪装的电路设计构件所确定的。硅化物层2740的范围可以由设计者来按需选择，使得标准上层互连被硅化物层互连所替代以挫败潜在逆向工程努力。硅化物层2740可以较薄，诸如100埃，因此难以检测硅化物层2740所制成的任何连接。在优选实施例中，硅化物层可以在电路有源区的至少一个有源区上以及所选衬底区上形成，用于将有源区与另一区通过硅化物区互连。此外，区域硅化物层可以在至少第一有源层上和至少第二有源层上形成，用于通过硅化物互连第一有源和第二有源层。
在本发明的另一方面中，IBG电路提供伪装数字IC，且非常难以被逆向工程的该IC的制造方法可以不用任何附加制造步骤而实现并且可以与允许容易构造许多不同种类的逻辑电路的计算机辅助设计(CAD)系统相兼容。为了获得这些目标，对于相同的晶体管类型，每个单元内的晶体管的尺寸和内部几何形状被制成为相同的，不同逻辑单元将其晶体管以基本相同的空间图案来布置，使得逻辑功能不可从晶体管图案中识别，且晶体管可以总体以统一阵列布置在衬底上，使得不同逻辑单元之间的边界类似地不可被识别。难以被逆向工程人员检测的导电的、重掺杂的注入互连提供了每个单元内的晶体管之间的互连，且互连的图案确定了单元的逻辑功能。优选提供衬底上所有晶体管之间的互连的统一图案，通过添加相反导电性沟道停止物(channel stops)注入来中断一些互连而使之外表相似(它们看上去是导电连接但实际不导电)，从而实现不同逻辑功能。沟道停止物基本上比它们中断的互连更短，优选尺寸近似等于IC的最小特征尺寸。在互连可以由逆向工程人员辨识出的程度，他们都将看到相同的，因为沟道停止物将不被检测到，因此提高了电路的伪装。通过在晶体管阵列上提供统一图案的金属引线进一步抑制了逆向工程。向各种晶体管制造统一图案的重掺杂注入抽头以与引线连接。一些抽头通过用沟道停止物来阻断它们而使之外表相似，类似于在外表相似的中断电阻连接中使用的。逆向工程人员将因此不能从金属化或头图案确定不同单元之间的边界，或者不能识别不同单元类型。金属化优选在多个层中实现，上层掩盖下层和下面的IC之间的连接。这样的伪装电路优选通过同时注入具有相同导电性的互连和晶体管部分并且还同时注入沟道停止物和具有与沟道停止物具有相同导电性的晶体管的部分来制造。
图29A和29B示出了这样的IBG制作2900的截面图，其图示了晶体管源极/漏极区及相关联的注入互连，包括使得一些互连外表相似而非功能的沟道停止物。器件形成在半导体38中，为了说明，其是硅，但可以是一些其他所需半导体材料。通过被图示为具有n掺杂的衬底38，形成一定程度上更重掺杂的p阱40。氧化物掩膜42位于衬底之上，且在用于源极和漏极所需位置处具有开口。在根据本发明其源极12S和漏极12D可以借助离子注入而互连n沟道FET 12的情况下，提供单个连续掩膜开口44以注入漏极12D、源极12S、外部和内部源极和漏极头ST和DT、以及连接器C1。随后执行注入，优选通过诸如砷的合适n掺杂离子的泛束(由数字46指示)。留下具有与其各自的抽头和连接器相同的掺杂导电性的未使用的沟道停止物站点CS1，而有源沟道停止物CSO则注入到相反导电性。这可以通过在注入源极和漏极期间提供CSO站点上的掩膜，并且在注入p沟道晶体管期间注入沟道停止物，或者与剩余的n沟道晶体管一起注入沟道停止物n+并且然后(或之前)执行限制到沟道停止物的双剂量p+注入而完成。该注入可以与先前不固定的工艺同样方式执行，唯一区别在于，注入现在通过每个掩膜中的、包括注入抽头和连接器以及FET源极和漏极但排除沟道停止物的更大的开口而完成。如在常规工艺中一样，分开注入掩膜48用于p沟道器件。单个连续开口50提供于掩膜中，用于抽头和连接器以及它们所连接的晶体管元件；这些被图示为p沟道FET源极2S、漏极2D、漏极抽头DT、源极抽头ST和连接器C1。注入优选通过诸如硼的合适p型掺杂的泛束而执行，由数字52指示。在工艺时间和技术上不需要差别，且操作者甚至不需要知道为电路安全而提供掩膜。随后以常规方式完成电路，且进行到FET沟道中的阈值注入以设定晶体管特性。场氧化物如通常一样放置，随后通过扩散或离子注入来沉积和掺杂多晶硅以形成沟道和互连。接下来沉积电解质并且添加金属化层以建立输入、输出、偏置线和任何必要单元联接。最后，在整个芯片上放置玻璃罩或其他合适电解质涂覆。由于制造工艺中唯一需要的变化是用于离子注入掩膜的开口的修改，可以提供具有修改后的开口的新的一组标准掩膜并且将其用作电路设计工艺的标准元件。这使得发明尤其适合于CAD系统，设计者简单地从这样的门的库中选择所需安全逻辑门设计。
在本发明的另一方面中，公开了使用构建块来设计用于IBGCMOS ASIC的逻辑单元库的逻辑构建块和方法。用如下所述的相同构建块构建的不同逻辑门将具有相同的晶体管连接的示意以及相同的物理布局，使得它们在光学或电子显微镜下看上去物理上相同。从这样的逻辑单元库中设计的ASIC很强地对抗逆向工程企图。
图30图示了根据本发明的一个方面de IBG位内容如何能够被编程以改变示例性基本逻辑块3020的逻辑功能的示例。基本逻辑快3020的操作将易于被本领域普通技术人员所理解，将不会详细描述。在图30中使用两个伪装连接器3031、3032，其连接到基本逻辑块3020的输入C。IBG伪装连接器3031和3032是CMOS技术中的结构，其能够被编程为连接或隔离，但非常难以由逆向工程来检测。IBG伪装连接器包括CMOS技术中的结构，其能够是连接或隔离，并且当暴露于逆向工程的攻击时，在这样的结构的连接和隔离之间没有任何明显成像差别。
在图30中，一个IBG伪装连接器3031将输入C连接到标为C1的节点，另一IBG伪装连接器3032连接在输入C和标为C2的节点之间。节点C1和C2可以由电源电压Vdd、Vss或者由来自其他逻辑单元的其他有源输出信号，或者甚至由作为反馈信号的逻辑块自身输出Z来驱动。当顶伪装连接器3032被编程为连接且节点C2连接到Vdd，而底伪装连接器3031被编程为隔离时，输入C将接收逻辑状态“1”且逻辑块执行作为输入A和B的“或”门。本情况中的节点C1可以连接到任何信号，因为底伪装连接器3031被隔离。
如果顶伪装连接器3032被编程为被隔离，而底伪装连接器3031被编程为连接器，且节点C1连接到Vss，则输入C处的逻辑状态为“0”且逻辑块执行“A AND B bar”的逻辑功能(Z＝A B)。本情况中的节点C2可以连接到任意信号，因为顶伪装连接器被隔离。
在图31中示出IBG伪装连接器的示例，诸如连接器3031。图31中的顶部图示出了用N型扩展注入，也称为NLDD(N型轻掺杂漏极)注入实现的连接。为了制造这样的伪装连接器，硅化物窗口在有源硅区中的PN结上开口以避免PN结通过硅化物直接短路。硅化物，有时称为硅化物(自对准硅化物)，是为降低硅注入区的片电阻而通过在硅表面上沉积薄的金属层(例如钛)形成的金属硅化合物。当用NLDD注入具有硅化物窗口的该PN结的中心部分时，由于从N+区到NLDD区以及进一步从NLDD区经由上面的硅化物到P+区的导电路径，PN结的两个端子将被短路。NLDD注入是CMOS制作工艺的标准注入之一。其是相比源极和漏极N+/P+注入更轻掺杂的注入。其功能是降低CMOS N型器件的短路沟道效应。P型扩展，或PLDD注入，是用于CMOS制作中的P型器件的类似种类的注入。将图31的顶部结构中的NLDD切换为PLDD注入将把结构转变成隔离，作为反向偏置电压的PN结。这在图31的底部图中示出。场氧化物(F.O.)的存在是为了隔离伪装连接器与其他有源电路。由于相比源极和漏极N+/P+注入，NLDD和PLDD注入在浓度上更轻且在深度上更浅，逆向工程人员将发现它们位于重掺杂N+/P+区旁时难以区分。尽可能多地使用不同的技术来实现伪装连接器是有利的，因为伪装连接器的种类越多，就越难以对用这些伪装连接器设计的ASIC进行逆向工程。
在本发明的另一方面中，由具有受控轮廓和受控厚度的多个材料层形成IBG集成电路结构。受控厚度的电介质材料的层设置于所述多个层之间，以由此使得集成电路结构故意不可操作。这样的技术将使得逆向工程更加困难，特别是将迫使逆向工程人员非常仔细地研究可能的硅到栅极多晶硅线，以查看它们是否实际真实。相信这会通过使其非常耗时地对使用本发明的芯片进行逆向工程而使得逆向工程人员的所有努力更加困难，并且可能使其极端不切实际(如果不是不可能)去对使用本发明的芯片进行逆向工程，如下关于图32-32C所述。图32是看上去是场效应晶体管(FET)的半导体器件的平面图。但是，如可以从图32A、32B和32C中描绘的截面图中看出的，半导体器件是伪晶体管。图32A描绘了接触能够怎样故意被本发明“断开”以形成伪晶体管。类似地，图32B示出了栅极结构怎样被本发明故意“断开”以形成伪晶体管。图32C是栅极区3212和有源区3216、3218的截面图，到有源区3218的接触被本发明故意“断开”以形成伪晶体管。本领域技术人员将认识到，尽管这些图描绘了增强模式器件，伪晶体管还可以是耗尽模式器件。其中，栅极、源极或漏极接触被本发明故意“断开”。在耗尽模式晶体管的情况下，如果栅极接触“断开”，当标称电压应用于控制电极时，器件将被“导通”。如果源极或漏极接触被“断开”，对于标称电压施加于控制电极，伪耗尽模式晶体管将基本被“截止”。
双层多晶半导体工艺优选包括两个多晶硅层3224-1、3224-2且还可以具有两个硅化物层3226-1、3226-2。双层多晶硅工艺可以用来得到图32、32A、32B和32C中所示的结构。
图32示出了平面图中的伪FET晶体管，但本领域技术人员将认识到，双极型晶体管的金属接触非常类似于描述的源极/漏极接触。图32A是伪晶体管的侧视图，结合被逆向工程人员看作(从顶部观看，参见图32)CMOS FET的有源区金属层3230、3231。替换地，器件可以是垂直双极型晶体管，在此情况下，逆向工程人员看到的金属层3320、3231可以是发射极接触。如图32A中所描绘的，对于CMOS结构，有源区3218可以以常规方式使用场氧化物3220作为区域边界而形成。有源区3218通过栅极氧化物3222注入(参见图32C)，其稍后被从有源区上剥离并且可选地被替代为硅化物金属，其随后被烧结，产生硅化物层3226-1。接下来，沉积电介质层3228。在优选实施例中，电介质层是二氧化硅层3228。此外，多晶硅层3224-2可以沉积在二氧化硅层3228上。多晶硅层3224-2优选是双多晶硅工艺中的第二多晶硅层。可选的硅化物层3226-2随后形成在多晶硅层3224-2上。第二二氧化硅层3229被沉积和刻蚀以允许金属层，包括金属插塞3231和金属接触3230形成在可选硅化物层3226-2上或与多晶硅层3224-2接触(如果没有使用硅化物层3226-2)。氧化物层3228和氧化物层3229优选包括相同材料(可能具有不同密度)且因此当堆叠放置时对于逆向工程人员而言不可彼此区分。
不同掩膜用在多晶硅层3224-2和金属插塞3231的形成中。为了保持多晶硅层3224-2和金属插塞3231之间的对准，在工艺对准容差内，优选地多晶硅层3224-2在平行于半导体衬底3210的主表面3211的方向上的截面被设计为与在相同方向上所取的金属插塞3231的截面基本相同尺寸。因此，多晶硅层3224-2至少部分被金属插塞3231所隐藏。在图32、32A、32B和32C中，多晶硅层3224-2被描绘为比金属插塞3231大得多；但是，这些图只是夸张以便清楚。优选地，多晶硅层3224-2被设计为确保金属插塞3231的截面与多晶硅层3224-2的截面对准，或者与可选的如果被使用的硅化物层3226-2的截面对准，仍小到足以非常难以在显微镜下观看。进一步，金属插塞3231的底部优选完全与多晶硅层3224-2，或者可选的如果被使用的硅化物层3226-2接触。
逆向工程人员不能轻易获得正视图。实际上，逆向工程人员获得正视图的典型方式是通过在每个可能的接触或非接触处取得的各个截面扫描电子显微图。在每个可能的接触或非接触处取得显微图的流程过分消耗时间且昂贵。
当从上面看的时候，逆向工程人员将看到金属接触3230的顶部。具有多晶硅层3224-2和可选的硅化物层3226-2的氧化物的接触击败层3228将至少部分地被电路结构的特征，即金属接触3230和金属插塞3231所隐藏。
逆向工程工艺通常涉及对半导体器件去分层以便去除从该层直到硅衬底3210，然后从垂直于硅衬底3210的主表面3211的方向观看半导体器件。在这个工艺期间，逆向工程人员将去除在本发明中用于使接触无效的氧化物层3228的迹线。
进一步，逆向工程人员可能选择更高成本的方法来从半导体区只去除金属接触3230。多晶硅层3224-2的截面优选基本相同尺寸，在工艺对准容差内，作为金属插塞3231的截面。氧化物层3228、3229实际上是透明的，可选的硅化物层3226-2和多晶硅层3224-2的厚度较小。可选的硅化物层3226-2的典型厚度是100-200埃，多晶硅层3224-2的典型厚度是2500-3500埃。因此，逆向工程人员当从顶部观看器件时将假设金属插塞3231接触硅化物层3226-1，由此不正确地假设器件可操作。进一步，当可选的硅化物层3226-2被使用时，一旦金属插塞3231被去除，逆向工程人员在看器件时可以进一步被困惑。在观看由硅化物层3226-2留下的发光残留后，逆向工程人员将不正确地假设发光残留是由金属插塞3231留下的。因此，逆向工程人员将再次不正确地假设接触是操作的。
图32B是图32的伪晶体管的栅极接触的侧视图。如从图32中所看到的，图32B的视图是沿着界面32B--32B获取的，通过栅极氧化物层3222，通过第一多晶硅层3224-1且通过第一硅化物层3226-1，它们都形成在有源区3216和3218之间的半导体衬底3210(典型为硅)中的场氧化物区3220和栅极区3212上(参见图323C)。如果该器件正常起作用，第一多晶硅层3224-1将充当导电层，其通过施加控制电压影响通过栅极区3212的传导。有源区3216、3218和3212、栅极氧化物3222、第一多晶硅层3224-1和第一硅化物层3226-1使用常规工艺技术形成。对于正常起作用的器件，由金属层3230、3231形成的控制电极将与硅化物层3226-1在场氧化物3220上相接触。硅化物层3226-1将随后充当用于正常起作用的器件的控制层。为了形成伪晶体管，沉积至少一个电介质层，例如氧化物层3228。接下来，在氧化物层3228上沉积第二多晶硅层3224-2和可选的第二硅化物层3226-2。描绘于多晶硅层3224-2和金属插塞3231之间的硅化物层3226-2在一些制造工艺中可以被省略，因为一些双多晶硅工艺技术只使用一个硅化物层(当使用这样的工艺技术时将只使用一个硅化物层3226-1或3226-2)。在任何一种情况中，栅极的正常功能被氧化物层3228所抑制。
在工艺对准容差内，第二多晶硅层3224-2在平行于半导体衬底3210的正常表面3211的方向上的截面优选为与金属插塞3231在相同方向上的截面基本相同的尺寸。因此，第二多晶硅层3224-2部分由金属插塞3231所隐藏。在图32、32A、32B和32C中，多晶硅层3224-2被描绘为比金属插塞3231大得多；但是，这些图都被夸张，仅为了清楚。优选地，多晶硅层3224-2被设计以确保金属插塞3231的截面完全与多晶硅层3224-2的截面，或者可选的如果被使用的硅化物层3226-2的截面对准，仍小到足以非常难以在显微镜下观看。进一步，金属插塞的底部优选完全与多晶硅层3224-2或可选的如果被使用的硅化物层3226-2接触。
增加的氧化物层3228和多晶硅层3224-2被放置为使得它们出现在金属到多晶硅接触的正常位置以如平面图所见地出现。该放置为金属层3230、3231提供了至少部分地隐藏所增加的氧化物层3228和/或多晶硅层3224-2，使得布局在逆向工程人员看来正常。逆向工程人员将刻蚀掉金属层3230、3231且看到多晶硅层3224-2以及来自可选的如果被使用的硅化物层3226-2的可能的残留。在看到来自可选的硅化物层3226-2的发光残留之后，逆向工程人员可能不正确地假设发光残留来自金属插塞3231。逆向工程人员将不具有任何理由来相信该接触不是被制造到多晶硅层3224-1或可选的硅化物层3226-1。进一步，当可选的硅化物层3226-2不被使用时，当从垂直于硅衬底3210的主表面3211的方向观看接触时，氧化物层3228和多晶硅层3226-1的小厚度不会被清晰看到，因此逆向工程人员将认为他或她在看正常、起作用的多晶硅栅极FET晶体管。
在使用中，图32A、图32B和/或图32C的逆向工程保护技术只需要被保守地使用，但优选与诸如上面在子标题“背景技术”下讨论的其他逆向工程技术结合使用。这些相关技术以及这里所公开的技术的基本目标在于使得要花费时间才能想出怎样来实现电路(使得其可以被成功复制)，使得逆向工程人员被他或她的努力挫败。因此，对于现代IC中的数千的器件只有小部分将使用这里所述并且被描绘于图32A、32B和32C的伪晶体管以伪装电路。因此，除非逆向工程人员能够确定这些伪晶体管，否则由逆向工程人员确定的生成的电路将是不正确的。
此外，伪晶体管优选不用于完全禁用它们被使用的多晶体管电路，但并非使得电路以不期望或不直觉的方式起作用。例如，逆向工程人员所看到的或门可能实际起到与门的作用。或者，所看到的是反相输入的，可能实际是非反相的。可能性几乎是无尽的，并且几乎肯定使得逆向工程人员更悲观以至于使得与继续推进以发现怎样去对使用了这些技术的集成电路器件进行反相工程相反，他或她会放弃。
而且，当逆向工程人员刻蚀掉金属3230、3231，他或她应该优选“看到”正常暴露的层，而不管根据本发明是否阻断了接触。因此，如果逆向工程人员期望在刻蚀掉金属后看到硅化物，这就是他或她应该看到的，即使阻断了接触。如果他或她期望在刻蚀掉金属后看到多晶硅，这就是他或她应该看到的，即使阻断了接触。
在另一方面中，根据本发明的IBG电路利用了硅化物层的假边缘，逆向工程人员可能在对利用其他逆向工程检测防护技术制造的器件进行逆向工程时看得到。更具体地，在制造半导体器件期间使用了导电层阻塞掩膜以便进一步使逆向工程人员困惑。
在逆向工程检测防止技术中，如上所述，沟道阻塞结构用来使逆向工程人员困惑。如图33B中所示，沟道阻塞结构3327具有与沟道区3323、3325不同的掺杂类型且在上覆硅化物中具有中断3330。在使用逆向工程工艺之后，诸如CMP，硅化物层的假边缘3328可以暴露给逆向工程人员：沟道阻塞结构3324、3327已被用于中断两个沟道区3323、3325之间的电连接，如从比较图33A和33B中可以看出的。在大多逆向工程工艺期间，沟道区和沟道阻塞结构中所使用的掺杂类型不易于被逆向工程人员得到。因此，逆向工程人员被迫依赖于其他方法，诸如硅化物层的假边缘3328，来确定导电沟道中是否具有沟道阻塞。
图34描绘了根据本发明制造的IBG器件的硅化物层的假边缘3328。硅化物阻塞掩膜优选被修改以防止硅化物层完全覆盖伪沟道阻塞结构3329。沟道阻塞结构3329具有与沟道区3323、3325相同的导电类型；因此，连接沟道区3323、3325的硅化物层的存在与否不会影响通过沟道的导电性。但是，通过修改硅化物阻塞掩膜以防止硅化物层完全覆盖伪沟道阻塞结构3329，具有中断3330的假边缘3328在逆向工程人员来看指示沟道不被电连接，即，图34的假边缘3328与图33B的假边缘3328相同。因此，当观看假边缘28时，逆向工程人员将立即关于下面沟道的导电性做出不正确的假设。
为了进一步伪装电路，沟道阻塞结构3329中使用的掺杂类型可以在创建轻掺杂漏极(LDD)的同时被创建。因此，即使使用着色和刻蚀工艺，相对于高得多剂量的源极/漏极注入3322、3326，逆向工程人员将具有困难得多的时间来识别两种类型的注入N型和P型之间的区别。进一步，通过用LDD工艺创建伪沟道阻塞结构3329，因为击穿考虑，沟道阻塞结构3329能够在尺寸上造得更小。
在制造本发明的优选方法中，半导体芯片制造商的设计规则被修改以允许不被硅化的注入区。此外，设计规则还可以被修改为允许沟道阻塞结构3329较小且轻掺杂(通过使用LDD注入)以进一步防止逆向工程的检测。
在修改设计规则时，重要的是确保实际导电沟道的假边缘，如图34中所示，匹配非导电沟道的假边缘的放置，如图33B中所示。为了说明，图33B中的假边缘3328匹配图34的假边缘3328。如本领域技术人员将认识到的，假边缘3328不必如图33B或34中具体所示定位。而是，假边缘可以出现在沿着沟道的几乎任何地方。但是，重要的是，(1)硅化物层不提供电连接(即，硅化物层不完全覆盖其中具有故意阻塞或伪阻塞的沟道)，以及(2)用于电连接(即，真实连接)的假边缘3328相对于用于非电连接(即，假连接)的假边缘3328相同。因此，尽管可能明智的是在单个集成电路器件上包括所有图33A、33B和34中所示的类型的导电和非导电沟道，结合图33B和34所示和所述的类型的沟道的混合的使用将保持逆向工程人员陷入困境。
在本发明的另一方面中，IBG电路可以包括其他无源器件，诸如电容器。由于理想电容器阻断所有电流，这使得理想电容器分压器的输出为用于DC电源的未知状态。用于电容器的DC公式是i(电流)＝C(电容)*dV/dT(电压变化的速率)。除非输入电压改变，理想电容器不会被用于定义可以用于IBG电路中的电压。因此，最初当对电路供电时，电路中的电压将变化。此外，所有电容器具有一些量的泄漏电流，其可能由电阻器来建模。参见图35，其示出了实际电容器，被建模为与电阻器R1和R2并联的理想电容器C1和C2。
在IBG电路具有电容器的情况中，这些电容器可以基于在将电源供应至电路时的初始电压变化而充当非易失性电压存储器件。电容值将确定初始电压电平，对实际电容器的泄漏建模的电阻器将确定该电压电平怎样衰减。在将电源(Vcc)供应至图35的分压器电路之后，如果R1和R2的电阻值较大，节点V最初主要通过电容器分压器变化。一段时间后，输出V的DC电压电平将衰减到由R1和R2确定的电压值。只要R1和R2较大，时间量就可以非常大，达到以年计。在此情况下，电容值随后确定V的DC电平。
电容值可以由面积(通常金属)、电容器节点(电介质)之间的间隔、以及介电常数来物理确定。在MOS工艺中，金属几何形状、电介质厚度或电介质材料可以变化以改变电容值。对于逆向工程而言，这些电介质材料将极端难以确定。因此，电容器，诸如图35的电容器对，可以被偏置以起到IBG电路的作用并且阻碍逆向工程。
通过详细说明，本发明的许多特征和优点都是显而易见的。因此，所附权利要求意图涵盖落入本发明的真实精神和范围之内的本发明的所有这样的特征和优点。进一步，由于本领域技术人员将易于认识到多个修改和变形，不希望限制发明到所图示和描述的精确构造和操作。因此，所有适当的修改和等价可以包括在发明的范围内。
尽管本发明通过参考特定实施例进行了图示，本领域技术人员将明白，可以进行明显落入本发明的范围内的各种改变和修改。本发明意图在所附权利要求的精神和范围内被广泛保护。

Claims (25)

1.一种用于与成像设备一起使用的成像墨盒，包括：
外壳，所述外壳具有适于保持标记材料的标记材料库；以及
墨盒芯片，所述墨盒芯片固定于所述外壳，所述墨盒芯片包括：存储器元件，所述存储器元件存储成像墨盒数据；I/O电路，所述I/O电路用于与所述成像设备接口；以及控制器，所述控制器通信地连接到所述存储器元件和所述I/O电路，用于控制所述墨盒芯片的操作，其中，所述存储器元件、所述I/O电路和所述控制器中的至少一个包括用于IBG电路的装置。
2.根据权利要求1所述的成像墨盒，其中：
所述存储器元件存储成像墨盒使用的至少一个标识。
3.根据权利要求2所述的成像墨盒，其中：
所述成像墨盒使用的至少一个标识包括在所述标记材料库中剩余的标记材料的量的标识。
4.根据权利要求2所述的成像墨盒，其中
所述成像墨盒使用的至少一个标识包括印刷的页的数量的页计数。
5.根据权利要求2所述的成像墨盒，进一步包括有机光导体(OPC)鼓，所述OPC鼓可旋转地附接于所述外壳，并且其中，所述成像墨盒使用的标识包括由所述OPC鼓执行的旋转的数量的计数。
6.根据权利要求1所述的成像墨盒，其中，所述标记材料包括调色剂或墨水中的一种。
7.根据权利要求2所述的成像墨盒，其中，所述IBG电路包括：
硅化物层，所述硅化物层形成在所述IBG电路的至少一个有源区上以及选择的衬底区上，用于通过硅化物将所述有源区与另一区互连。
8.根据权利要求2所述的成像墨盒，其中，所述IBG电路包括：
硅化物层，所述硅化物层形成在至少第一有源区和第二有源区上，用于通过硅化物将所述第一有源区和所述第二有源区互连。
9.根据权利要求2所述的成像墨盒，其中，所述IBG电路包括：
第一N沟道晶体管，所述第一N沟道晶体管具有输出，并且具有下述器件几何形状和器件特性，所述器件几何形状和器件特性适于在P沟道电路连接到所述第一N沟道晶体管时，以预定电平偏置所述输出；
传输晶体管，所述传输晶体管连接在所述输出和数据总线之间，所述传输晶体管连接到字线，所述字线适于当所述字线被断言时导通所述传输晶体管；以及
所述P沟道电路，所述P沟道电路连接到所述数据总线，并且适于在传输晶体管被导通时提供泄漏电流以对所述第一N沟道晶体管中的栅极充电。
10.根据权利要求1所述的成像墨盒，其中，所述IBG电路包括无源器件。
11.根据权利要求10所述的成像墨盒，其中，所述无源器件包括：至少一个硅化物电阻器。
12.根据权利要求10所述的成像墨盒，其中，所述无源器件包括：
至少一个电容器。
13.根据权利要求1所述的成像墨盒，其中，所述成像墨盒数据包括成像墨盒类型。
14.根据权利要求1所述的成像墨盒，其中，所述IBG电路包括：
在第一输出节点处串联连接的第一晶体管和第二晶体管；以及
在第二输出节点处串联连接的第三晶体管和第四晶体管，所述第一晶体管的栅极连接到所述第三晶体管的栅极，所述第二晶体管的栅极连接到所述第四晶体管的栅极，
其中，所述栅极中的至少一个的掺杂浓度不同于其他栅极中的至少一个的掺杂浓度。
15.根据权利要求1所述的成像墨盒，其中，所述IBG电路包括：
第一晶体管；以及
第二晶体管，所述第二晶体管在输出节点处与所述第一晶体管串联连接；
其中，所述第一晶体管是第一类型的晶体管或第二类型的晶体管，所述第一类型的晶体管的栅极区的掺杂水平不同于所述第二类型的晶体管的栅极区的掺杂水平；
其中，所述第一类型的晶体管或所述第二类型的晶体管被选择以至少部分地控制所述输出节点的输出信号。
16.一种用于与在成像设备中安装的成像墨盒一起使用的墨盒芯片，包括：
存储器元件，所述存储器元件存储成像墨盒数据；
I/O电路，所述I/O电路用于与所述成像设备接口；以及
控制器，所述控制器用于控制所述墨盒芯片的操作并且通信地连接到所述存储器元件和所述I/O电路，
其中，所述存储器元件、所述I/O电路和所述控制器中的至少一个包括IBG电路。
17.根据权利要求16所述的墨盒芯片，其中，所述IBG电路包括：
硅化物层，所述硅化物层形成在所述IBG电路的至少一个有源区上以及选择的衬底区上，用于通过硅化物将所述有源区与另一区互连。
18.根据权利要求16所述的墨盒芯片，所述IBG电路包括：
硅化物层，所述硅化物层形成在至少第一有源区和第二有源区上，用于通过硅化物将所述第一有源区和所述第二有源区互连。
19.根据权利要求16所述的墨盒芯片，其中，所述IBG电路包括：
第一N沟道晶体管，所述第一N沟道晶体管具有输出，并且具有下述器件几何形状和器件特性，所述器件几何形状和器件特性适于在P沟道电路连接到所述第一N沟道晶体管时，以预定电平偏置所述输出；
传输晶体管，所述传输晶体管连接在所述输出和数据总线之间，所述传输晶体管连接到字线，所述字线适于当所述字线被断言时导通所述传输晶体管；以及
所述P沟道电路，所述P沟道电路连接到所述数据总线，并且适于提供泄漏电流以在传输晶体管被导通时对所述第一N沟道晶体管中的栅极充电。
20.根据权利要求16所述的墨盒芯片，其中，所述IBG电路包括无源器件。
21.根据权利要求20所述的墨盒芯片，其中，所述无源器件包括：
至少一个硅化物电阻器。
22.根据权利要求20所述的墨盒芯片，其中，所述无源器件包括：
至少一个电容器。
23.根据权利要求16所述的墨盒芯片，其中，所述成像墨盒数据包括墨盒类型。
24.根据权利要求16所述的墨盒芯片，其中，所述IBG电路包括：
在第一输出节点处串联连接的第一晶体管和第二晶体管；以及
在第二输出节点处串联连接的第三晶体管和第四晶体管，所述第一晶体管的栅极连接到所述第三晶体管的栅极，所述第二晶体管的栅极连接到所述第四晶体管的栅极，
其中，所述栅极中的至少一个的掺杂浓度不同于其他栅极中的至少一个的掺杂浓度。
25.根据权利要求16所述的墨盒芯片，其中，所述IBG电路包括：
第一晶体管；以及
第二晶体管，所述第二晶体管在输出节点处与所述第一晶体管串联连接；
其中，所述第一晶体管是第一类型的晶体管或第二类型的晶体管，所述第一类型的晶体管的栅极区的掺杂水平不同于所述第二类型的晶体管的栅极区的掺杂水平；
其中，所述第一类型的晶体管或所述第二类型的晶体管被选择以至少部分地控制所述输出节点的输出信号。
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