CN105122722A - 用于防止逆向工程的安全半导体器件 - Google Patents

用于防止逆向工程的安全半导体器件 Download PDF

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CN105122722A CN201480013393.8A CN201480013393A CN105122722A CN 105122722 A CN105122722 A CN 105122722A CN 201480013393 A CN201480013393 A CN 201480013393A CN 105122722 A CN105122722 A CN 105122722A
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罗伯特·弗朗西斯·滕采尔
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Abstract

加密电路用于接收第一数字密钥和纯文本数据的输入，所述加密电路用于数学地操纵数字密钥和纯文本数据以把纯文本数据加密成加密数据，其中加密电路的至少一部分包括IBG电路。解密电路用于接收第二数字密钥和加密数据的输入，所述解密电路用于数学地操纵数字密钥和加密数据以把加密数据解密成纯文本数据，其中解密电路的至少一部分包括IBG电路。

Description

用于防止逆向工程的安全半导体器件
本申请要求2013年3月15日提交的美国专利申请US13/838,853的优先权，该美国专利申请是2013年1月11日提交的美国专利申请US13/739,429的部分连续案，是2011年7月29日提交的美国专利申请序列号US13/194,452的分案，要求2011年6月7日提交的美国临时专利申请序列号US61/494,172的权益，这些专利申请的全部内容以引用方式并入本文中。
技术领域
设计一种难以进行逆向工程从而保护电路设计的电子芯片。已知的逆向工程技术包括用于拆解芯片各层以暴露逻辑器件的方法。
背景技术
半导体拆解技术通常涉及把器件层成像、去除器件层、将下一层成像、去除该下一层等等，直到实现半导体器件的完整表现。通常，使用光学或电子显微镜实现层成像。可通过使用诸如研磨或抛光的物理手段，通过蚀刻特定化合物的化学手段，通过使用激光器或聚焦离子束技术(FIB)，或者通过任何能够去除各层的其它已知方法，进行层去除。图1示出通过拆解逆向工程技术成像的半导体层和区域中的一些。
一旦半导体器件拆解完成并且收集到成像信息，就可使用扩散、多晶硅、限定用于形成逻辑门的MOS器件的阱区、限定逻辑门如何互连的金属层，重新构造半导体器件的逻辑功能。图2示出半导体层如何限定MOS器件。
美国专利US7,711,964公开了一种保护逻辑配置数据的方法。逻辑器件的配置数据被加密并且使用硅密钥加密解密密钥。被加密的解密密钥和配置被传递到逻辑器件。硅密钥用于解密随后用于解密配置数据的解密密钥。这种方法带来的一个问题是，芯片没有受到保护而免于遭受如上所述的物理逆向工程。
许多其它密码学技术是已知的。但是，所有密码学技术易受到传统拆解技术的攻击。
公开了一种用于设计对抗这些技术的半导体器件的方法。该半导体器件包括没有明确表征器件功能的物理几何形状。例如，设计其中两种或更多种类型的逻辑器件具有相同物理几何形状的半导体器件。当执行拆解方法时，两个或更多个器件将表现出相同的物理几何形状，但是这两个或更多个器件具有不同的逻辑功能。这样防止有人执行逆向工程用观察器件几何形状的已知方法确定逻辑功能。
采用所公开的方法和器件将迫使逆向工程采用更困难的技术。这些技术更耗时，成本更高，更有可能有误差。
发明内容
本发明的方法和器件表现出难以使用已知技术进行逆向工程的半导体器件。
在本发明的一个方面，一种安全装置包括：加密电路，其用于接收第一数字密钥和纯文本数据的输入，所述加密电路用于数学地操纵所述数字密钥和所述纯文本数据，以将所述纯文本数据加密成加密数据，其中，所述加密电路的至少一部分包括IBG电路。在本发明的另一个方面，一种安全装置包括：解密电路，其用于接收第二数字密钥和加密数据的输入，所述解密电路用于数学地操纵所述数字密钥和所述加密数据，以将所述加密数据解密成所述纯文本数据，其中，所述解密电路的至少一部分包括IBG电路。
根据应依照附图阅读的以下实施例的详细描述，将更充分地理解本发明的这些和其它特征和目的。
在这点上，在详细说明本发明的至少一个实施例之前，应理解，本发明的应用不限于说明书中阐述或附图中示出的构造的细节和组件的布置。本发明能够具有其它实施例并且以各种方式实践和执行。另外，应理解，本文中采用的措辞和术语以及摘要是出于描述的目的，不应该被视为限制。
如此，本领域的技术人员将理解，作为本公开基础的构思可容易地用作设计用于执行本发明的许多目的的其它结构、方法和系统的基础。因此，重要的是，权利要求可视为包括这种等同构造，只要它们不脱离本发明的精神和范围。
附图说明
附图并入且形成本说明书的部分，示出本发明的实施例，与描述一起用于说明本发明的原理，其中
图1示出通过拆解逆向工程技术成像的半导体层和区域；
图2示出半导体层如何限定MOS器件；
图3示出对抗传统逆向工程技术的电路；
图4示出使用比较器的电路构造；
图5示出使用比较器的第二构造；
图6示出没有比较器的电路构造；
图7示出没有比较器的第二电路构造；
图8示出具有六个有源器件的电路构造；
图9A示出使用公开技术的多路复用器；
图9B示出使用本公开技术的多路复用器的第二实施例；
图10示出“NAND”逻辑功能的实现方式；
图11示出“NOR”逻辑功能的实现方式；
图12示出“INVERT”逻辑功能的实现方式；
图13示出“BUFFER”逻辑功能的实现方式；
图14示出“XOR”逻辑功能的实现方式；
图15示出“XNOR”逻辑功能的实现方式；
图16A示出具有有源组件的IBG器件；
图16B示出具有有源组件的IBG器件的替代实施例；
图17示出包括电阻器的电路；
图18示出具有有源器件的硅晶圆的侧视图；
图19示出按照本发明一个方面的两晶体管(2T)IBGROM电路；
图20示出按照本发明的2TIBGROM的2×2阵列；
图21示出按照本发明的2T体系结构ROM系统的功能框图；
图22示出按照本发明的2TIBGROM电路的替代实施例；
图23示出按照本发明的一方面的三晶体管(3T)IBGROM比特对电路；
图24示出按照本发明的3T体系结构ROM系统的功能框图；
图25示出按照本发明的包括至少一个IBG器件的成像盒芯片的框图；
图26示出按照本发明的包括与成像盒(imagingcartridge)附接的至少一个IBG器件的成像盒芯片的透视图；
图27示出按照本发明的包括IBG器件的示例性CMOS对的侧剖视图；
图28示出图27的示例性CMOS对的顶部平面图；
图29A和图29B示出按照本发明的IBG构造的剖视图，示出晶体管源/漏区和相关的注入互连；
图30和图31示出按照本发明的IBG比特内容如何可被编程以改变示例性基本逻辑块的逻辑功能的示例；
图32A是表现为场效应晶体管(FET)的半导体器件的平面图；
图32B、图32C和图32D是图32A的半导体器件的剖视图；
图33A和图33B示出现有技术的器件；
图34描绘按照本发明的IBG器件的硅化物层的伪造边缘；
图35示出按照本发明的IBG电路；
图36至图38示出按照本发明的IBG加密和解密系统的框图；
图39示出按照本发明的IBG受保护安全视频传输系统；
图40示出按照本发明的IBG受保护智能卡系统；
图41示出按照本发明的IBG受保护RFID系统；
图42示出按照本发明的形成IBG受保护安全系统的方法；
图43示出发送被加密数据并且解密数据。
具体实施方式
包含逻辑功能的许多半导体工艺提供了用于不同环境的不同类型的金属氧化物半导体(MOS)器件。例如，一个器件可只在较低电压下操作并且可被调整尺寸使得具有最小几何形状。另一个器件可在较高电压下操作并且无法被调整尺寸以具有最小几何形状。使用这种类型的器件允许半导体器件连接到外部信号，相比于内部最小尺寸的器件，这些外部信号的电压较高。
前述例子中的那种类型的MOS器件通常受扩散材料的电特性控制。通过利用离子注入剂量和能量略微更改此材料的原子结构，改变这些特性。这个过程一般被描述为“掺杂”。无法通过传统的逆向工程拆解技术检测电特性的这种略微变化。
为了提供对抗这些逆向工程技术的器件，开发出隐形偏置发生器(IBG)。IBG可被定义为具有至少两个内部器件的电子器件，其中，无法使用内部器件的物理几何形状确定IBG的操作特性。
IBG的一个示例是内部器件二者具有相同几何形状但以不同方式操作的器件。例如，第一器件可以是在第一电压电平下操作的晶体管并且第二器件是在不同电压电平下操作的晶体管。在另一个示例中，第一器件是硅化物电阻器而第二器件是非硅化物电阻器。在另一个示例中，导电墨水用于形成电子电路并且对于这些元件中的两个，墨水中导电材料的量是变化的。
IBG的另一个示例是其中两个内部器件具有不同几何形状而具有相同操作特性的器件。例如，第一器件可以是以第一特性操作的晶体管，并且第二器件较大，是以相同特性操作的晶体管。在另一个示例中，第一器件是硅化物电阻器而第二器件是非硅化物电阻器。在另一个示例中，导电墨水用于形成电子电路并且对于这些元件中的两个，墨水中导电材料的量是变化的。
IBG电路的另一个示例包括具有多种可能的几何形状和多种可能的操作特性的器件，在给定几何形状和操作特性之间不存在明显的相关性。
图3示出有效制止半导体器件拆解技术的示例性IBG电路300。电路300包括第一IBG器件，第一IBG器件包括串联连接在电源(VCC)和地之间的P沟道器件301和N沟道器件303。第二IBG器件包括也串联连接在VCC和地之间的P沟道器件302和N沟道器件304。在本发明的一个方面，器件301至304可包括MOS晶体管。在优选实施例中，器件301至304也可表现出相同的器件几何形状。P沟道器件301、302上的栅是悬浮的，因为它们没有被提供输入信号(悬浮栅)并且被借助漏泄电流充电至大致VCC减去器件301和302的阈值电压得到的电压电平，各阈值电压是不相关的。N沟道器件303、304上的栅也是悬浮栅并且被借助漏泄电流充电至大致地加上器件303和304的阈值电压得到的电压电平。
各器件301至304可包括器件的源和漏之间的导通沟道。通过器件301至304的栅的扩散(也被称为注入)区的掺杂水平，确定导通沟道的深度，进而确定P和N沟道器件结上的电压电平(在图3中被标记为VA和VB)。在本发明的一个方面，器件301至304在保持相同的器件几何形状的同时，形成有对于器件301至304中的至少一些而言不同的掺杂水平(也被称为杂质水平)，从而导致器件结VA和VB具有不同的电压电平。比较器310检测VA和VB的电压电平并且基于这些电压偏置电平的差异，输出逻辑“1”和“0”。VA和VB可以是任何电压电平，因比较器310的逻辑判据是基于这些电压的差异。在优选实施例中，图3的电路包含对于P和N沟道器件301至304而言相同的几何形状，从而造成器件301至304之间有掺杂水平差异以控制器件结VA和VB的电压电平的差异。例如，如果器件301和303被掺杂以形成低压MOS晶体管(如2.5V)并且如果器件302和304被不同地掺杂以形成高压MOS晶体管(如3.3V)，则器件结VA处于比器件结VB高的电压，比较器的输出将是逻辑“1”。又如，如果器件301和304被掺杂以形成低压MOS晶体管并且如果器件302和303被掺杂以形成高压MOS晶体管，则器件结VA处于比器件结VB低的电压，比较器的输出将是逻辑“0”。在进行逆向工程拆解技术时，该电路的逻辑功能是隐形的，因为器件结VA和VB的操作电压是受掺杂水平控制的并且不能通过传统技术确定这些掺杂水平。
对于提供不同类型的MOS器件(诸如，上述的高压器件和低压器件)的半导体技术，IBG电路的优点在于，可用当前方法容易地构造IBG电路。另外，按照本发明的一个方面的IBG电路可用于通过变化高压器件和低压器件的数量，形成多个不同的逻辑单元。
图4示出按照本发明的一个方面的示例性电路420，电路420包括IBG和产生逻辑“1”或高输出的电平移位器电路。电路420的IBG部分包括均具有悬浮栅输入的晶体管401、402、405和406。P沟道晶体管401与N沟道晶体管405串联连接于输出节点401A，P沟道晶体管402与N沟道晶体管406串联连接于输出节点402A。电路的IBG部分的各晶体管可以是P型或N型器件。另外，各晶体管可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作，而低压器件在2.5V下操作。在示例性实施例中，晶体管402是低压P型器件，晶体管401是高压P型器件，晶体管405是低压N型器件，晶体管406是高压N型器件，从而导致输出节点402A处的电压电平高于输出节点401A处的电压电平。例如，晶体管401和405可在输出节点401A处产生大约100mV的电压电平并且晶体管402和406可在输出节点402A处产生大约1.5V的电压电平。这些输出电平达不到VCC和地，这是由于晶体管401、402、405和406没有因被漏泄电流充电的其悬浮栅上的电荷而完全导通或截止。晶体管401、402、405和406被选择成确保输出节点401A和402A的电压电平使得一个电压电平高于晶体管407和408的阈值电压而另一个电压电平低于晶体管407和408的阈值电压，如下所述。
由于晶体管401、402、405和406的栅的电压电平，导致IBG电路的输出节点401A和402A的电压电平不足以与数字逻辑直接相互作用。为了与数字逻辑正确相互作用，来自输出节点401A和402A的信号被输入到包括晶体管403、404、407和408的电平移位电路。晶体管403和404可包括低压P型器件并且晶体管407和408可包括低压N型器件。与电平移位电路的N沟道晶体管408的栅和IBG电路的输出节点402A连接的IBG电路的输出节点401A连接到电平移位电路的N沟道晶体管407的栅。在示例性实施例中，N沟道晶体管可具有大约700mV的阈值电压。因此，输入到晶体管408的栅的节点401A的100mV电压电平将使晶体管408“截止”并且输入到晶体管407的栅的1.5V电压电平将使晶体管407“导通”。因此，晶体管403将“截止”并且晶体管404将“导通”，从而导致电平移位电路的输出是逻辑“1”或高(HI)。
图4还示出按照本发明的一个方面的示例性电路430，示例性电路430包括IBG和产生逻辑“0”或低输出的电平移位电路。电路420的IBG部分包括均具有悬浮栅输入的晶体管409、410、413和414。P沟道晶体管409与N沟道晶体管413串联连接于输出节点409A，P沟道晶体管410与N沟道晶体管414串联连接于输出节点410A。电路的IBG部分的各晶体管可以是P型或N型器件。另外，各晶体管可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作，而低压器件在2.5V下操作。在示例性实施例中，晶体管409是低压P型器件，晶体管410是高压P型器件，晶体管413是高压N型器件，晶体管414是低压N型器件，从而导致输出节点409A处的电压电平高于输出节点410A处的电压电平。例如，晶体管410和414可在输出节点410A处产生大约100mV的电压电平并且晶体管409和413可在输出节点409A处产生大约1.5V的电压电平。晶体管409、410、413和414被选择成确保输出节点409A和410A的电压电平使得一个电压电平高于晶体管415和416的阈值电压而另一个电压电平低于晶体管415和416的阈值电压，如下所述。
由于晶体管409、410、413和414的栅的电压电平，导致IBG电路的输出节点409A和410A的电压电平不足以与数字逻辑直接相互作用。为了与数字逻辑正确相互作用，来自输出节点409A和410A的信号被输入到包括晶体管411、412、415和416的电平移位电路。晶体管411和412可包括低压P型器件并且晶体管415和416可包括低压N型器件。与电平移位电路的N沟道晶体管416的栅和IBG电路的输出节点410A连接的IBG电路的输出节点409A连接到电平移位电路的N沟道晶体管415的栅。在示例性实施例中，N沟道晶体管可具有大约700mV的阈值电压。因此，输入到晶体管416的栅的节点409A的1.5V电压电平将使晶体管416“导通”并且输入到晶体管415的栅的100mV电压电平将使晶体管415“导通”。因此，晶体管412将“截止”并且晶体管411将“导通”，从而导致电平移位电路的输出是逻辑“0”或低(LO)。
如上所述，电路420提供“高(HI)”电压输出而电路430提供“低(LO)”电压输出。电路420的IBG晶体管401、402、405和406的几何形状和大小可与电路430的IBG晶体管409、410、413和414的几何形状和大小相同。两个器件之间唯一可分辨的差异是高压晶体管和低压晶体管的掺杂水平。因为电路420的IBG晶体管的大小和几何形状可与电路430的IBG晶体管相同，所以不可使用传统逆向工程拆解技术确定这两个器件之间的差异。
图5示出输出“高(HI)”或“低(LO)”输出的IBG电路和电平移位电路的第二示例。类似于图4中示出的实施例，存在16个晶体管器件(501至516)。晶体管中的每个可以是P型或N型器件。另外，各器件可以是高压器件或低压器件。在优选实施例中，高压器件在3.3V下操作，而低压器件在2.5V下操作。在示例性实施例中，晶体管502、503、504、509、511和512是低压P型器件。晶体管501和510是高压P型器件。晶体管505、507、508、514、515和516是低压N型器件。晶体管506和513是高压N型器件。器件520提供“高(HI)”电压输出，而器件530提供“低(LO)”电压输出。器件520的IBG晶体管501、502、505和506的几何形状和大小可与器件530的IBG晶体管509、510、513和514的几何形状和大小相同。这两个器件之间唯一可分辨的差异是高压晶体管和低压晶体管的掺杂水平。因为器件520的IBG晶体管的大小和几何形状与器件530的IBG晶体管的大小和几何形状相同，所以不可能使用传统逆向工程拆解技术确定这两个器件之间的差异。
如果半导体芯片包含如图4或图5中描述的IBG，则有人尝试使用拆解技术进行逆向工程来确定布置在芯片上的IBG器件的功能是极其困难的，因为内部器件的几何形状是相同的。
图6和图7示出电路的输出的电压电平足以直接与芯片上的器件相互作用的IBG的示例。在图6中，器件601是高压P型器件(诸如，3.3V)，器件602是低压P型器件(诸如，2.5V)，器件603是低压N型器件并且604是高压N型器件。通过将器件601的栅连接到器件602的栅，这些器件共用漏泄电流，从而导致高压器件601完全截止并且低电压器件602完全导通。类似地，通过将器件603的栅连接到器件604的栅，这些器件共用漏泄电流，从而导致低压器件603完全导通并且器件604完全截止。输出节点601A将足以接近地以用作逻辑“0”并且与其它CMOS器件直接连接并且输出节点602A将足以接近VCC以用作逻辑“1”并且与其它CMOS器件直接连接。
在图7中，器件701是诸如2.5V的低压P型器件，器件702是诸如2.5V的高压P型器件，器件704是低压N型器件并且703是高压N型器件。通过将器件701的栅连接到器件702的栅，这些器件共用漏泄电流，从而导致低压器件701完全导通并且高压器件702完全截止。类似地，通过将器件703的栅连接到器件704的栅，这些器件共用漏泄电流，从而导致高压器件703完全截止并且低压器件704完全导通。输出节点701A将足以接近VCC以用作逻辑“1”并且与其它CMOS器件直接连接并且输出节点702A将足以接近地以用作逻辑“0”并且与其它CMOS器件直接连接。
IBG晶体管601、602、603和604的几何形状和大小可与IBG晶体管701、702、703和704的几何形状和大小相同。IBG晶体管601、602、603和604的几何形状和大小可彼此不同。IBG晶体管701、702、703和704的几何形状和大小可彼此不同。另外，栅相连晶体管的栅处的电压电平相等。两个器件之间唯一可分辨的差异是高压晶体管和低压晶体管的掺杂水平。因为图6的IBG晶体管的大小和几何形状可与图7的器件的IBG晶体管相同，所以不可能使用传统逆向工程拆解技术确定这两个器件之间的差异。图6中示出的IBG具有与图7中示出的IBG相同的几何形状，唯一的差异是晶体管中的一些的掺杂水平。因此，如果使用图6中示出的IBG和图7中示出的IBG设计芯片，则确定因各设计造成的器件功能差异是非常困难的。
图6中示出的IBG可包括不同的构造。在一个示例中，器件601是低压P型器件，器件602是高压P型器件，器件603是低压N型器件并且604是高压N型器件。在另一个示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是高压N型器件并且604是高压N型器件。在另一个示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是低压N型器件并且604是低压N型器件。在另一个示例中，器件601是高压P型器件，器件602是低压P型器件，器件603是低压N型器件并且604是高压N型器件。四个器件IBG可能存在总共十六个构造。
图8示出IBG电路的另一个实施例。器件801、802、803被示出为P型器件并且可以是高压器件或低压器件的任何组合。器件804、805、806被示为N型器件并且可以是高压器件或低压器件的任何组合。然而，示出的六个器件可以是P型器件和N型器件的任何组合。六个器件IBG具有总共64个可能的构造。此外，IBG可包括任何数量的有源器件，具有2的“n”次方种组合，其中，n是有源器件的数量。
图9A和图9B示出包括多路复用器的IBG电路。因为IBG电路可用于选择逻辑功能，所以与将两个输入中的一个有效引导到其输出的数字多路复用器相结合地实现这些电路是方便的。这些基于IBG的多路复用器仅仅基于IBG功能选择输入。在图9A中，晶体管901、902、905和906包括IBG电路并且晶体管903、904、907和908包括多路复用器。在图9B中，晶体管911、912、915和916包括IBG电路并且晶体管917、918、913和914包括多路复用器。在图9A中，器件901和906是3.3V器件，而器件902、903、904、905、907和908是2.5V器件。反相器910提供输入A的反相和输入B的反相。在图9B中，器件912和915是3.3V器件，而器件911、913、914、916、917和918是2.5V器件。反相器920提供输入A的反相和输入B的反相。基于IBG晶体管901、902、905和906的输出，图9A中示出的多路复用器选择B输入，而基于IBG晶体管911、912、915和916的输出，图9B中示出的多路复用器选择A输入。两个器件之间唯一可分辨的差异是高压晶体管和低压晶体管的掺杂水平。因为图9A的晶体管的大小和几何形状可与图9B的晶体管相同，所以不可以使用传统逆向工程拆解技术确定这两个器件之间的差异。图9A中示出的IBG可具有与图9B中示出的IBG相同的几何形状，唯一的差异是晶体管中的一些的掺杂水平。因此，如果使用图9A中示出的电路和图9B中示出的电路设计芯片，则确定因各设计造成的器件功能差异是非常困难的。这些电路之间的唯一差异是3.3V和2.5V器件的构造。
图10代表“NAND”逻辑功能的实现方式，图11示出“NOR”逻辑功能的实现方式。在图10中，NAND门1010和NOR门1011的输出通向基于IBG的多路复用器1012(诸如，图9A中示出的IBG电路多路复用器)，以选择NAND门1010的输出。在图11中，NAND门1110和NOR门111的输出通向基于IBG的多路复用器1112(诸如，图9B中示出的IBG电路多路复用器)，以选择NOR门1111的输出。在进行逆向工程期间，这两种实现方式看上去是一样的，因为这些构造之间的差异是IBG电路。在没有得知IBG电路的情况下，这些构造的逻辑功能是不明确的。
图12示出包括反相器1201和被实现为选择反相输入的基于IBG的多路复用器1202(诸如，图9A中示出的IBG电路多路复用器)的逻辑功能“INVERT”的实现方式。图13示出包括反相器1301和被实现为选择非反相输入的基于IBG的多路复用器1302(诸如，图9B中示出的IBG电路多路复用器)的逻辑功能“BUFFER”的实现方式。图14示出包括异或门1401、反相器1403和被实现为选择门1401的输出的基于IBG的多路复用器1402(诸如，图9A中示出的IBG电路多路复用器)的逻辑功能“XOR”的实现方式。图15示出包括同门(exclusivenorgate)1501、反相器1503和被实现为选择反相器1503的输出的基于IBG的多路复用器1502(诸如，图9B中示出的IBG电路多路复用器)的逻辑功能“XNOR”的实现方式。如同之前的示例，对具有图12的“INVERT”和图13的“BUFFER”二者的芯片进行逆向工程将难以执行，因为“INVERT”和“BUFFER”将具有相同的外观。对具有图14的“XOR”和图15的“XNOR”二者的芯片进行逆向工程是困难的，因为“XOR”和“XNOR”具有相同的外观。如上所述，在没有得知基于IBG电路的多路复用器的逻辑操作情况下，每对实现方式都是不明确的。
抗逆向工程遏制的高电压/低电压方法的一个优点是，大部分过程支持这个区分。许多实现方式被设计成使用低电压内部电压，因为随着特征的大小减小，内部电压减小。但是，芯片外部的许多器件以较高电压操作并且芯片必须能够与这些器件连接。因此，使用较高电压的器件仍然在被使用并且正在开发中。可以使用P器件和N器件之间的小掺杂变化来实现低电压装置和高电压装置之间的差异。
上述IBG器件包括使用掺杂水平来控制器件特性的有源器件。举例来说，已知在特定工艺中，2.5V和3.3V器件之前的掺杂浓度差异是大约8×E16原子/cm3。掺杂密度差异低于1×E17的结构是IBG设计的候选结构。在图16中的是IBG的示例。
除了2.5V器件和3.3V器件，器件的许多其它组合也是可以的。例如，2.5V可与5V器件一起使用。1.8V器件、1.5V器件或1.2V可与3.3V器件一起使用。1.2V器件可与1.8V或2.5V器件一起使用。1.0V器件可与1.8V器件、2.5V器件或3.3V器件一起使用。0.85V器件可与1.8V器件、2.5V器件或3.3V器件一起使用。这个清单只是示例性的并且可使用可用相同物理几何形状制成的器件的任何组合。
之前的示例示出使用有源器件的IBG期间的可能实现方式中的一些。另一种实现IBG器件的方式是使用无源器件。可使用硅化物多晶硅电阻器和非硅化物多晶硅电阻器制成IBG。第一器件用于将第一偏置电压设置为有源偏置电压并且第二器件用于将第二偏置电压设置为有源偏置电压。硅化物多晶硅电阻器和非硅化物多晶硅电阻器之间的差异对于传统逆向工程技术而言将并不明显，因为电阻器具有相同的几何形状。图16A示出IBG器件的示例。图16B示出IBG器件的其它示例。
多晶硅具有相当高的电阻，大约几百μΩ-cm。多晶硅电阻器件承受这种高电阻，因为随着器件尺寸缩小，多晶硅本地互连的电阻增大。这个增大的电阻造成功耗增大和较长的RC时间延迟。在多晶硅器件中添加硅化物，因为硅化物的添加使电阻减小并且使器件速度提高。可使用比多晶硅具有小得多电阻的任何硅化物。硅化钛(TiSi2)和硅化钨(WSi2)是公共使用的两种硅化物。
接下来，描述形成硅化物器件的一种方法。传统上，使用自对准硅化物工艺形成硅化钛。初始地，使用化学溶液清洁晶圆表面，以去除污染物和颗粒。接下来，使用氩气在真空腔室中溅射晶圆，以从晶圆表面去除原生氧化物。接下来，溅射晶圆表面的层，以在晶圆表面上沉积钛层。这导致晶圆具有暴露于源/漏和多晶硅栅顶部的硅。接下来，通过使用热退火工艺，在多晶硅上形成硅化钛。例如，可在快速热工艺中执行退火，以在多晶硅顶部和源/漏的表面上形成硅化钛。因为钛没有与二氧化硅反应，所以只在多晶硅直接接触钛的地方形成硅化物。接下来，通过使用湿蚀刻工艺去除未经处理的钛，以使未反应的钛接触双氧水(H2O2)和硫酸(H2SO4)的混合物。最后，将晶圆退火，以增大硅化钛的粒径。增大的粒径提高了晶圆的导电性并且减小了晶圆的接触电阻。
可在IBG器件中控制的另一种特性是阈值电压。可通过阈值调节注入控制MOS晶体管的阈值。使用离子注入工艺确保电子系统的电源电压可将IC芯片中的MOS晶体管导通和截止。阈值调节注入是低能量且低电流注入工艺。通常，在栅氧化物生长之前，执行阈值调节注入。对于CMOSIC芯片，需要两个阈值调节注入工艺，一个针对p型，一个针对n型。
在IBG器件中，上述工艺可用于制造具有相同物理尺寸并且具有不同电阻的电阻器。相反地，该工艺可用于制造具有不同几何形状和相同电阻的电阻器。
图17示出用硅化物电阻器实现的IBG器件的示例。电压源VCC连接到具有电阻器1701、1702、1703、1704的电路。在所有电阻器都具有相同物理几何形状的情况下，可通过上述方法设置电阻器的电阻，使其具有两个不同的电阻大小。例如，电阻器1701和1704可以是非硅化物电阻器，而电阻器1702和1703是硅化物电阻器。在这个示例中，如果Va小于Vb，则器件的输出是逻辑“1”。如果Va大于或等于Vb，则器件的输出是逻辑“0”。
在另一个实施例中，可使用导电墨水形成器件。导电墨水用于在各种衬底材料上印刷电路。导电墨水包含诸如粉末状或薄片状银材料的导电材料。
导电墨水可用于实现IBG电路，因为用于印刷电路的导电墨水的性质可有所变化，以形成具有不同性质的器件。例如，可使用具有一定量导电材料的导电墨水，印刷一些器件。那么，具有更多(或更少)导电材料的导电墨水用于印刷电路的另一部分。那么，电路可具有看上去近似并且以不同方式操作或者看上去不同并且一样操作的器件。
对IBG电路进行逆向工程的一种可能方法是物理地测量电路中的器件。可使用探针进行这个操作以测量电路产生的实际电压。为了挫败这种逆向工程方法，IBG单元被随机放置，在整个设计中间隔开。这样使得更难以探测对该设计进行逆向工程所需的大量IBG电路。
在替代实施例中，所使用的那些类型的IBG电路是随机分布的。例如，使用IBG电路实现每个第三“AND”门，而使用IBG电路实现每个第四“NAND”门。随着IBG电路实现的器件的数量增加，对芯片进行逆向工程的难度增大。另外，随着IBG电路实现的逻辑器件的类型的数量增加，对芯片进行逆向工程的难度增大。
在另一个实施例中，可制成其中具有逻辑器件的逻辑块。在各逻辑块内，IBG被随机分布在逻辑块内。结果，各逻辑块内的不同类型的逻辑器件包括IBG器件。
在另一个实施例中，制成具有逻辑器件的逻辑块。设计者确定逻辑块的临界点并且使用IBG实现临界点。临界点是逻辑块内的必须得知功能或输出值以确定逻辑块功能的点。用IBG实现逻辑块内的临界点是有利的，因为这确保了IBG在防止逆向工程方面的效果最强。不能确定临界点的值一定会阻碍逆向工程人员确定逻辑块的正确功能。
例如，如果逻辑块是加法器(ADDER)，则取代输出中的数字可使得不可以确定加法器的功能。这是因为，尝试对芯片进行逆向工程从而监测逻辑块功能的人员将预料加法器的特定输出。当被取代的数字没有提供预期结果时，确定逻辑块没有正用作加法器。
所公开系统和方法的另一个优点是可使用标准工具和技术设计该芯片。在下面的段落中描述设计芯片的方法。
设计者创造芯片和芯片内的逻辑块的整体设计。以诸如Verilog或VHDL的已知硬件设计语言创造设计。接着，设计被合成为标准逻辑，以将设计转换成优化的门级。可使用诸如TalusDesign、EncounterRTLDesigner和DesignComplier的标准合成工具执行合成。该合成使用供应商提供的标准单元库(standardcelllibrary)将逻辑块映射到标准逻辑。接下来，使用布局布线工具形成设计的物理实现方式。这个步骤涉及形成平面布置图、电网、布置标准单元、实现时钟树并且铺设单元和输入/输出引脚之间的连接。布局布线工具的一些示例是TalusVortex、EncounterDigitalImplementation和ICCompiler。使用这个过程，存在使用IBG器件设计芯片的各种方式。一种方式是创建和表征一个或多个新标准单元库并且在该过程开始时使用一个或多个新标准单元。另一种方法是在布局布线步骤中布置IBG器件，无论是自动还是手动的。
设计芯片的另一种方法是设计者使用示意性输入工具创造设计。设计者用手创建包括基础逻辑门的电路。设计者可使用卡诺图(Karnaugh-map)优化逻辑功能。使用布局输入工具形成设计的物理实现方式。设计者绘出多边形来代表用硅实现的实际层。使用这种方法，设计者将IBG器件放置在任何所需位置。
因为上述器件导致难以使用传统拆解技术进行逆向工程的设计，所以可实现另一种方法对芯片进行逆向工程。逆向工程的另一种已知方法是探测启用时的器件，以建立内部器件的操作值。为了执行这些方法，逆向工程必须去除晶圆的一些层以暴露器件的输出接触件。使这种技术更难以进行的一种方式是如上所述随机布置逻辑器件。另一种技术是设计物理上对抗这些技术的芯片。
图18示出对抗芯片电子测试的硅晶圆的各层。晶圆具有包括扩散层的基体层1801。氧化物层1802在扩散层1801的顶部上。多晶硅层1803位于氧化物层的顶部上，使金属层11804位于其上。在金属层11804中形成信号输出。金属层21805位于金属层11804的顶部上。在金属层21805中形成栅连接件。用这个布局，必须去除金属层21805的一部分，以探测位于金属层11804中的信号输出。去除金属层21805的一部分破坏了器件的栅连接件，进而禁用器件。因此，尝试探测器件的逆向工程人员将在进行逆向工程过程期间破坏器件的功能。
在上述技术中的一些中，使用器件的输出电压电平确定器件的操作。但是，可使用器件的任何其它操作特性。例如，可在IBG中使用器件的上升时间、消耗的电流或操作温度。另外，器件的不止一种物理特性可发生变化。例如，可控制几何形状和掺杂水平以实现IBG。
公开的系统和方法的另一个优点是，它可用任何类型的电子器件实现。例如，可用上述技术实现只读存储器(ROM)并且通过IBG电路的物理实现方式保护存储器的内容。这使得在不需要复杂加密技术的情况下，启用受保护的存储器器件。
IBGROM电路可以是对硬件反向工程技术极具抵抗力的掩模型存储器技术。IBGROM电路可以是基于比特对的N和P沟道器件，这些沟道器件的掺杂密度差异太小，以致不能通过光学区分技术确定。IBGROM使用光学逆向工程工艺增加读取存储器的复杂度和成本，从而产生存储在IBGROM中的数据的安全环境。
图19示出按照本发明一个方面的两晶体管(2T)IBGROM电路1900。2TIBGROM电路1900包括第一N沟道晶体管1902，第一N沟道晶体管1902具有与第一N沟道晶体管1902的源端连接的输出节点1904。第一N沟道晶体管1902被选择成使器件几何形状和包括掺杂特性的器件特性适于在第一N沟道晶体管1902连接到P沟道器件时将输出节点1904偏置成指示二进制1的预定电压电平或指示二进制0的预定电压电平，以下更详细进行描述。二进制1和二进制0之间的掺杂特性差异太小，以致通过光学技术检测不到。第一N沟道晶体管1902的栅端是悬浮栅，因此没有连接到输入信号。第一N沟道晶体管1902的漏端连接到地。2TIBGROM电路1900还包括连接在输出节点1904和数据总线1908之间的第二N沟道晶体管1906。字线1910连接到第二N沟道晶体管1906的栅。第二N沟道晶体管1906像通道晶体管一样操作并且通过字线1910被导通。当通道晶体管1906通过字线1910被导通时，通道晶体管将输出节点1904的预定电压电平传递到数据总线1908。
公共P沟道电路1910也连接到数据总线并且提供漏泄电流以当通道晶体管1906导通时为第一N沟道晶体管1902中的悬浮栅充电。公共P沟道电路1910包括串联连接的P沟道晶体管1912和虚设P和N晶体管对1914。P沟道晶体管1912和虚设P晶体管的栅相连，从而当通道晶体管1906导通时，形成第一N沟道晶体管1902正常操作所需的漏泄分布。预定电压电平在通过晶体管1906导通时将只存在于输出节点1904，从而将公共P沟道电路1910连接到晶体管1902，以提供用于操作N沟道晶体管1902的漏泄电流。
图20示出按照本发明的2TIBGROM2000的2×2阵列。2×2IBGROM包括四个N沟道晶体管2002、2004、2006和2008及其相关的通道晶体管2012、2014、2016和2018。这四个N沟道晶体管2002、2004、2006和2008具有输出节点2003、2005、2007和2009。N沟道晶体管2002、2004、2006和2008被选择成使器件几何形状和包括掺杂特性的器件特性适于在N沟道晶体管2002、2004、2006和2008连接到P沟道器件时将输出节点2003、2005、2007和2009偏置成指示二进制1的预定电压电平或指示二进制0的预定电压电平，以下更详细进行描述。二进制1和二进制0之间的掺杂特性差异太小，以致通过光学技术检测不到。晶体管2002和2004均是第一字的部分，它们的通道晶体管2012和2014通过被第一字线2020导通。晶体管2006和2008均是第二字的部分，它们的通道晶体管2016和2018通过第二字线2022被导通。通道晶体管2012和2016的输出连接到第一数据总线2030并且通道晶体管2014和2018的输出连接到第二数据总线2032。
当字线2020被断言时，通道晶体管2012和2014导通并且通道晶体管2012和2014将输出节点2003和2005的预定电压电平传递到数据总线2030和2032。当字线2022被断言时，通道晶体管2016和2018导通并且通道晶体管2016和2018将输出节点2007和2008的预定电压电平传递到数据总线2030和2032。
第一公共P沟道电路2040连接到第一数据总线2030并且像晶体管2002和2006的公共P沟道一样操作，第二公共P沟道电路2042连接到第二数据总线2032并且像晶体管2014和2018的公共P沟道一样操作。预定电压电平在通道晶体管2012和2014导通时将只存在于输出节点2003和2005，从而将公共P沟道电路2040连接到晶体管2002和2004，以提供用于操作N沟道晶体管2002和2004的漏泄电流。类似地，预定电压电平在通道晶体管2016和2018导通时将只存在于输出节点2007和2009，从而将公共P沟道电路2042连接到晶体管2006和2008，以提供用于操作N沟道晶体管2006和2008的漏泄电流。
图21示出按照本发明的2T构造ROM系统的功能框图2100。地址解码单元2102接收从外部系统读取的地址并且解码该地址，以选择与将从IBGN沟道器件阵列2104读取的数据的字对应的字线。公共P沟道器件2106连接到各数据线输出2104。读放大器2108放大输出的数据的字，以将数据的字从阵列2104输出的电压电平转换成与数字逻辑电路中的逻辑“1”和逻辑“0”对应的电平。读放大器在数据总线2110上发送放大的数据。
图22示出按照本发明的2TIBGROM电路2200的替代实施例。相比于图20中示出的2TIBGROM电路2000，N沟道IBG晶体管2002和2004的栅和N沟道IBG晶体管2006和2008的栅以比特对方式连接。相比于2TIBGROM电路2000，连接这些N沟道栅使晶体管2002、2004、2006和2008的栅电容和漏泄电流增大。这允许具有较小几何形状的较小几何IBG单元正确操作且更快安定。
图23示出按照本发明的一个方面的三晶体管(3T)IBGROM比特对电路2300。3TIBGROM比特对电路2300包括第一晶体管对，第一晶体管对具有通过输出节点2306与N沟道晶体管2304串联连接的P沟道晶体管2302。第二晶体管对具有通过输出节点2312与N沟道晶体管2310串联连接的P沟道晶体管2308。晶体管2302的栅连接到晶体管2308的栅，从而允许这些器件共用漏泄电流。类似地，晶体管2304的栅连接到晶体管2310的栅，从而允许这些器件也共用漏泄电流。晶体管2302和2304被选择成使器件几何形状和包括掺杂特性的器件特性适于将输出节点2306偏置成指示二进制1的预定电压电平或指示二进制0的预定电压电平。二进制1和二进制0之间的掺杂特性差异太小，以致通过光学技术检测不到。
N沟道晶体管2314连接在输出节点2306和数据总线2316之间。N沟道晶体管2318连接在输出节点2312和数据总线2320之间。字线2322连接到像通道晶体管一样操作并且通过字线2322被导通的N沟道晶体管2314的栅。字线2322还连接到像通道晶体管一样操作并且通过字线2322被导通的N沟道晶体管2318的栅。当字线2322被断言时，通道晶体管2314和2318将输出节点2306和2312的预定电压电平传递到数据总线2316和2320。
图24示出按照本发明的3T构造ROM系统的功能框图2400。地址解码单元2402接收从外部系统读取的地址并且解码该地址，以选择与将从IBGP和N沟道器件阵列2404读取的数据的字对应的字线。读放大器2408放大输出的数据的字，以将数据的字从阵列2104输出的电压电平转换成与数字逻辑电路中的逻辑“1”和逻辑“0”对应的电平。读放大器在数据总线2410上发送放大后的数据。
在本发明的另一个方面，将安全防护与IBGROM电路阵列一起利用。IBGROM电路阵列可包括以蜿蜒方式敷设在该阵列表面上方以得到包括该阵列的器件的地(GND)连接的顶部金属迹线或跑线(run)。例如，安全防护可布置在图18的第二金属层1805上方。任何切割安全防护对阵列进行逆向工程的尝试将造成IBGROM电路失效，从而使操作期间的任何电路测量变复杂。在被修复后，切割将表现出增大的DC电阻，从而限制可成功完成的修复的数量。
在成像行业，再造和翻新诸如调色剂盒、鼓盒、喷墨盒等各种类型的可更换成像盒的市场日益增大。例如，这些成像盒用于诸如激光打印机、经典印刷复印件、喷墨打印机、传真机等成像装置。成像盒一旦被用完，就不可用于它们最开始意图的目的。在没有翻新工艺的情况下，这些盒将只是被丢弃，即使盒本身仍然还可能有寿命。结果，专门开发出解决这个问题的技术。这些工艺可需要例如拆开盒的各种结构、更换调色剂或墨水、清洁、调节或更换任何用坏的组件并且重新组装成像盒。例如，如果成像盒包括诸如有机光导体(OPC)鼓的鼓或辊，则该鼓或辊可被更换或翻新。
一些调色剂盒可例如包括带有存储器装置的芯片，该存储器器件用于存储与诸如打印机的和或成像装置相关的数据。成像装置可使用直接接触方法或利用射频(RF)通信的广播技术与芯片通信。诸如打印机的成像装置读取存储在盒存储器装置中的数据，以确定一定打印参数并且将信息传达给用户。例如，存储器可存储成像盒的型号编号，使得打印机可识别成像盒是与该特定成像装置兼容的成像盒。另外，举例来说，盒存储器可存储在成像盒的生命周期期间可预期从成像盒打印出的多页和其它可用数据。成像装置还可将某个数据写入存储器装置，诸如，关于盒中剩余调色剂的量的指示。存储在存储器装置中的其它数据可涉及调色剂盒的使用历史。
这种芯片通常被安装在盒上的诸如槽的位置，以允许当盒被安装在打印机中时打印机和调色剂盒之间正确进行通信。当正在再造调色剂盒时，如上所述，原始设备制造商(OEM)提供的芯片(诸如，Hewlett-Packard或Lexmark)可能需要被更换为第三方开发的兼容芯片。期望保护成像盒的芯片的电路设计。因此，包括难以进行逆向工程的一个或多个IBG器件的成像盒芯片将是极为有利的。
图25示出包括本申请中更详细描述的一个或多个IBG器件的按照本发明的成像盒芯片2500的功能框图。成像盒芯片2500可适宜地包括输入和输出(I/O)接口电路2502、控制器2504和存储器2506。I/O接口电路2502与控制器2504通信连接并且提供用于控制器2504的合适电子电路以与诸如打印机的成像装置通信。举例来说，对于利用射频(RF)进行通信的成像装置，I/O接口电路2502可包括射频(RF)天线和电路，并且为了与成像装置直接有线连接，I/O接口电路2502可包括一个或多个接触焊盘等和接口电路。
控制器2504控制成像盒芯片2500的操作并且为存储器2506提供功能界面，包括通过打印机控制从存储器2506读取数据以及将数据写入存储器2506。从成像盒芯片2500读取并且写入成像盒芯片2500的数据可包括打印机类型、盒序列号、有机光导体(OPC)鼓执行的转数(鼓计数)、制造日期、打印的页数(页计数)、调色剂剩余百分比、产量(预期的页数)、颜色指示符、调色剂用完指示符、调色剂量低指示符、未使用盒指示符(盒之前是否已经被再造)、作业计数(打印的页数和页类型)、可存储在存储器2506上的任何其它数据或程序指令。
控制器2504可合适地被实现为定制或半定制集成电路、可编程门阵列、来自存储器2506或其它存储器的微处理器执行指令、微控制器等。另外，控制器2504、存储器2506和/或I/O接口电路2502可被分开或组合于一个或多个物理模块。这些模块可被合适安装到印刷电路板，形成成像盒芯片2500。可使用本文中详细描述的一个或多个IBG器件实现控制器2504、存储器2506、I/O接口电路2502和任何其它电路中的一个或多个，以保护电路的操作免于遭受逆向工程。图26示出按照本发明的安装在成像盒2600上的成像盒芯片2500的示例性实施例的透视图。
图27和图28示出按照本发明的IBG器件的替代实施例，该IBG器件可被适当地注入成像盒芯片中，如上述的成像盒芯片。图27示出典型CMOS对的侧剖视图。图28示出典型CMOS对的顶部平面图。在P衬底2700中，形成N阱2702。借助注入，在N阱2702中形成p+源/漏2704和p+源/漏2706。在P衬底2700中，还存在通过注入形成的n+源/漏2708和n+源/漏2710。还存在通过注入形成的连接到Vcc源的n+区2712和2714和通过注入形成的连接到Vss源的p+区2716和2718。
多晶硅栅2720形成待形成的任何所需源和漏之间的沟道。硅化物层2722(为了图示，以夸大的厚度比例示出并且被示出为“侵蚀了”衬底表面)形成在n+区2712和2714、p+区2716和2718、p+源/漏2704和2706和n+源/漏2708和2710上方。按照本发明，通过包括将n+区2712和p+源/漏2704互连的选定硅化物层2740，形成IBG器件。与n+区2017和p+源/漏2704上方的硅化物层2722合并的硅化物层2740在硅化物2722形成的同时形成。一个或多个其它硅化物层可用于互连诸如在n+区2710和p+区2718之间的其它或所有有源区(如需要互连的电路设计组件将确定的并且设计者将优先掩饰的)。设计者可根据需要选择硅化物层2740的范围，使得用硅化物层互连替换标准的上层互连，以挫败潜在的逆向工程努力。硅化物层2740可能薄，诸如100埃，因此难以检测通过硅化物层2740进行的任何连接。在优选实施例中，硅化物层可形成在电路有源区中的至少一个有源区上方和用于通过硅化物区将有源区与其它区域互连的选定衬底区上方。另外，区域硅化物层可形成在至少第一有源层上方和用于通过硅化物将第一有源层和第二有源层互连的至少第二有源层上方。
在本发明的另一个方面，IBG电路提供掩饰的数字IC，进行逆向工程非常困难的IC的制造方法可在没有任何另外的制造步骤的情况下实现并且与计算机辅助设计(CAD)系统兼容，CAD系统允许方便构造许多不同种类的逻辑电路。为了实现这些目标，对于同一晶体管类型，使各单元内的晶体管的大小和内部几何形状相同，不同的逻辑单元将它们的晶体管布置成基本相同的空间图案，使得不能根据晶体管图案辨别出逻辑功能，这些晶体管被一齐以均一阵列布置在衬底上，使得不同逻辑单元之间的边界是类似地、不可辨别的。逆向工程师难以检测的导电的、重掺杂注入互连提供了各单元内的晶体管之间的互连，其中，互连的图案确定单元的逻辑功能。优选地，提供衬底上的所有晶体管之间的互连的均一图案，其中，通过添加相反导电类型沟道阻断注入，断开一些互连，使这些互连显现(它们看上去是导电连接，但实际是不导电的)，从而实现不同的逻辑功能。沟道阻断比它们所断开的互连短得多，优选地，使尺寸大致等于IC的最小特征尺寸。为了达到逆向工程师可分辨互连的程度，因为将检测不到沟道阻断，所以互连将都看上去是相同的，从而增强了电路掩饰。还通过在晶体管阵列上方提供金属引线的均一图案，阻碍逆向工程。形成重掺杂注入塞的均一图案，用于使各种晶体管与引线连接。通过与显现的晶体管间互连中采用的沟道阻断类似的沟道阻断来阻挡一些塞，使这些塞显现。因此，逆向工程师将不能够根据金属化或塞图案确定不同单元之间的边界或识别不同的单元类型。金属化优选地在多层中实现，其中，上层遮蔽下层和下伏IC之间的连接。优选地，通过同时注入互连和晶体管中具有相同导电类型的那些部分，并且还同时注入沟道阻断和晶体管中与沟道阻断具有相同导电类型的那些部分，制造这种掩饰电路。
图29A和图29B示出这种IBG构造2900的剖视图，示出晶体管源/漏区和相关的注入互连，包括使一些互连件显现而非有功能的沟道阻断。这些器件形成在半导体38中，出于例证目的，半导体38是硅，但可以是某种其它所需的半导体材料。在衬底38被示出为具有n掺杂的情况下，形成略微更重掺杂的p阱40。氧化物掩模42被放在衬底上方，在源和漏的所需位置带有开口。在按照本发明的可通过离子注入将源12S和漏12D互连的n沟道FET12的情况下，提供单个连续的掩模开口44，以注入漏12D、源12S、外部源塞ST和内部漏塞DT、连接件C1。然后，优选地，用诸如砷的合适n掺杂离子的泛光束(用标号46指示)，执行注入。不可用的沟道阻断部位CS1以与它们各自的塞和连接件相同的掺杂导电类型留下，而有源沟道阻断CSO被注入达到相反导电类型。这可以通过以下步骤来进行：在注入源和漏期间在CSO部位上方提供掩模并且在注入p沟道晶体管期间注入沟道阻断，或者通过将沟道阻断n+连同n沟道晶体管的剩余部分一起注入并且之后(或之前)执行受沟道阻断限制的双剂量p+注入。可按与之前不保险过程相同的方式执行该注入，唯一的不同是，现在是通过包括注入塞和连接件以及FET源和漏但不包括沟道阻断的各掩模中的较大开口进行注入。如传统处理中一样，单独的注入掩模48用于p沟道器件。单个连续开口50设置在塞和连接件和它们所连接的晶体管元件的掩模中；这些被示出为p沟道FET源2S、漏2D、漏塞DT、源塞ST和连接件C1。优选地，用诸如硼的合适p型掺杂物的用标号52指示的泛光束执行注入。需要处理时间或技术无差异，操作人员甚至不需要知道提供电路安全的掩模。然后，以传统方式完成这些电路，其中，FET沟道中进行阈值注入，以设置晶体管特性。场氧化物按常规放置，然后通过扩散或离子注入沉积和掺杂多晶硅，以形成沟道和互连。接下来，沉积电介质并且添加金属化层以建立输入、输出、偏置线和任何必要的单元联接。最后，将保护玻璃或其它合适的介电涂层放置在整个芯片上方。由于制造过程中唯一需要的变化是改造离子注入掩模的开口，因此可提供具有改造开口的新标准掩模集合并且将其用作电路设计过程的标准元件。这使得本发明尤其适于CAD系统，使设计者仅仅从这种门的库中选择所需的安全逻辑门设计。
在本发明的另一个方面，公开了逻辑结构块和使用结构块针对IBGCMOSASIC设计逻辑单元库的方法。用与下述相同的结构块构建的不同逻辑门将具有相同的晶体管连接示意并且还具有相同的物理布局，使得它们在光学或电子显微镜下看起来是物理上相同的。用这种逻辑单元的库设计的ASIC对于逆向工程努力极具抵抗力。
图30示出按照本发明的一方面的IBG比特内容如何可被编程以改变示例性基本逻辑块3020的逻辑功能的示例。本领域的普通技术人员将容易理解基本逻辑块3020的操作并且将不再详细进行描述。在图30中使用两个掩饰连接件3031、3032连接到基本逻辑块3020的输入C。IBG掩饰连接件3031和3032是可被编程为连接或隔离的CMOS技术中的结构，但通过逆向工程进行检测是非常困难的。IBG掩饰连接件包括可以连接或隔离的CMOS技术中的结构，并且当遭受逆向工程攻击时这种结构的连接和隔离之间没有任何明显的成像差异。
在图30中，一个IBG掩饰连接件3031将输入C连接到被标记为C1的节点，另一个IBG掩饰连接器3032连接在输入C和被标记为C2的节点之间。节点C1和C2可被电源电压Vdd、Vss驱动，或者被来自其它逻辑单元的其它有源输出信号驱动，或者甚至被作为反馈信号的逻辑块的自身输出Z驱动。当顶部掩饰连接器3032被编程为与连接到Vdd的节点C2连接时，虽然底部掩饰连接件3031被编程为是隔离的，但输入C将接收逻辑状态“1”并且逻辑块表现得像输入A和B的“OR”门一样。在这种情况下，节点C1可连接到任何信号，因为底部掩饰连接件31被隔离。
如果顶部掩饰连接件3032被编程为是隔离的，则虽然底部掩饰连接件3031被编程为使节点C1连接到Vss的连接件，但输入C处的逻辑状态是“0”并且逻辑块执行“AANDBbar”(Z＝AB)的逻辑函数。在这种情况下，节点C2可连接到任何信号，因为顶部掩饰连接件被隔离。
图31中示出IBG掩饰连接件的示例(例如，诸如，连接件3031)。图31中的顶部图示出用N型扩展注入(也称为NLDD(N型轻掺杂漏)注入)实现的连接。为了制成这种掩饰连接件，硅化物窗口敞口于有源硅区中的PN结上方以避免PN结通过硅化物直接短路。硅化物有时被称为硅化金属(自对准硅化物)，是通过出于减小硅注入区的薄膜电阻的目的在硅表面上沉积金属(例如，钛)薄层而形成的金属硅化合物。当用NLDD注入来注入带有硅化物窗口的这个PN结的中心部分时，由于借助顶部上的硅化物从N+区到NLDD区和进一步从NLDD区到P+区的导通路径，导致PN结的两个端子将被短接。在CMOS制造过程中，NLDD注入是的标准注入之一。相比于源和漏N+/P+注入，掺杂注入较轻。其作用是减轻CMOSN型器件的短沟道效应。在CMOS制造中，P型扩展或PLDD注入是与P型器件的类似种类的注入。将图31的顶部结构中的NLDD切换成PLDD注入将把该结构变成作为反向偏置PN结的隔离。这在图31的顶部图中示出的。存在场氧化物(F.O.)是为了将掩饰连接件与其它有源电路隔离。相比于源和漏N+/P+注入，NLDD和PLDD注入的浓度较轻并且深度较浅，因此逆向工程师会发现在它们位于重掺杂N+/P+区旁边时难以辨别它们。有利的是，使用尽可能多的不同技术实现掩饰连接件，因为掩饰连接件的样式越多，将越难以对设计成具有这些掩饰连接件的ASIC进行逆向工程。
在本发明的另一个方面，通过具有受控外形和受控厚度的多个材料层，形成IBG集成电路结构。在所述多个层之间设置厚度受控制的电介质材料层，从而致使集成电路结构不能有意操作。这种技术将使得逆向工程更加难以进行，特别地讲，将迫使逆向工程师非常细致地研究可能的硅-栅多晶线，以查看它们是否是真实情况。据信，这将使得逆向工程师的一切努力更艰难，因为为了对采用本发明的芯片进行逆向工程是非常耗时的并且有可能使得逆向工程师对采用本发明的芯片进行逆向工程是极其不切实际的(如果并非不可能)，如以下关于图32-32C描述的。图32是看上去是场效应晶体管(FET)的半导体器件的平面图。然而，如从图32A、图32B和图32C中描绘的剖视图中看到，半导体器件是伪晶体管。图32A描绘本发明可如何有意“断开”接触以形成伪晶体管。类似地，图32B示出本发明可如何有意“断开”栅结构以形成伪晶体管。图32C是栅区3212和有源区3216、3218二者的剖视图，本发明有意“断开”与有源区3218的接触以形成伪晶体管。本领域的技术人员将理解，尽管这些图描绘了增强模式型器件，但伪晶体管还可以是耗散模式型器件。本发明有意“断开”栅、源或漏接触。在耗散模式型晶体管的情况下，如果栅接触被“断开”，则在向控制电极施加标称电压时，器件将“导通”。如果源或漏接触被“断开”，则在向控制电极施加标称电压的情况下，伪耗散模式型晶体管将基本上“截止”。
双多晶半导体工艺优选地包括两个多晶硅层3224-1、3224-2并且还可具有两个硅化金属层3226-1、3226-2。可使用双多晶硅处理实现图32、32A、32B和32C中示出的结构。
图32用平面图示出伪FET晶体管，但本领域的技术人员将理解，双极性晶体管的金属接触与描绘的源/漏接触极为类似。图32A是与被逆向工程师(从顶图看，参见图32)看上去是CMOSFET的有源区金属层3230、3231有关的伪晶体管的侧视图。可供选择地，器件可以是垂直双极性晶体管，在这种情况下，逆向工程师看到的金属层3320、3231可以是发射极接触。如图32A中描绘的，对于CMOS结构，使用场氧化物3220作为区域边界，以传统方式形成有源区3218。通过栅氧化物3222(参见图32C)注入有源区3218，随后，栅氧化物3222被从有源区上方剥离下来并且可选地被随后烧结的硅化物金属替代，从而产生硅化物层3226-1。接下来，沉积电介质层3228。在优选实施例中，电介质层是二氧化硅层3228。另外，可在二氧化硅层3228上方沉积多晶硅层3224-2。在双多晶硅过程中，多晶硅层3224-2优选地是第二多晶硅层。接着，在多晶硅层3224-2上方形成可选硅化物层3226-2。沉积并且蚀刻第二二氧化硅层3229，以允许包括金属塞3231和金属接触件3230的金属层形成在可选硅化物层3226-2上方并且接触多晶硅层3224-2(如果没有用到硅化物层3226-2)。氧化物层3228和氧化物层3229优选地包括相同材料(可能具有不同密度)，如此，当被堆叠地放置时，逆向工程师不能将其彼此区分开。
在形成多晶硅层3224-2和金属塞3231时使用不同的掩模。为了保持多晶硅层3224-2和金属塞3231之间的对准，在与半导体衬底3210的主表面3211平行的方向上的多晶硅层3224-2的横截面优选地被设计成在工艺对准容差内基本上是与同一方向上截取的金属塞3231的横截面相同大小。如此，多晶硅层3224-2至少被金属塞3231部分掩饰。在图32、图32A、图32B和图32C中，多晶硅层3224-2被描绘为比金属塞3231大得多；然而，仅仅为了清晰起见，这些图被夸张。优选地，多晶硅层3224-2被设计成确保金属塞3231的横截面与多晶硅层3224-2的横截面或可选硅化物层3226-2(如果使用的话)的横截面对准，但足够小，以致在显微镜下看到是极其困难的。另外，金属塞3231的底部优选地完全接触多晶硅层3224-2或可选硅化物层3226-2(如果使用的话)。
逆向工程师无法容易地得到正视图。事实上，逆向工程师将得到正视图的典型方式将是在各可能的接触或非接触处拍摄个体横截面扫描电子显微照片。在各可能的接触或非接触处拍摄显微照片的过程是过分耗时且昂贵的。逆向工程师当从顶部看时将看到金属接触件3230的顶部。氧化物3228与多晶硅层3224-2和可选的硅化物层3226-2的接触失效层将至少被电路结构的特征(即，金属接触件3230和金属塞3231)掩饰。
逆向工程过程经常涉及将半导体器件分层，以将各层从硅衬底3210拆除下来，然后从与硅衬底3210的主表面3211垂直的方向观察半导体器件。在这个过程期间，逆向工程师将去除本发明中为了停用接触件而使用的氧化物层3228的迹线。
另外，逆向工程师可选择只从半导体区去除金属接触件3230的更高成本的方法。多晶硅层3224-2的横截面优选地在工艺对准容差内与金属塞3231的横截面基本上相同。氧化物层3228、3229实际是透明的，可选硅化物层3226-2和多晶硅层3224-2的厚度小。可选硅化物层3226-2的典型厚度是100-200埃，多晶硅层3224-2的典型厚度是2500-3500埃。因此，逆向工程师当从顶部观察器件时，将认为金属塞3231接触硅化物层3226-1，从而不正确地认为器件是能操作的。另外，当使用可选硅化物层3226-2时，一旦金属塞3231被去除，逆向工程师在看器件时会进一步混淆。在看到硅化物层3226-2剩下的闪亮残留物时，逆向工程师将不正确地认为闪亮残留物是金属塞3231留下的。因此，逆向工程师将再次不正确地认为用到接触件。
图32B是图32的伪晶体管的栅接触件的侧视图。如可从图32看到的，沿着剖面线32B--32B截取的图32B的视图贯穿栅氧化物层3222，贯穿第一多晶硅层3224-1并且贯穿第一硅化物层3226-1，栅氧化物层3222、第一多晶硅层3224-1和第一硅化物层3226-1形成在有源区3216和3218之间的半导体衬底3210(典型地，硅)中的场氧化物区3220和栅区3212上方(参见图323C)。第一多晶硅层3224-1将用作导电层，如果该器件正常发挥作用，则该导电层影响因施加控制电压形成的贯穿栅区3212的导通。使用传统加工技术形成有源区3216、3218和3212、栅氧化物3222、第一多晶硅层3224-1和第一硅化物层3226-1。对于正常发挥作用的器件，通过金属层3230、3231形成的控制电极将接触场氧化物3220上方的硅化物层3226-1的层。硅化物层3226-1接着将用作正常发挥作用的器件的控制层。为了形成伪晶体管，沉积至少一个电介质层，例如，氧化物层3228。接下来，在氧化物层3228上方沉积第二多晶硅层3224-2和可选的第二硅化物层3226-2。在一些制造过程中，可省去描绘的在多晶硅层3224-2和金属塞3231之间的硅化物层3226-2，因为一些双多晶硅处理技术只利用了一个硅化物层(当使用这种处理技术时，将只使用一个硅化物层3226-1或3226-2)。在任一种情况下，氧化物层3228妨碍了栅正常发挥作用。
在与半导体衬底3210的主表面3211平行的方向上的第二多晶硅层3224-2的横截面优选地在工艺对准容差内基本上与同一方向上截取的金属塞3231的横截面是相同大小。如此，第二多晶硅层3224-2部分被金属塞3231掩饰。在图32、图32A、图32B和图32C中，多晶硅层3224-2被描绘为比金属塞3231大得多；然而，仅仅为了清晰起见，夸大了这些图。优选地，多晶硅层3224-2被设计成确保金属塞3231的横截面与多晶硅层3224-2的横截面或可选硅化物层3226-2(如果使用的话)的横截面完全对准，但足够小，以致在显微镜下看到是极其困难的。另外，金属塞3231的底部优选地完全接触多晶硅层3224-2或可选硅化物层3226-2(如果使用的话)。
添加的氧化物层3228和多晶硅层3224-2被布置成使它们出现在将出现金属-多晶硅接触的垂直平面上，如当从平面图上看时出现的。该布置使金属层3230、3231至少部分掩饰添加的氧化物层3228和/或多晶硅层3224-2，使得布局看上去垂直于逆向工程师。逆向工程师将蚀刻掉金属层3230、3231，查看多晶硅层3224-2和可选硅化物层3226-2(如果使用的话)可能的残留物。在看到可选硅化物层3226-2的闪亮残留物时，逆向工程师会不正确地认为闪亮残留物是来自金属塞3231。逆向工程师将没有任何理由相信形成了与多晶硅层3224-1或可选硅化物层3226-1的接触。另外，当没有使用可选硅化物层3226-2时，在从与硅衬底3210的主表面3211的垂直方向上观察接触时，没有明确看到氧化物层3228和多晶硅层3226-2的小厚度，因此，逆向工程师将得出结论，他或她正在看的是正常发挥作用的多晶硅栅FET晶体管。
在使用时，图32A、32B和/或32C的逆向工程保护技术仅仅需要保守地使用，但优选地与其它逆向工程技术(如以上子标题“相关技术”下讨论的技术)相结合地使用。这些相关技术和本文中公开的技术的基本目的是，使得弄清如何实现电路(使得它可被成功复制)是非常耗时的，这使逆向工程师的努力受挫。因此，对于现代IC中的成千上万的器件，其中只有少部分将采用本文中描述的并且图32A、图32B和图32C中描绘的伪晶体管来掩饰电路。因此，除非逆向工程师能够确定这些伪晶体管，否则逆向工程师确定的所得电路将是不正确的。
另外，伪晶体管优选地没有用于完全禁用用到它们的多个晶体管电路，而是致使晶体管电路以意料不到或非直观的方式发挥作用。例如，被逆向工程师看上去是OR门的部分有可能实际上是用作AND门。或者，看上去是反相输入的部分有可能实际上是非反相的。可能性几乎无穷无穷，几乎肯定致使逆向工程师特别沮丧以致他或她放弃，这与逆向工程师力求发现利用了这些技术的集成电路器件截然相反。
另外，根据本发明，当逆向工程师蚀刻掉金属3230、3231时，他和她应该优选地“看到”正常意料中的层，而无论接触是否被阻挡。因此，如果逆向工程师期望在蚀刻掉金属之后看到硅化物，则即使接触被阻挡时，他或她也应该看得到。如果他/她期望在蚀刻掉金属之后看到多晶硅，则即使接触被阻挡时，他或她也应该看得到。
在另一个方面，按照本发明的IBG电路使用当用其它逆向工程检测防止技术制造逆向工程前时逆向工程师会看到的硅化物层的伪造边缘。更具体地讲，为了进一步混淆逆向工程师，在制造半导体器件期间，使用导电层阻挡掩模。
在上述逆向工程检测防止技术中，使用沟道阻挡结构来迷惑逆向工程师。如图33B中所示，沟道阻挡结构3327具有与沟道区3323、3325不同的掺杂物类型并且在上覆硅化物中具有障碍物3330。在使用诸如CMP的逆向工程过程之后，硅化物层的伪造边缘3328可显露给逆向工程师，使用沟道阻挡结构3324、3327中断两个沟道区3323、3325之间的电连接，如通过比较图33A和图33B看到的。在大多数逆向工程过程中，逆向工程师不容易得到沟道区和沟道阻挡结构中使用的掺杂物的类型。因此，迫使逆向工程师依赖于诸如硅化物层的伪造边缘3328的其它方法来确定导电沟道中是否具有沟道阻断。
图34描绘按照本发明制造的IBG器件的硅化物层的伪造边缘3328。硅化物块掩模优选地被改造，以防止硅化物成完全覆盖伪沟道阻挡结构3329。沟道阻挡结构3329与沟道区3323、3325具有相同的导电类型；因此，是否存在连接沟道区3323、3325的硅化物层并没有对贯穿沟道的导电性产生影响。然而，通过改造硅化物阻挡掩模以防止硅化物层完全覆盖伪沟道阻挡结构3329，对于逆向工程师，伪造边缘3328与障碍物3330一起看上去是指示沟道没有电连接，即，图34的伪造边缘3328与图33B的伪造边缘3328相同。因此，逆向工程师在观察伪造边缘28时将立即不正确地认定下伏沟道的连接性。
为了进一步掩饰电路，可在形成轻掺杂漏(LDD)的同时形成沟道阻挡结构3329中使用的掺杂物类型。因此，即使使用染色蚀刻工艺，相比于剂量高得多的源/漏注入物3322、3326，逆向工程师也将花多得多的时间来辨别两种类型的注入(N型与P型)之间的差异。另外，通过用LDD过程形成伪沟道阻挡结构3329，因为考虑到击穿，所以可使沟道阻挡结构3329的尺寸较小。
在制造本发明的优选方法中，半导体芯片制造商的设计规则被修改，以允许有未被硅化的注入区。另外，设计规则还可被修改，以允许沟道阻挡结构3329小并且被轻掺杂(通过使用LDD注入)，以进一步防止被逆向工程师检测到。
在修改设计规则时，重要的是确保如图34中所示的实际导电沟道的伪造边缘匹配如图33B中所示的非导电沟道的伪造边缘的布置。为了图示，图33B中的伪造边缘3328匹配图34的伪造边缘3328。本领域的技术人员可理解，伪造边缘3328不一定如图33B或图34中具体示出的。替代地，伪造边缘可沿着沟道出现在几乎任何地方。然而，重要的是，(1)硅化物层没有提供电连接(即硅化物层没有完全覆盖其中带有意图块或伪块的沟道)和(2)用于电连接(即真实连接)的伪造边缘3328用于非电连接(即假连接)的伪造边缘3328相对相同。如此，虽然可建议包括全在单个集成电路装置上的图33A、图33B和图34中示出的类型的导通和非导通沟道，但使用将使逆向工程师走投无路的参照图33B和图34示出和描述的那些类型的沟道的混合物。
在本发明的另一个方面，IBG电路可包括诸如电容器的其它无源器件。因为理想的电容器阻挡所有电流，所以这致使理想电容器划分器输出到DC电源的未知状态。电容器的DC方程是i(电流)＝C(电容)×dV/dT(电压变化的速率)。除非输入电压正在变化，否则理想电容器不可用于限定可用于IBG电路的电压。因此，电路中的电压将在为电路供电时初始地变化。另外，所有电容器都具有可通过电阻器建模的一定量的漏泄电流。参见图35，图35示出被作为与电阻器R1和R2并联的理想电容器C1和C2建模的实际电容器。
在具有电容器的IBG电路的情况下，这些电容器可基于当向电路供电时的初始电压变化，充当非易失性电压存储装置。电容值将确定初始电压电平，并且建模真实电容器的泄漏的电阻器将确定这个电压电平如何衰减。在向图35的分压器电路供应电力(Vcc)之后，如果R1和R2的电阻值大，则主要通过电容器划分器对节点V进行初始充电。在一定时间段内，输出V的DC电压电平将衰减至通过R1和R2确定的电压值。只要R1和R2大，时间量就会非常大，大约是数年。在这种情况下，电容值接着确定V的DC电平。
通过面积(通常是金属)、电容器节点之间的间隔(电介质)和介电常数实际确定电容值。在MOS过程中，金属几何形状、电介质厚度或电介质材料可发生变化，以改变电容值。其中，电介质材料出于逆向工程目的进行确定是非常困难的。因此，诸如图35的电容器对的电容器可发生偏置，以用作IBG电路并且妨碍逆向工程师。
在本发明的另一个方面，IBG器件可用于提供多个实体之间的安全数字通信。两个器件之间的许多交易(如借助互联网在商业交易期间发生的)需要进行安全数据传递，使得信用卡、密码、银行账户或其它敏感信息无法被非法拦截和使用。还可使用安全数据传递认证器件或人员的身份。编码纯文本以形成密文的过程被称为加密并且解码密文以产生纯文本的过程被称为解密。为了保障数据交易，通过利用算法在两个通信实体之间的通信链路上使用加密，这些算法允许纯文本数据被发送实体加密并且被接收实体解密。另外，可使用加密和解密来鉴权诸如打印装置的消息或装置。
传统上，密码使用秘密的解码密钥中包含的信息加密和解密消息。现代电子密码系统使用已知是数字密钥和算术算法的比特串来加密和解密信息。存在两种类型的加密：对称密钥(私有密钥)加密和不对称密钥(公开密钥)加密。对称密钥和私有密钥加密经常结合起来使用，以提供网络和信息安全的各种安全功能。
对称密钥加密算法使用相同的密钥来加密信息和解密信息。对称密钥也被称为私有密钥，因为它被保持为信息的发送方和接收方之间的共享秘密。因为加密和解密算法通常不是秘密，所以必须将对称密钥保密，以保护该信息。
图36示出按照示例性实施例的私有密钥系统3600的框图。私有密钥系统3600允许发送方3602向接收方3606发送纯文本数据3604，并且知道，即使被拦截，接收方之外的其他人不能看到纯文本数据360。发送方3602使用不公开的私有密钥3608加密纯文本数据3604。私有密钥3608与加密算法3610一起用于将纯文本数据3604安全加密成加密数据3612。加密算法3610通常不是秘密。纯文本数据3604可以是诸如电子邮件消息(电子邮件)的文本或诸如照片的任何其它数字信息、或仅仅是二进制数据。一旦被加密，加密数据3612就可在诸如互联网或任何其它通信链路的网络3614上发送，确信只有接收方3606才能够看到纯文本数据3604。当被接收方3606接收时，使用私有密钥3608和解密算法3614将加密数据3612解密。接收方3606此时可看到纯文本数据3604。
对称密钥加密比公开密钥加密快得多，经常快100倍至1000倍。因为相比于对称密钥加密，公开密钥加密给计算机处理器带来的计算负担重得多，所以对称密钥技术通常用于为信息的整体加密和解密提供保密。
对称密钥一般按安全协议被用作可信在线通信的会话密钥。例如，传输层安全(TLS)和网际协议安全(IPSec)协议将对称会话密钥与标准加密算法一起用于加密和解密各方之间的秘密通信。不同的会话密钥用于各秘密通信会话并且会话密钥有时按指定时间间隔被更新。
对称密钥一般被提供诸如电子邮件消息和文献文件的持久性数据的整体加密的技术使用。例如，安全/多用途互联网邮件扩展(S/MIME)使用对称密钥加密秘密邮件的消息，加密文件系统(EFS)使用对称密钥加密要保密的文件。
相比于对称密钥加密，不对称算法针对加密信息和解密信息使用不同的密钥。公开的不对称密钥被发送方用来加密信息并且对应的私有不对称密钥被接收方作为秘密保持并且用于解密通过不对称公开密钥加密的信息。加密和解密算法通常不是秘密，因此，私有对称密钥彼此保密，以保护信息。用户的公开密钥可在目录中公开，使得它能被其他人获得，而不包括安全性。两个密钥是不同的，但数学上以函数相关联。可只用一组对应的私有密钥解码用公开密钥加密的信息。密钥本身不能同时用于执行加密和解密两个功能。
图37示出按照示例性实施例的不对称公开密钥系统3700的框图。公开密钥系统3700允许发送方3702向接收方3706发送纯文本数据3704，而知道，即使被拦截，接收方之外的其他人不能看到纯文本数据3704。发送方3702使用公知的公开密钥3708加密纯文本数据3704。公开密钥3708通常是由接收方3706提供的。公开密钥3708与加密算法3710一起用于将纯文本数据3704安全加密成加密数据3712。加密算法3710通常不是秘密。纯文本数据3704可以是诸如电子邮件消息(电子邮件)的文本或诸如照片的任何其它数字信息、或仅仅是二进制数据。一旦被加密，加密数据3612就可在诸如互联网或任何其它通信链路的网络3714上发送，确信只有接收方3606才能够看到纯文本数据3704。当被接收方3706接收时，使用私有密钥3716和解密算法3714将加密数据3712解密。接收方3706此时可看到纯文本数据3704。
已知为RSA数字签名过程的加密方法还使用私有密钥加密信息以形成数字签名。对于RSA数字签名，只有公开密钥可解密通过一组对应的私有密钥加密的信息。此过程可用于验证另一方或装置的可靠性。
现今，公开密钥加密在内部网和因特网上提供强的可升级安全性方面扮演越来越重要的角色。公开密钥加密一般用于执行以下功能，例如：在通过网络进行交换期间或者在被操作系统使用、存储或缓存的同时，加密对称密钥以保护对称密钥；形成数字签名，以得到在线实体的鉴权和不可抵赖性；形成数字签名，以得到电子文件和文档的数据完整性。
当传输的一方不能访问时，公开密钥加密最有效。例如，公开密钥的产生得到完全保护，如果产生公开密钥是在安全互联网站点(不包括站点攻击)上执行的。如果对于独立的点对点通信利用的是不对称加密，则公开密钥和私有密钥产生算法驻于可被分层和颠倒的硅内。这允许开发重复器件并且解密发送的数据。
已知的不对称和对称加密算法可被足够强大的超级计算机破解，从而产生公开密钥和私有密钥。这就是为什么这些算法的复杂度不断增加。另外，公开密钥和私有密钥的传输需要对抗攻击(如动态力或电磁发射分析)的其它保护，以保护数据交易。
按照本发明的一个方面，IBG器件可用于保护信息从一个实体到另一个实体的安全发送，包括加密和解密算法。执行这些算法的电路可包括IBG器件，从而防止对算法的细节进行逆向工程。在这种基于IBG的器件中，不必保持一个或多个加密密钥的保密，因为算法是保密的。另外，针对基于IBG的安全系统的动态力和电磁攻击将不会成功。用基于IBG的安全系统，不对称加密的重要性降低并且对称加密现在可即刻用于需要安全的低成本应用。
图38示出按照本发明的受IBG保护的安全系统3800的框图。受IBG保护的安全系统3800允许发送方3802向接收方3806发送纯文本数据3804，并且知道，即使被拦截，接收方之外的其他人不能看到纯文本数据3804。发送方3802使用密钥3808加密纯文本数据3804。有利地，密钥3808可以是公知的或私有的。密钥3808与加密算法3810一起用于将纯文本数据3804安全加密成加密数据3812。加密算法3810是私有算法，至少部分包括使加密算法免于遭受逆向工程并且保持保密的IBG电路。纯文本数据3804可以是诸如电子邮件消息(电子邮件)的文本或诸如照片、视频或仅仅二进制数据的任何其它数字信息。一旦被加密，加密数据3812就可在诸如互联网或任何其它通信链路的网络3814上发送，确信只有接收方3806才能够看到纯文本数据3804。当被接收方3806接收时，使用密钥3816和解密算法3814将加密数据3812解密。接收方3806此时可看到纯文本数据3804。解密算法3814至少部分包括使解密算法免于遭受逆向工程并且保持保密的IBG电路。在优选实施例中，加密和解密方案是对称的，因此用于解密的密钥3816与用于加密的密钥3808相同。在替代实施例中，解密和解密是不对称的并且用于解密的密钥3816不同于用于加密的密钥3808。有利地，密钥3816可以是公知的或私有的。IBG电路还可用于构造这些系统的其它部分。例如，IBGROM可用于安全地存储供加密和解密系统使用的数据。
在各种系统中可采用受IBG保护的加密和解密器件。例如，图39示出按照本发明的视频的安全传输的系统3900。例如，安全视频系统3900可用于通过有线TV或卫星TF提供商发送视频。视频发送芯片3902加密视频数据流，然后，例如，使用诸如卫星或电缆的介质将视频流发送到可位于用户机顶盒中的视频接收芯片3904。发送视频芯片3902可包括使用IBG电路实现的加密电路。类似地，视频接收芯片3904可包括也使用IBG电路实现的解密电路。虽然加密/解密方案可以是不对称的，但在优选实施例中，解密和解密方案是对称的，从而导致执行加密和解密的计算负担减小。
又如，图40示出系统4000的框图，该系统用于受IBG保护的智能卡4002和将加密数据发送到智能卡4002并且从智能卡4002接收加密数据的受IBG保护的智能卡读取器4004。智能卡通常是内嵌电子电路的口袋大小的卡，但可用多种形式实施。例如，智能卡4200可提供识别、鉴权、数据存储、应用处理和其它功能。在优选实施例中，智能卡读取器4004包括使用IBG电路实现的不对称公开密钥加密和解密电路4006。智能卡4002包括使用IBG电路实现的不对称公开密钥加密和解密电路4008。例如，还可使用诸如ROM的IBG电路实现智能卡4002和读智能卡器4004的电路的其它部分。例如，这种受IBG保护的智能卡电路可用于护照、ID卡和驾驶证。
图41示出受IBG保护的RFID标签4102和将加密射频数据发送到RFID标签4102并且从RFID标签4102接收加密视频数据的受IBG保护的RFID读取器/写入器4104的系统4000的框图。在优选实施例中，智能卡读取器/写入器4104包括使用IBG电路实现的对称公开密钥加密和解密电路4106。RFID标签4102包括使用IBG电路实现的对称公开密钥加密和解密电路4108。例如，还可使用诸如ROM的IBG电路实现智能标签4102和读卡器/写卡器4104的电路的其它部分。这种RFID标签可用于产品信息、诸如收费公路的运费交易和需要安全交易或认证的其它环境。
如以上相对于图25和图26描述的，可使用本文中详细描述的一个或多个IBG器件实现诸如控制器2504、存储器2506、I/O接口电路2502和任何其它电路的成像盒芯片的电路组件，以保护电路的操作免于遭受逆向工程。在本发明的一个方面，附接到成像盒的成像盒芯片可包括使用IBG电路实现的加密或解密电路。与该成像盒兼容的诸如打印机的成像装置还可包括使用IBG电路实现的加密或解密电路。当成像盒被安装在成像装置中时，成像芯片和成像装置可安全地通信，从而允许信息被交换并且允许成像装置验证成像盒的真实性。
图42示出将IBG电路结合到集成电路中的示例性方法的流程图。在第一步骤4202中，消费者或顾客提供关于集成电路功能的高级设计(HDL)描述。在本发明的一个方面，HDL包括定制加密和/或解密电路。在第二步骤4204中，DHL设计经过产生晶体管级设计描述的合成过程。IBG标准单元库4205的一些部分可被并入保护设计的部分或全部的这个设计描述中。IBG标准单元库可包括例如使用IBG电路实现的、诸如逻辑门、缓冲器和存储器的器件。在步骤4206中布置和敷设这个晶体管级设计之后，消费者将验证设计的操作。接着，在步骤4208中，消费者可制造经验证的设计。
图43示出使用可构造的加密/解密引擎。在这个示例中，硬件加密/解密引擎由产生32比特随机序列4301的32比特线性反馈移位寄存器(LFSR)组成。这32比特随机序列被初始化并且与加密阶段4302中发送的数据进行异或并且被发送到接收方4303。进而进行初始化并且与解密阶段4304中接收的数据进行异或。加密/解密密钥由在移位操作期间使用的两个32比特字段(32比特初始化值和32比特LFSR异或值)组成。这个64比特密钥形成唯一性随机序列并且可以IBG形式在内部实现。
LFSR是通过有效扰动数据比特的160IBG单元构造的。这个扰动施加到用于64比特密钥中的32比特。如果需要进一步扰动，则可使用另外的160个IBG单元扰动密钥的剩余32比特。以下是用于这个加密/解密引擎的硬件描述语言(HDL)的示例。
以下的Verilog代码定义了硬件加密/解密引擎。
//简单定制加密算法
//使用32比特线性反馈移位寄存器作为异或源
modulesimple_encryption(
i_key,//64比特秘钥
i_rst,//初始化线性反馈移位寄存器
iclk,//数据时钟
o_data//线性反馈移位寄存器输出
)；
inputwire[63:0]i_key；//加密秘钥–异或反馈
inputwirei_rst；//LFSR初始化
inputwireiclk；//数据时钟
outputwire[31:0]o_data；//LFSR输出
//IBG规范块–由IBG单元32x5＝160IBG单元设置的值
parameterIBG0＝5'h0；
parameterIBG1＝5'hl；
parameterIBG2＝5'h2；
parameterIBG3＝5'hf；
parameterIBG4＝5'h4；
parameterIBG5＝5'h5；
parameterIBG6＝5'h1c；
parameterIBG7＝5'h7；
parameterIBG8＝5'h8；
parameterIBG9＝5'h9；
parameterIBG10＝5'ha；
parameterIBG11＝5'hb；
parameterIBG12＝5'hc；
parameterIBG13＝5'hd；
parameterIBG14＝5'he；
parameterIBG15＝5'h3；
parameterIBG16＝5'h10；
parameterIBG17＝5'h11；
parameterIBG18＝5'h12；
parameterIBG19＝5'h16；
parameterIBG20＝5'h14；
parameterIBG21＝5'h15；
parameterIBG22＝5'h13；
parameterIBG23＝5'h17；
parameterIBG24＝5'h18；
parameterIBG25＝5'h19；
parameterIBG26＝5'h1a；
parameterIBG27＝5'h1b；
parameterIBG28＝5'h6；
parameterIBG29＝5'h1d；
parameterIBG30＝5'h1e；
parameterIBG31＝5'h1f；
reg[31:0]data；//LFSR
wire[31:0]data_mux；//配置基于IBG的LFSR的数据乘子
//由IBG单元数据驱动的数据多路器
LFSR_multiplexLMO(
.i_data(data),
.i_addr(IBGO),
.o_data(data_mux[0]))；
LFSR_multiplexLM1(
.i_data(data),
.i_addr(IBGl),
.o_data(data_mux[l]))；
LFSR_multiplexLM2(
.i_data(data),
.i_addr(IBG2),
.o_data(data_mux[2]))；
LFSR_multiplexLM3(
.i_data(data),
.i_addr(IBG3),
.o_data(data_mux[3]))；
LFSR_multiplexLM4(
.i_data(data),
.i_addr(IBG4),
.o_data(data_mux[4]))；
LFS_multiplexLM5(
.i_data(data),
.i_addr(IBG5),
.o_data(data_mux[5]))；
LFSR_multiplexLM6(
.i_data(data),
.i_addr(IBG6),
.o_data(data_mux[6]))；
LFSR_multiplexLM7(
.i_data(data),
.i_addr(IBG7),
.o_data(data_mux[7]))；
LFSR_multiplexLM8(
.i_data(data),
.i_addr(IBG8),
.o_data(data_mux[8]))；
LFSR_multiplexLM9(
.i_data(data),
.i_addr(IBG9),
.o_data(data_mux[9]))；
LFS_multiplexLM10(
.i_data(data),
.i_addr(IBG10),
.o_data(data_mux[10]))；
LFSR_multiplexLM11(
.i_data(data),
.i_addr(IBGll),
.o_data(data_mux[ll]))；
LFSR_multiplexLM12(
.i_data(data),
.i_addr(IBG12),
.o_data(data_mux[12]))；
LFSR_multiplexLM13(
.i_data(data),
.i_addr(IBG13),
.o_data(data_mux[13]))；
LFSR_multiplexLM14(
.i_data(data),
.i_addr(IBG14),
.o_data(data_mux[14]))；
LFSR_multiplexLM15(
.i_data(data),
.i_addr(IBG15),
.o_data(data_mux[15]))；
LFS_multiplexLM16(
.i_data(data),
.i_addr(IBG16),
.o_data(data_mux[16]))；
LFSR_multiplexLM17(
.i_data(data),
.i_addr(IBG17),
.o_data(data_mux[17]))；
LFSR_multiplexLM18(
.i_data(data),
.i_addr(IBG18),
.o_data(data_mux[18]))；
LFSRjmultiplexLM19(
.i_data(data),
.i_addr(IBG19),
.o_data(data_mux[19]))；
LFSR_multiplexLM20(
.i_data(data),
.i_addr(IBG20),
.o_data(data_mux[20]))；
LFSjTiultiplexLM21(
.i_data(data),
.i_addr(IBG21),
.o_data(data_mux[21]))；
LFSR_multiplexLM22(
.i_data(data),
.i_addr(IBG22),
.o_data(data_mux[22]))；
LFSR_multiplexLM23(
.i_data(data),
.i_addr(IBG23),
.o_data(data_mux[23]))；
LFSR_multiplexLM24(
.i_data(data),
.i_addr(IBG24),
.o_data(data_mux[24]))；
LFSR_multiplexLM25(
.i_data(data),
.i_addr(IBG25),
.o_data(data_mux[25]))；
LFSR_multiplexLM26(
.i_data(data),
.i_addr(IBG26),
.o_data(data_mux[26]))；
LFS_multiplexLM27(
.i_data(data),
.i_addr(IBG27),
.o_data(data_mux[27]))；
LFSR_multiplexLM28(
.i_data(data),
.i_addr(IBG28),
.o_data(data_mux[28]))；
LFSR_multiplexLM29(
.i_data(data),
.i_addr(IBG29),
.o_data(data_mux[29]))；
LFSR_multiplexLM30(
.i_data(data),
.i_addr(IBG30),
.o_data(data_mux[30]))；
LFSR_multiplexLM31(
.i_data(data),
.i_addr(IBG31),
.o_data(data_mux[31]))；
assigno_data＝data；//指派输出给LFSR
always(posedgeielkornegedgei_rst)begin
//对每个数据时钟或初始化脉冲
if(！i_rst)begin
data<＝i_key[31:0]；//初始化成秘钥值
end
elsebegin
data<＝{data_mux[30:0]Λi_key[62:32],(i_key[63]Λdata_mux[31])}；
//基于秘钥和IBG加扰的数据的XOR反馈
end
end
endmodule
//数据多路器32至1定义
moduleLFSR_multiplex(
i_data,//32比特数据输入
i_addr,//5比特选择
o_data//1比特输出
)；
inputwire[31:0]i_data；
inputwire[4:0]i_addr；
outputo_data；
//多路器指派
assigno_data＝i_addr＝＝5'h0？i_data[0]:
i_addr＝＝5'hl？i_data[l]:
i_addr＝＝5'h2？i_data[2]:
i_addr＝＝5'h3？i_data[3]:
i_addr＝＝5'h4？i_data[4]:
i_addr＝＝5'h5？i_data[5]:
i_addr＝＝5'h6？i_data[6]:
i_addr＝＝5'h7？i_data[7]:
i_addr＝＝5'h8？i_data[8]:
i_addr＝＝5'h9？i_data[9]:
i_addr＝＝5'ha？i_data[10]:
i_addr＝＝5'hb？i_data[ll]:
i_addr＝＝5'hc？i_data[12]:
i_addr＝＝5'hd？i_data[13]:
i_addr＝＝5'he？i_data[14]:
i_addr＝＝5'hf？i_data[15]:
i_addr＝＝5'h10？i_data[16]:
i_addr＝＝5'h11？i_data[17]:
i_addr＝＝5'h12？i_data[18]:
i_addr＝＝5'h13？i_data[19]:
i_addr＝＝5'h14？i_data[20]:
i_addr＝＝5'h15？i_data[21]:
i_addr＝＝5'h16？i_data[22]:
i_addr＝＝5'h17？i_data[23]:
i_addr＝＝5'hl8？i_data[24]:
i_addr＝＝5'h19？i_data[25]:
i_addr＝＝5'h1a？i_data[26]:
i_addr＝＝5'h1b？i_data[27]:
i_addr＝＝5'h1c？i_data[28]:
i_addr＝＝5'h1d？i_data[29]:
i_addr＝＝5'h1e？i_data[30]:i_data[31]；
endmodule
以上是使用IBG结构确保安全的32比特加密/解密引擎的示例。可理解，加密/解密引擎可以是所需的任何长度。例如，对应成本关键的基本应用而言，可使用诸如8比特加密/解密引擎的较短加密/解密。相反，在安全关键的应用中，可使用诸如128比特加密/解密引擎的较长加密/解密引擎。可选择加密/解密引擎来平衡器件的成本、大小和安全性。
根据详细的说明书，已清楚本发明的许多特征和优点。因此，权利要求书涵盖落入本发明的真实精神和范围内的本发明的所有这种特征和优点。另外，由于本领域的技术人员将容易想到众多修改形式和变形形式，因此不期望将本发明限于示出和描述的精确构造和操作。因此，所有合适的修改形式和等同形式可被包括在本发明的范围内。
尽管已经参照具体实施例例证了本发明，但本领域的技术人员应该清楚，可进行明确落入本发明的范围内的各种变化和修改。本发明应广义地在权利要求书的精神和范围内受到保护。

Claims (20)

1.一种数字安全系统，包括：
加密电路，其用于接收第一数字密钥和纯文本数据的输入，所述加密电路用于数学地操纵所述数字密钥和所述纯文本数据，以把所述纯文本数据加密成加密数据，
其中，所述加密电路的至少一部分包括用于IBG电路的装置。
2.根据权利要求1所述的数字安全系统，还包括：
解密电路，其用于接收第二数字密钥和所述加密数据的输入，所述解密电路用于数学地操纵所述数字密钥和所述加密数据，以把所述加密数据解密成所述纯文本数据，
其中，所述解密电路的至少一部分包括用于IBG电路的装置。
3.根据权利要求2所述的数字安全系统，其中，所述第一数字密钥等于所述第二数字密钥。
4.根据权利要求3所述的数字安全系统，其中，所述第一数字密钥和所述第二数字密钥中的至少一个是公开密钥。
5.根据权利要求1所述的数字安全系统，其中，所述加密电路适于形成数字签名。
6.根据权利要求1所述的数字安全系统，其中，所述加密电路包括私有算法。
7.根据权利要求2所述的数字安全系统，其中，所述解密电路包括私有算法。
8.根据权利要求2所述的数字安全系统，其中，所述第一数字密钥不等于所述第二数字密钥。
9.根据权利要求8所述的数字安全系统，其中，所述第一数字密钥和所述第二数字密钥中的至少一个是公开密钥。
10.根据权利要求9所述的数字安全系统，其中，所述加密电路包括私有算法。
11.根据权利要求2所述的数字安全系统，其中，所述加密电路和所述解密电路中的至少一个被置于成像盒芯片中。
12.根据权利要求2所述的数字安全系统，其中，所述加密电路和所述解密电路中的至少一个被置于成像装置中。
13.一种数字安全系统，包括：
解密电路，其用于接收数字密钥和加密数据的输入，所述解密电路用于数学地操纵所述数字密钥和所述加密数据，以把所述纯文本数据解密成所述纯文本数据，
其中，所述解密电路的至少一部分包括用于IBG电路的装置。
14.根据权利要求13所述的数字安全系统，其中，所述解密电路被置于成像盒芯片中。
15.根据权利要求13所述的数字安全系统，其中，所述解密电路被置于成像装置中。
16.根据权利要求13所述的数字安全系统，其中，所述解密电路包括私有算法。
17.一种形成数字安全电路的方法，所述方法包括：
设计加密算法；
形成集成电路，该集成电路包括用于执行所述加密算法的器件，
其中，所述器件的至少一部分包括用于IBG电路的装置。
18.权利要求17所述的方法，其中，所述加密算法是私有算法。
19.一种形成数字安全电路的方法，所述方法包括：
设计解密算法；
形成集成电路，该集成电路包括用于执行所述解密算法的器件，
其中，所述器件的至少一部分包括用于IBG电路的装置。
20.根据权利要求19所述的方法，其中，所述加密算法是私有算法。
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