JPWO2017187731A1

JPWO2017187731A1 - 入力回路

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Publication number: JPWO2017187731A1
Application number: JP2018514143A
Authority: JP
Inventors: 真久飯田
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2016-04-25
Filing date: 2017-02-20
Publication date: 2019-02-28
Anticipated expiration: 2037-02-20
Also published as: WO2017187731A1; US10439596B2; CN109075790A; US20190081616A1; CN109075790B; JP6802497B2

Abstract

入力信号の立ち下がり時における信号伝搬遅延を抑制するように、３．３Ｖ振幅の信号を受ける入力端子（１）とインバータ（ＩＮＶ１）の入力との間にＮＭＯＳトランジスタ（Ｍ１）が接続され、１．８Ｖを供給する電源端子（ＶＤＤ１８）とＮＭＯＳトランジスタ（Ｍ１）のゲートとの間に、駆動能力の低い第１のＰＭＯＳトランジスタ（Ｍ２）と、駆動能力の高い第２のＰＭＯＳトランジスタ（Ｍ４）とが並列接続され、第１のＰＭＯＳトランジスタ（Ｍ２）のゲートがインバータ（ＩＮＶ１）の入力に、第２のＰＭＯＳトランジスタ（Ｍ４）のゲートがインバータ（ＩＮＶ１）の出力にそれぞれ接続されている。

Description

本開示は、半導体集積回路に好適に用いられる入力回路に関するものである。

従来、ＭＯＳ（metal-oxide-semiconductor）トランジスタからなる半導体集積回路にて、電源電圧より大きい振幅を持つ信号を入力できる入力回路が知られている。例えば、入力信号を受ける入力端子と、電源電圧を供給するための電源端子と、インバータと、一端が入力端子に、他端がインバータの入力にそれぞれ接続された信号転送トランジスタとしてのＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタと、一端が電源端子に、他端がインバータの入力に、ゲートがインバータの出力にそれぞれ接続されたフィードバックトランジスタとしてのＰＭＯＳ（ＰチャネルＭＯＳ）トランジスタとを備えた入力回路にて、電源電圧の低下トレンドに対応しつつ入力信号の伝搬遅延を抑制できるように、電源端子と信号転送トランジスタのゲートとの間に、ダイオード接続されたＮＭＯＳトランジスタと、高抵抗素子と、ダイオード接続されたＰＭＯＳトランジスタとを並列接続してなるホールド・クランプ回路を接続したものが知られている（特許文献１参照）。

特開平１１−２４３３３０号公報

上記従来技術では、信号転送トランジスタのゲートの電圧が、常に高抵抗素子により電源電圧に弱くホールドされる。また、入力信号の立ち上がり時に、ダイオード接続されたＮＭＯＳトランジスタの電圧クランプ動作により、ある時点で信号転送トランジスタのゲートの電圧上昇が止められる。入力信号の立ち下がり時には、ダイオード接続されたＰＭＯＳトランジスタの電圧クランプ動作により、ある時点で信号転送トランジスタのゲートの電圧下降が止められる。ところが、入力信号の立ち下がり時に、信号転送トランジスタのゲートの電圧が不可避的に低下することから、入力信号の伝搬遅延が不可避であった。

本開示は、入力信号の立ち下がり時における信号伝搬遅延を抑制する。

本開示の入力回路は、電源電圧を供給するための電源端子と、電源電圧より大きい振幅を持つ信号が入力される入力端子と、入力と出力とを有する第１のインバータと、ゲートを有しかつ一端が入力端子に、他端が第１のインバータの入力にそれぞれ接続された第１のＮＭＯＳトランジスタと、電源端子に接続されたソースと、第１のＮＭＯＳトランジスタのゲートに接続されたドレインと、第１のインバータの入力に接続されたゲートとを有する第１のＰＭＯＳトランジスタと、電源端子に接続されたソースと、第１のＮＭＯＳトランジスタのゲートに接続されたドレインと、第１のインバータの出力に接続されたゲートとを有する第２のＰＭＯＳトランジスタとを備え、第２のＰＭＯＳトランジスタの駆動能力は、第１のＰＭＯＳトランジスタの駆動能力よりも高いことを特徴とする。

本開示によれば、入力信号の立ち上がり時には、第１のインバータの入力がＬレベルであるため、駆動能力の低い第１のＰＭＯＳトランジスタがオン状態になることにより、第１のＮＭＯＳトランジスタのゲートの電圧が、電源電圧と実質的に等しい電圧に弱くホールドされる。したがって、入力信号の立ち上がり時には第１のＮＭＯＳトランジスタのゲートの電圧が一時的に高くなり得て、入力回路の高速動作が実現できる。一方、入力信号の立ち下がり時には、第１のインバータの出力がＬレベルであるため、駆動能力の高い第２のＰＭＯＳトランジスタがオン状態になることにより、第１のＮＭＯＳトランジスタのゲートの電圧が、電源電圧と実質的に等しい電圧に強くホールドされる。したがって、入力信号の立ち下がり時には第１のＮＭＯＳトランジスタのゲートの電圧が不変となる結果、信号伝搬遅延が抑制される。

第１の実施形態に係る入力回路を示す回路図である。図１の入力回路の動作を示すタイムチャートである。図１の変形例を示す回路図である。第２の実施形態に係る入力回路を示す回路図である。図４の第１変形例を示す回路図である。図４の第２変形例を示す回路図である。

以下、本開示の２つの実施形態を、図面を参照しながら説明する。

《第１の実施形態》
図１は、第１の実施形態に係る入力回路を示す回路図である。図１の入力回路は、３．３Ｖ振幅の入力信号ＩＮを受ける入力端子１と、０．９Ｖ振幅の出力信号ＯＵＴを出力するための出力端子２と、１．８Ｖ電源電圧を供給するための電源端子ＶＤＤ１８と、第１のＮＭＯＳトランジスタＭ１と、第１のＰＭＯＳトランジスタＭ２と、第２のＰＭＯＳトランジスタＭ４と、第３のＰＭＯＳトランジスタＭ５と、第１のインバータＩＮＶ１と、第２のインバータＩＮＶ２とを備えている。第１のＮＭＯＳトランジスタＭ１は、ソースが入力端子１に、ドレインが第１のＰＭＯＳトランジスタＭ２のゲート、第３のＰＭＯＳトランジスタＭ５のドレイン及び第１のインバータＩＮＶ１の入力に、ゲートが第１及び第２のＰＭＯＳトランジスタＭ２，Ｍ４の各々のドレインに、バックゲートが接地電位ＶＳＳにそれぞれ接続されている。第１のＰＭＯＳトランジスタＭ２のソース及びバックゲートは、電源端子ＶＤＤ１８に接続されている。第２のＰＭＯＳトランジスタＭ４は、ソース及びバックゲートが電源端子ＶＤＤ１８に、ゲートが第３のＰＭＯＳトランジスタＭ５のゲート、第１のインバータＩＮＶ１の出力及び第２のインバータＩＮＶ２の入力にそれぞれ接続されている。第３のＰＭＯＳトランジスタＭ５のソース及びバックゲートは、電源端子ＶＤＤ１８に接続されている。第２のインバータＩＮＶ２の出力は、出力端子２に接続されている。第１のインバータＩＮＶ１は電源端子ＶＤＤ１８から供給される１．８Ｖの電圧により、第２のインバータＩＮＶ２は０．９Ｖ内部電源電圧ＶＤＤによりそれぞれ駆動される。ここで、第１のＮＭＯＳトランジスタＭ１、第１、第２及び第３のＰＭＯＳトランジスタＭ２，Ｍ４，Ｍ５、並びに、第１及び第２のインバータＩＮＶ１，ＩＮＶ２は、いずれも１．８Ｖ耐圧ＭＯＳトランジスタ、すなわちそのゲート酸化膜の耐圧が約１．８ＶであるＭＯＳトランジスタで構成されている。しかも、第２のＰＭＯＳトランジスタＭ４の駆動能力が第１のＰＭＯＳトランジスタＭ２の駆動能力よりも高くなるように、第２のＰＭＯＳトランジスタＭ４のゲート幅は、第１のＰＭＯＳトランジスタＭ２のゲート幅よりも大きく設定されている。

以下の説明では、第１のＮＭＯＳトランジスタＭ１のゲートと、第１及び第２のＰＭＯＳトランジスタＭ２，Ｍ４の各々のドレインとの接続ノードを、ノードＡという。また、第１のＮＭＯＳトランジスタＭ１のドレインと、第１のＰＭＯＳトランジスタＭ２のゲートと、第３のＰＭＯＳトランジスタＭ５のドレインと、第１のインバータＩＮＶ１の入力との接続ノードを、ノードＢという。更に、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５の各々のゲートと、第１のインバータＩＮＶ１の出力と、第２のインバータＩＮＶ２の入力との接続ノードを、ノードＣという。

図２は、図１の入力回路の動作を示すタイムチャートである。時刻ｔ１以前の初期状態では、入力信号ＩＮの電圧が０Ｖ、ノードＡの電圧が１．８Ｖ、ノードＢの電圧が０Ｖ、ノードＣの電圧が１．８Ｖ、出力信号ＯＵＴの電圧が０Ｖである。このとき、第１のＰＭＯＳトランジスタＭ２はオン状態、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５はともにオフ状態である。

まず、入力信号ＩＮの立ち上がり時の動作を説明する。時刻ｔ１にて、入力信号ＩＮが立ち上がりを開始する。すると、オン状態の第１のＮＭＯＳトランジスタＭ１のゲート酸化膜の容量及び同トランジスタのソース・ゲート間のカップリング容量の作用により、ノードＡの電圧が上昇する。ここで、ＭＯＳトランジスタの閾値をＶｔとすると、第１及び第２のＰＭＯＳトランジスタＭ２，Ｍ４の各々のドレイン・基板間に存在する寄生ダイオードの電圧クランプ動作により、ノードＡの電圧上昇は１．８Ｖ＋Ｖｔで止まる。また、このようにしてノードＡの電圧、すなわち第１のＮＭＯＳトランジスタＭ１のゲートの電圧が１．８Ｖ＋Ｖｔまで上がることにより、ノードＢの電圧は、１．８Ｖ＋Ｖｔ−Ｖｔ＝１．８Ｖまで素早く上昇する。ノードＢの電圧上昇を受けて、第１のインバータＩＮＶ１の作用により、ノードＣの電圧は時刻ｔ２に下降を開始して、直ちに０Ｖに至る。また、第１のＰＭＯＳトランジスタＭ２は、オン状態からオフ状態へ移行する。一方、ノードＣの電圧下降を受けて、第２のインバータＩＮＶ２の作用により、出力信号ＯＵＴの電圧は時刻ｔ３に上昇を開始して、直ちに０．９Ｖに至る。一方、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５は、ともにオフ状態からオン状態へ移行する。その結果、第２のＰＭＯＳトランジスタＭ４によりノードＡの電圧が１．８Ｖまで引き下げられるとともに、第３のＰＭＯＳトランジスタＭ５がノードＢの電圧を１．８Ｖにホールドする。

出力信号ＯＵＴが立ち上がった後の定常状態では、入力信号ＩＮの電圧が３．３Ｖ、ノードＡの電圧が１．８Ｖ、ノードＢの電圧が１．８Ｖ、ノードＣの電圧が０Ｖ、出力信号ＯＵＴの電圧が０．９Ｖである。このとき、第１のＰＭＯＳトランジスタＭ２はオフ状態、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５はともにオン状態である。

次に、入力信号ＩＮの立ち下がり時の動作を説明する。時刻ｔ４にて、入力信号ＩＮが立ち下がりを開始する。すると、オフ状態の第１のＮＭＯＳトランジスタＭ１のソース・ゲート間のカップリング容量の作用によりノードＡの電圧が下降しようとするが、第２のＰＭＯＳトランジスタＭ４の駆動能力が大きいため、ノードＡの電圧はほぼ１．８Ｖを維持する。一方、第１のＮＭＯＳトランジスタＭ１に導電チャンネルが形成されるので、ノードＢの電圧は、入力信号ＩＮの立ち下がりを反映するように下降を開始して、０Ｖに至る。ノードＢの電圧下降を受けて、第１のインバータＩＮＶ１の作用により、ノードＣの電圧は上昇を開始して、直ちに１．８Ｖに至る。また、第１のＰＭＯＳトランジスタＭ２は、オフ状態からオン状態へ移行するので、ノードＡの電圧を１．８Ｖにホールドするように作用する。一方、ノードＣの電圧上昇を受けて、第２のインバータＩＮＶ２の作用により、出力信号ＯＵＴの電圧は時刻ｔ５に下降を開始して、直ちに０Ｖに至る。一方、第２及び第３のＰＭＯＳトランジスタＭ４，Ｍ５は、ともにオン状態からオフ状態へ移行する。第２のＰＭＯＳトランジスタＭ４がオフ状態へ移行しても、ノードＡの電圧は、第１のＰＭＯＳトランジスタＭ２によって既に１．８Ｖにホールドされているため不変である。

以上のように、時刻ｔ３以前の期間と、時刻ｔ５以後の期間では、ノードＣの電圧がＨレベル（＝１．８Ｖ）であって、駆動能力の高い第２のＰＭＯＳトランジスタＭ４がオフ状態になる一方、ノードＢの電圧がＬレベル（＝０Ｖ）であるため、駆動能力の低い第１のＰＭＯＳトランジスタＭ２がオン状態になることにより、ノードＡの電圧が１．８Ｖに弱くホールドされる。したがって、入力信号ＩＮの立ち上がり時にノードＡの電圧が一時的に１．８Ｖよりも高くなり、入力回路の高速動作が実現できる。

一方、時刻ｔ３から時刻ｔ５までの期間では、ノードＣの電圧がＬレベル（＝０Ｖ）であって、駆動能力の高い第２のＰＭＯＳトランジスタＭ４がオン状態になることにより、ノードＡの電圧が１．８Ｖに強くホールドされる。したがって、入力信号ＩＮの立ち下がり時にはノードＡの電圧が１．８Ｖのまま不変となる結果、信号伝搬遅延が抑制される。

なお、第１のＰＭＯＳトランジスタＭ２と第２のＰＭＯＳトランジスタＭ４との駆動能力の差は、前述のようにゲート幅の差で実現できるほか、第１のＰＭＯＳトランジスタＭ２の駆動能力を低減するように、第１のＰＭＯＳトランジスタＭ２を複数のＰＭＯＳトランジスタの直列接続に置き換えることで実現してもよい。

図３は、図１の変形例を示す回路図である。図３では、図１中の第１のＰＭＯＳトランジスタＭ２が、複数のＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃの直列接続に置き換えられている。これら複数のＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃは、各々第２のＰＭＯＳトランジスタＭ４のゲート幅と実質的に同等のゲート幅を有し、かつ各々のゲートがノードＢに共通接続されている。これらのＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃもまた、１．８Ｖ耐圧ＭＯＳトランジスタである。

《第２の実施形態》
図４は、第２の実施形態に係る入力回路を示す回路図である。図４の構成は、図１の構成に、ダイオード接続された第４のＰＭＯＳトランジスタＭ３を追加したものである。第４のＰＭＯＳトランジスタＭ３は、ソースがノードＡに、ドレイン、ゲート及びバックゲートが電源端子ＶＤＤ１８にそれぞれ接続されている。この第４のＰＭＯＳトランジスタＭ３もまた、１．８Ｖ耐圧ＭＯＳトランジスタである。

第２の実施形態によれば、入力信号ＩＮの立ち上がり時にノードＡの電圧上昇を１．８Ｖ＋Ｖｔまでに抑える電圧クランプ動作を、ダイオード接続された第４のＰＭＯＳトランジスタＭ３が行う。第１の実施形態に比べて、クランプ専用素子として第４のＰＭＯＳトランジスタＭ３を追加したことにより、設計の自由度が増す。

図５は、図４の第１変形例を示す回路図である。図５では、図４中の第１のＰＭＯＳトランジスタＭ２が、複数のＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃの直列接続に置き換えられている。これら複数のＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃは、各々第２のＰＭＯＳトランジスタＭ４のゲート幅と実質的に同等のゲート幅を有し、かつ各々のゲートがノードＢに共通接続されている。これらのＰＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃもまた、１．８Ｖ耐圧ＭＯＳトランジスタである。

電圧クランプ動作は、ダイオード接続されたＰＭＯＳトランジスタで実現できるほか、ダイオード接続されたＮＭＯＳトランジスタでも実現できる。

図６は、図４の第２変形例を示す回路図である。図６では、図４中のダイオード接続された第４のＰＭＯＳトランジスタＭ３が、ダイオード接続された第２のＮＭＯＳトランジスタＭ３ａに置き換えられている。第２のＮＭＯＳトランジスタＭ３ａは、ドレインがノードＡに、ドレイン及びゲートが電源端子ＶＤＤ１８に、バックゲートが接地電位にそれぞれ接続されている。この第２のＮＭＯＳトランジスタＭ３ａもまた、１．８Ｖ耐圧ＭＯＳトランジスタである。

なお、図６中の第１のＰＭＯＳトランジスタＭ２を、複数のＰＭＯＳトランジスタの直列接続に置き換えることも可能である。

以上説明してきたように、本開示に係る入力回路は、入力信号の立ち下がり時における信号伝搬遅延を抑制できる効果を有し、半導体集積回路に好適に用いられる入力回路等として有用である。

１入力端子
２出力端子
Ａ，Ｂ，Ｃノード
ＩＮ入力信号（３．３Ｖ振幅）
ＩＮＶ１第１のインバータ
ＩＮＶ２第２のインバータ
Ｍ１第１のＮＭＯＳトランジスタ
Ｍ２第１のＰＭＯＳトランジスタ
Ｍ２ａ，Ｍ２ｂ，Ｍ２ｃ第１のＰＭＯＳトランジスタ
Ｍ３第４のＰＭＯＳトランジスタ
Ｍ３ａ第２のＮＭＯＳトランジスタ
Ｍ４第２のＰＭＯＳトランジスタ
Ｍ５第３のＰＭＯＳトランジスタ
ＯＵＴ出力信号（０．９Ｖ振幅）
ＶＤＤ０．９Ｖ内部電源電圧
ＶＤＤ１８１．８Ｖ電源電圧（電源端子）
ＶＳＳ接地電位（０Ｖ）

Claims

電源電圧を供給するための電源端子と、
前記電源電圧より大きい振幅を持つ信号が入力される入力端子と、
入力と、出力とを有する第１のインバータと、
ゲートを有し、かつ一端が前記入力端子に、他端が前記第１のインバータの入力にそれぞれ接続された第１のＮＭＯＳトランジスタと、
前記電源端子に接続されたソースと、前記第１のＮＭＯＳトランジスタのゲートに接続されたドレインと、前記第１のインバータの入力に接続されたゲートとを有する第１のＰＭＯＳトランジスタと、
前記電源端子に接続されたソースと、前記第１のＮＭＯＳトランジスタのゲートに接続されたドレインと、前記第１のインバータの出力に接続されたゲートとを有する第２のＰＭＯＳトランジスタとを備え、
前記第２のＰＭＯＳトランジスタの駆動能力は、前記第１のＰＭＯＳトランジスタの駆動能力よりも高いことを特徴とする入力回路。
請求項１記載の入力回路において、
前記電源端子に接続されたソースと、前記第１のインバータの入力に接続されたドレインと、前記第１のインバータの出力に接続されたゲートとを有する第３のＰＭＯＳトランジスタを更に備えたことを特徴とする入力回路。
請求項１記載の入力回路において、
前記第２のＰＭＯＳトランジスタのゲート幅は、前記第１のＰＭＯＳトランジスタのゲート幅よりも大きいことを特徴とする入力回路。
請求項１記載の入力回路において、
前記第１のＰＭＯＳトランジスタは、各々前記第２のＰＭＯＳトランジスタのゲート幅と実質的に同等のゲート幅を有し、かつ各々のゲートが前記第１のインバータの入力に接続された複数のＰＭＯＳトランジスタの直列接続からなることを特徴とする入力回路。
請求項１記載の入力回路において、
前記第１のインバータの出力に接続された入力を有し、かつ前記第１のインバータに供給される前記電源電圧よりも低い内部電源電圧で駆動される第２のインバータを更に備えたことを特徴とする入力回路。
請求項１記載の入力回路において、
前記第１のＮＭＯＳトランジスタのゲートに接続されたソースと、前記電源端子にともに接続されたドレイン及びゲートとを有する第４のＰＭＯＳトランジスタを更に備えたことを特徴とする入力回路。
請求項１記載の入力回路において、
前記電源端子に接続されたソースと、前記第１のＮＭＯＳトランジスタのゲートにともに接続されたドレイン及びゲートとを有する第２のＮＭＯＳトランジスタを更に備えたことを特徴とする入力回路。