JPH07130960A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】電源端子の経路の何れかの開放故障を検知す
る。 【構成】高電位側電源端子ｉ−２の経路に開放故障を生
じると比較器ｍ−１の反転側は、高電位側電源端子ｉ−
１から半導体基板の基板抵抗を介して電源供給がされる
ため、反転側入力端子の電位が基板抵抗により降下す
る。一方、非反転入力の電位と前記比較器ｍ−１の電源
は電源端子ｉ−１から電位降下なく安定して供給される
ので、前記抵抗ｎ−１，ｎ−２，ｎ−３，ｎ−４の抵抗
値を予め適当な値に設定しておくことにより、正常時に
非反転入力＜反転入力であった関係が非反転入力＞反転
入力となり、前記比較器ｍ−１の出力は低電位から高電
位に変化する。その結果、ＰＭＯＳスイッチｋ−１は遮
断され、したがって、ｄ−１系統の出力はハイインピー
ダンスとなり、それによって電源端子ｉ−２経路の開放
故障が検知される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、半導体基板内の配線とパッケージ外部の配線
を接続する経路の単一の開放故障時において、該故障を
検知する技術に関する。

【０００２】

【従来の技術】従来、半導体基板内の配線とパッケージ
外部の配線を接続する経路の開放故障時において、半導
体集積回路の出力側の機能端子を所望の状態に保持する
半導体集積回路としては、例えば、図６に示すようなも
のがある。即ち、このものは、図において、パッケージ
Ｆ内に半導体基板Ａを内装し、該半導体基板Ａ上には、
外部からの信号が入力されるＣＭＯＳ論理回路Ｂと、該
ＣＭＯＳ論理回路Ｂの入力を高（低）電位と接続する抵
抗Ｃと、内部ＣＭＯＳ論理回路Ｄと、外部の負荷を駆動
するＣＭＯＳバッファ回路Ｅと、入力端子Ｇと、出力端
子Ｈと、高電位側電源端子Ｉと、低電位側電源端子Ｊと
を備えて構成され、内部の配線と等電位の露出した金属
面ＯとパッケージＦ間を金属のワイヤＰを用いて接続
し、また、パッケージＦは、端子を半田を介して半導体
基板Ａに施された配線と接続することによって、外部回
路と接続される。

【０００３】そして、何らかの目的に使用される電子回
路は、プリント基板上に複数の半導体集積回路が実装さ
れており、該半導体集積回路は、外部の温度変化、湿度
変化、外部から加えられる物理的ストレス等によってパ
ッケージＦ内部で応力が発生し、金属のワイヤＰが断線
したり、半田の金属疲労により半田に亀裂が生じ、電源
が供給される経路または信号が伝達される経路において
開放故障が生じる虞がある。

【０００４】一般に電子回路は、使用に先立ちスクリー
ニングが行われ、初期の故障率の高いものは該スクリー
ニングにより除かれるので、使用時には故障率一定の偶
発故障が大部分となり上記開放故障は単一で起こる場合
が殆どである。通常動作時には、前記入力端子Ｇから見
た前半の回路の出力インピーダンスと比較して前記抵抗
Ｃの値が十分に大きければ前記抵抗Ｃの存在は動作上問
題はない。

【０００５】そして、入力端子Ｇの近傍で半田の金属疲
労、若しくは半導体基板Ａにおいて内部の配線と等電位
の露出した金属面ＯとパッケージＦ間の金属のワイヤＰ
の断線により開放故障が起きると前記抵抗Ｃにより入力
が高（低）電位側に保持されるので、出力を所望の電位
に保持することが可能となる。また、出力端子Ｈ近傍で
上記のような開放故障が起きた場合には、パッケージＦ
の外部に電位保持用の抵抗を設けることにより出力を所
望の電位に保持することが可能となる。

【０００６】

【発明が解決しようとする課題】しかし、かかる従来の
半導体集積回路にあっては、前記高電位側電源端子Ｉ或
いは低電位側電源端子Ｊの何れかの経路において上記の
ような開放故障が起こると、外部の負荷を駆動するＣＭ
ＯＳバッファ回路Ｅの出力は、不定となり故障を検知で
きないといった問題点があった。

【０００７】尚、高電位側電源端子Ｉ或いは低電位側電
源端子Ｊを夫々二重化することも考えられるが、かかる
場合、一方の経路の開放故障（単一故障）は許容できる
が、該故障を検出することはできない。また、続けても
う一方の電源端子の経路が開放故障する場合は、外部の
負荷を駆動するＣＭＯＳバッファ回路Ｅの出力は、不定
となってしまい上記問題点を解決することはできない。

【０００８】本発明は、このような従来の問題点に鑑み
なされたものであり、電源端子の経路の何れかの開放故
障を検知できる半導体集積回路を提供することを目的と
する。

【０００９】

【課題を解決するための手段】かかる目的を達成するた
めに、本発明は、半導体基板上に形成された半導体集積
回路において、該回路に高電位電圧或いは低電位電圧を
供給するための複数の電源端子と、該電源端子に供給さ
れる電圧を比較監視する複数の監視回路と、前記電源端
子間を接続する所定の抵抗値を有した抵抗と、前記電源
端子の経路の何れかの開放故障時に上記抵抗を介して供
給された高電位電圧或いは低電位電圧の電圧変動を前記
複数の監視回路のうちの何れかの監視回路で検知する故
障検知手段と、を備えた構成とする。

【００１０】また、前記電源端子間を接続する抵抗は、
半導体基板の基板抵抗とすることができる。また、前記
電源端子間を接続する抵抗は、半導体基板上に形成した
外部抵抗とすることができる。

【００１１】

【作用】かかる構成によれば、高電位側電源端子或いは
低電位側電源端子の経路に開放故障があった場合、開放
故障のない経路の電源端子より高電位電圧或いは低電位
電圧が供給されるので、回路の動作は正常に保たれると
共に、故障検知手段が電源端子間を接続する抵抗、例え
ば半導体基板の基板抵抗を介して供給された高電位電圧
或いは低電位電圧の電圧変動を複数の監視回路のうちの
何れかの監視回路で検知し、開放故障の有無を検知する
ことができる。

【００１２】また、前記電源端子間を接続する抵抗とし
て基板抵抗を利用すると簡易的であるが、一方この抵抗
が半導体基板上に形成した外部抵抗である場合には、抵
抗の抵抗値を自由に設定することにより故障の有無の検
知精度を向上させることができる。

【００１３】

【実施例】以下に、本発明の実施例を図に基づいて説明
する。先ず、図１〜図３において、本発明の一実施例に
係る半導体集積回路を説明する。即ち、半導体基板ａ上
には、外部からの信号が入力されるＣＭＯＳ論理回路ｂ
−１〜２と、該ＣＭＯＳ論理回路Ｂの入力を高（低）電
位と接続する抵抗ｃ−１〜２と、内部ＣＭＯＳ論理回路
ｄ−１〜２と、外部の負荷を駆動するＣＭＯＳバッファ
回路ｅ−１〜２と、入力端子ｇと、出力端子ｈと、高電
位側電源端子ｉ−１〜２と、低電位側電源端子ｊ−１〜
２と、ＰＭＯＳスイッチｋ−１〜２と、ＮＭＯＳスイッ
チｌ−１〜２と、ヒステリシスを持つ比較器ｍ−1 〜３
と、抵抗ｎ−１〜８，ｎ−１１〜１８とを備えて構成さ
れ、半導体基板ａ上では、内部ＣＭＯＳ論理回路は、ｄ
−１，ｄ−２の二系統に分割されており、夫々高電位側
電源端子ｉ−１，ｉ−２、低電位側電源端子ｊ−１，ｊ
−2 により電源が供給されるようになっている。尚、Ｐ
型ウエル、Ｎ型基板は、内部ＣＭＯＳ論理回路ｄ−１，
ｄ−２とも共通で、Ｎ型基板の電位は、前記高電位側電
源端子ｉ−１，ｉ−２の両方から、Ｐ型ウエルは、前記
低電位側電源端子ｊ−１，ｊ−2 の両方から電源が供給
される。

【００１４】また、外部の負荷を駆動するＣＭＯＳバッ
ファ回路ｅ−１の出力と直列にＰＭＯＳスイッチｋ−1
及びＮＭＯＳスイッチｌ−１が接続され、前記ＰＭＯＳ
スイッチｋ−1 のゲート電極は電源を前記高電位側電源
端子ｉ−１、前記低電位側電源端子ｊ−１から供給され
る前記比較器ｍ−１の出力に接続され、該比較器ｍ−１
の非反転入力は前記高電位側電源端子ｉ−１に接続され
た前記抵抗ｎ−１、前記低電位側電源端子ｊ−１に接続
された前記抵抗ｎ−２の片端に接続されると共に、比較
器ｍ−１の反転入力は前記高電位側電源端子ｉ−２に接
続された前記抵抗ｎ−３、前記低電位側電源端子ｊ−２
に接続された前記抵抗ｎ−４の片端に接続される。尚、
この各抵抗値は、比較器ｍ−１の非反転入力が反転入力
よりも低くなるように設定され、従って、前記比較器ｍ
−１の出力は、低電位となるので、前記ＰＭＯＳスイッ
チｋ−1 は通常は導通した状態にある。

【００１５】また、ＮＭＯＳスイッチｌ−１のゲート電
極は電源を前記高電位側電源端子ｉ−１、前記低電位側
電源端子ｊ−１から供給される前記比較器ｍ−２の出力
に接続され、該比較器ｍ−２の非反転入力は前記高電位
側電源端子ｉ−１に接続された前記抵抗ｎ−５、前記低
電位側電源端子ｊ−１に接続された前記抵抗ｎ−６の片
端に接続されると共に、比較器ｍ−２の反転入力は前記
高電位側電源端子ｉ−２に接続された前記抵抗ｎ−７、
前記低電位側電源端子ｊ−２に接続された前記抵抗ｎ−
８の片端に接続される。尚、この各抵抗値は、比較器ｍ
−２の反転入力が非反転入力よりも低くなるように設定
され、従って、前記比較器ｍ−２の出力は、高電位とな
るので、前記ＮＭＯＳスイッチｌ−1 は通常は導通した
状態にある。

【００１６】同様に、外部の負荷を駆動するＣＭＯＳバ
ッファ回路ｅ−２の出力と直列にＰＭＯＳスイッチｋ−
２及びＮＭＯＳスイッチｌ−２が接続され、前記ＰＭＯ
Ｓスイッチｋ−２のゲート電極は電源を前記高電位側電
源端子ｉ−２、前記低電位側電源端子ｊ−２から供給さ
れる前記比較器ｍ−３の出力に接続され、該比較器ｍ−
３の非反転入力は前記高電位側電源端子ｉ−２に接続さ
れた前記抵抗ｎ−11、前記低電位側電源端子ｊ−２に接
続された前記抵抗ｎ−12の片端に接続されると共に、比
較器ｍ−３の反転入力は前記高電位側電源端子ｉ−１に
接続された前記抵抗ｎ−13、前記低電位側電源端子ｊ−
１に接続された前記抵抗ｎ−14の片端に接続される。
尚、この各抵抗値は、比較器ｍ−３の非反転入力が反転
入力よりも低くなるように設定され、従って、前記比較
器ｍ−３の出力は、低電位となるので、前記ＰＭＯＳス
イッチｋ−２は通常は導通した状態にある。

【００１７】また、ＮＭＯＳスイッチｌ−２のゲート電
極は電源を前記高電位側電源端子ｉ−２、前記低電位側
電源端子ｊ−２から供給される前記比較器ｍ−４の出力
に接続され、該比較器ｍ−４の非反転入力は前記高電位
側電源端子ｉ−２に接続された前記抵抗ｎ−15、前記低
電位側電源端子ｊ−２に接続された前記抵抗ｎ−16の片
端に接続されると共に、比較器ｍ−４の反転入力は前記
高電位側電源端子ｉ−１に接続された前記抵抗ｎ−17、
前記低電位側電源端子ｊ−１に接続された前記抵抗ｎ−
18の片端に接続される。尚、この各抵抗値は、比較器ｍ
−４の反転入力が非反転入力よりも低くなるように設定
され、従って、前記比較器ｍ−４の出力は、高電位とな
るので、前記ＮＭＯＳスイッチｌ−２は通常は導通した
状態にある。

【００１８】また、電源端子ｉ−１と電源端子ｉ−２及
び電源端子ｊ−１と電源端子ｊ−２との間が夫々所定の
基板抵抗を有するように端子間隔を適当に設定し、それ
により、後述するように各端子経路の開放故障時に対応
する比較器ｍ−１〜ｍ−４の何れかの出力値が反転する
ように構成する。次に、図１、図２及び図３に示す比較
器周辺の等価回路図に基づき、高電位側電源端子ｉ−２
或いは低電位側電源端子ｊ−２の経路の開放故障があっ
た場合の動作を説明する。

【００１９】図２に示すように、前記高電位側電源端子
ｉ−２の経路に開放故障を生じると比較器ｍ−１の反転
側は、高電位側電源端子ｉ−１から半導体基板の基板抵
抗を介して電源供給がされるため、反転側入力端子の電
位が基板抵抗により降下する。一方、非反転入力の電位
と前記比較器ｍ−１の電源は電源端子ｉ−１から電位降
下なく安定して供給されるので、前記抵抗ｎ−１，ｎ−
２，ｎ−３，ｎ−４の抵抗値を既述したように予め適当
な値に設定しておくことにより、正常時に非反転入力＜
反転入力であった関係が非反転入力＞反転入力となり、
前記比較器ｍ−１の出力は低電位から高電位に変化す
る。その結果、ＰＭＯＳスイッチｋ−１は遮断され、し
たがって、ｄ−１系統の出力はハイインピーダンスとな
り、それによって電源端子ｉ−２経路の開放故障が検知
される。

【００２０】また、ｄ−２系統において、比較器ｍ−
３、ｍ−４の非反転側電位も低下するが、比較器３はロ
ーレベルの出力に変化はない。比較器４の非反転側入力
の電位降下もｎ−15、ｎ−16の抵抗を電源端子間の基板
抵抗に比べて十分大きく設定することで、僅かな電位降
下として出力レベルの反転を回避できる。同様の理由に
より、他の比較器ｍ−１〜ｍ−３についても非反転側の
抵抗は十分大きくしてあり、反転側の電位変動のみで出
力レベルを反転するようにしてある。したがって、ｄ−
２系統では、ＰＭＯＳスイッチｋ−２、ＮＭＯＳスイッ
チｌ−２は、オン状態に維持され、また、内部ＣＭＯＳ
論理回路ｄ−２は、電源端子ｉ−１を介して電源が供給
されるので、電位降下もなく正常に動作する。

【００２１】また、図３に示すように、低電位側電源端
子ｊ−２の経路に開放故障があるとＰ型ウエルを介して
低電位側電源端子ｊ−１の経路から低電位が供給される
ことになり、回路の動作上問題はない。但し、半導体基
板の基板抵抗により供給される低電位は上昇し、前記比
較器ｍ−２の反転入力も上昇する。尚、非反転入力の電
位と前記比較器ｍ−２の電源は安定して供給されるの
で、前記抵抗ｎ−５，ｎ−６，ｎ−７，ｎ−８の抵抗値
を予め適当な値に設定すると、正常時に非反転入力＞反
転入力であった関係が非反転入力＜反転入力となり、前
記比較器ｍ−２の出力は高電位から低電位に変化する。
その結果、前記ＮＭＯＳスイッチｌ−１は遮断され、ｄ
−１系統の出力はハイインピーダンスとなり、それによ
って電源端子ｊ−２経路の開放故障が検知される。

【００２２】このように高電位側電源端子ｉ−２或いは
低電位側電源端子ｊ−２の経路に単一開放故障があった
場合、開放故障のない経路の電源端子ｉ−１或いはｊ−
１より高電位電圧或いは低電位電圧が供給され、回路の
動作は正常に保たれるので、単一開放故障により出力が
不定となることが防止されると共に、開放故障の有無を
電圧変動により容易に検知することが可能となり、以
て、回路の信頼性を向上させることができる。

【００２３】同様にして、電源端子ｉ−１経路の開放故
障時は比較器ｍ−３の出力レベルの反転により、ＰＭＯ
Ｓスイッチｋ−２が遮断されて故障が検知される一方、
ｄ−１系統が正常動作し、また、電源端子ｊ−１経路の
開放故障時は比較器ｍ−４の出力レベルの反転により、
ＮＭＯＳスイッチｌ−２が遮断されて故障が検知される
一方、ｄ−１系統が正常動作する。尚、２つの出力端子
ｈ，ｈをアンド回路ｓに入力させれば１つの信号をみる
だけで済む。また、外部負荷への出力は、ｅ−１，ｅ−
２から分岐して取り出しても良いが、一方の電源端子経
路の開放故障時におけるでん電位降下の影響を回避する
ため夫々ダイオードを介して接続するのがよい。また、
２つの出力端子ｈから夫々ダイオードを介して外部負荷
と接続するようにしてもよい。

【００２４】尚、上記実施例において、抵抗ｎ及び比較
器ｍからなる回路が監視回路として、抵抗ｎ、比較器
ｍ、ＰＭＯＳスイッチｋ又はＮＭＯＳスイッチｌからな
る回路が故障検知手段として機能する。そして、複数の
電源端子ｉ−１〜２，ｊ−１〜２の数だけ監視回路を個
別に設けることにより、回路のオーバヘッドは増加する
ことになりコスト的に不利のように思われる。しかし、
出力が複数有り、同時にそれらの出力が故障することが
許容できない場合には同一の半導体基板上にそれらの回
路を実現することは困難であり、複数の半導体基板を用
意しなければならないことになる。このことを考慮する
と、上記のように同一半導体基板上に各電源端子の経路
の単一開放故障の有無を検知することができる複数の回
路を実現できるので、コスト的にはかえって有利とな
る。

【００２５】次に、図４に基づき、他の実施例を説明す
る。即ち、このものは、上記実施例の監視回路の一部を
構成する比較器ｍに演算増幅器ｑを接続すると共に、Ｐ
ＭＯＳスイッチｋ及びＮＭＯＳスイッチｌの代わりにア
ナログスイッチｒを使用するように構成したものであ
り、高電位側電源端子ｉ−１，ｉ−２、低電位側電源端
子ｊ−１，ｊ−２、アナログスイッチｒ−１〜ｒ−４、
比較器ｍ−１〜ｍ−４、抵抗ｎ−１〜ｎ−８，ｎ−11〜
ｎ−20、演算増幅器ｑ−１〜ｑ−４等からなる。尚、抵
抗ｎ−１〜ｎ−８，ｎ−11〜ｎ−18の抵抗値は、ｎ−１
＝ｎ−2 ，ｎ−３＝ｎ−４，ｎ−５＝ｎ−６，ｎ−７＝
ｎ−８，ｎ−11＝ｎ−12，ｎ−13＝ｎ−14，ｎ−15＝ｎ
−16，ｎ−17＝ｎ−18となるように設定されている。

【００２６】そして、高電位側電源端子ｉ−１の経路に
開放故障があった場合には、前記演算増幅器ｑ−１の反
転入力の電位が降下し、非反転入力との差が増幅され、
前記比較器ｍ−１の非反転入力を越え、前記アナログス
イッチｒ−１が遮断され、その系統の出力はハイインピ
ーダンスとなる。また、低電位側電源端子ｊ−１の経路
に開放故障があった場合には、前記演算増幅器ｑ−２の
非反転入力の電位が上昇し、反転入力との差が増幅さ
れ、前記比較器ｍ−２の非反転入力を越え、前記アナロ
グスイッチｒ−２が遮断され、その系統の出力はハイイ
ンピーダンスとなる。

【００２７】従って、上記実施例と同様に、高電位側電
源端子ｉ−１或いは低電位側電源端子ｊ−１の経路に単
一開放故障があった場合、開放故障のない経路の電源端
子ｉ−２或いはｊ−２より高電位電圧或いは低電位電圧
が供給され、回路の動作は正常に保たれるので、単一開
放故障により出力が不定となることが防止されると共
に、開放故障の有無を電圧変動により容易に検知するこ
とが可能となり、以て、回路の信頼性を向上させること
ができる。

【００２８】また、高電位側電源端子ｉ−２の経路に開
放故障があった場合、低電位側電源端子ｊ−２の経路に
開放故障があった場合についても、出力の不定が防止さ
れると共に、演算増幅器ｑ−３、比較器ｍ−３及びアナ
ログスイッチｒ−３から構成される回路又は演算増幅器
ｑ−４、比較器ｍ−４及びアナログスイッチｒ−４から
構成される回路により上記と同様に開放故障の有無を容
易に検知することができる。

【００２９】尚、抵抗ｎ−１，ｎ−３等に直列にスイッ
チを挿入して、間欠的に開放故障を検知するように構成
すれば、消費電力を低減させて上記実施例のものと同様
の効果を得ることができる。更に、高電位付近或いは低
電位付近で出力を比較することに注目して、比較器を含
んだ回路を設計するようにすれば、抵抗分割によること
なく、半導体基板の電位を直接比較入力として使用でき
るので、素子数の削減により製品コストの低減化を図る
ことができる。

【００３０】次に、図５に基づき、他の実施例を説明す
る。即ち、このものは、高電位側電源端子ｉ−１，ｉ−
２間或いは低電位側電源端子ｊ−１，ｊ−２間を接続す
る抵抗を、半導体基板ａ上に形成した外部抵抗、例え
ば、多結晶シリコン抵抗等の拡散抵抗Ｎで形成したもの
である。これによると、基板抵抗を利用した場合には、
該基板抵抗が集積回路を構成するトランジスタの特性に
影響を与えるために基板抵抗値の自由度は小さいが、本
実施例のように半導体基板ａ上に形成した外部抵抗Ｎを
使用した場合には、該外部抵抗の抵抗値を自由に設定す
ることにより開放故障の検知精度を向上させることがで
きる。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
集積回路に高電位電圧或いは低電位電圧を供給するため
の複数の電源端子と、該電源端子に供給される電圧を比
較監視する複数の監視回路と、前記電源端子間を接続す
る所定の抵抗値を有した抵抗と、前記電源端子の経路の
何れかの開放故障時に上記抵抗を介して供給された高電
位電圧或いは低電位電圧の電圧変動を前記複数の監視回
路のうちの何れかの監視回路で検知する故障検知手段
と、を備えたので、単一開放故障により出力が不定とな
ることが防止されると共に、故障の有無を容易に検知す
ることが可能となる。

【００３２】また、電源端子間を接続する抵抗が、半導
体基板上に形成した外部抵抗で構成した場合には、該外
部抵抗の抵抗値を自由に設定することにより開放故障の
検知精度を向上させることができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路を示す回路図。

【図２】図１の比較器周辺を示す等価回路図。

【図３】図１の比較器周辺を示す等価回路図。

【図４】他の実施例を示す回路図。

【図５】他の実施例を示す回路図。

【図６】従来例の半導体集積回路を示す回路図。

【符号の説明】

ａ 半導体基板 ｂ ＣＯＭＯＳ論理回路 ｃ，ｎ 抵抗 ｄ 内部ＣＯＭＯＳ論理回路 ｅ ＣＯＭＯＳバッファ ｆ パッケージ ｇ 入力端子 ｈ 出力端子 ｉ 高電位側電源端子 ｊ 低電位側電源端子 ｋ ＰＭＯＳスイッチ ｌ ＮＭＯＳスイッチ ｍ 比較器 Ｏ 金属面 ｐ 金属ワイヤ ｑ 演算増幅器 ｒ アナログスイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された半導体集積回路
   において、 該回路に高電位電圧或いは低電位電圧を供給するための
   複数の電源端子と、 該電源端子に供給される電圧を比較監視する複数の監視
   回路と、 前記電源端子間を接続する所定の抵抗値を有した抵抗
   と、 前記電源端子の経路の何れかの開放故障時に上記抵抗を
   介して供給された高電位電圧或いは低電位電圧の電圧変
   動を前記複数の監視回路のうちの何れかの監視回路で検
   知する故障検知手段と、 を備えたことを特徴とする半導体集積回路。
2. 【請求項２】前記電源端子間を接続する抵抗は、半導体
   基板の基板抵抗である請求項１記載の半導体集積回路。
3. 【請求項３】前記電源端子間を接続する抵抗は、半導体
   基板上に形成した外部抵抗である請求項１記載の半導体
   集積回路。