JP2000341053A - 信号出力回路 - Google Patents
信号出力回路Info
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- JP2000341053A JP2000341053A JP11147380A JP14738099A JP2000341053A JP 2000341053 A JP2000341053 A JP 2000341053A JP 11147380 A JP11147380 A JP 11147380A JP 14738099 A JP14738099 A JP 14738099A JP 2000341053 A JP2000341053 A JP 2000341053A
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Abstract
(57)【要約】
【課題】 ノーマルモードにおけるインピーダンスを上
昇させることなく、出力側からのコモンモードノイズの
流入を防止する。 【解決手段】 演算増幅器ＯＰは、一対の入力端から出
力すべき信号入力を受けて、一対の出力端に出力する。
演算増幅器ＯＰの一対の出力端は、第１及び第２の定電
流素子Ｚ１及びＺ２をそれぞれ直列に介して一対の出力
端子の各々に導出される。第１及び第２のダイオードＤ
１及びＤ２の逆並列回路は、第１及び第２の定電流素子
Ｚ１及びＺ２の出力側の出力端子間に橋架して接続され
る。第１及び第２の抵抗Ｒ１及びＲ２は、互いに直列接
続されて、一対の出力端子間に、第１及び第２のダイオ
ードＤ１及びＤ２の逆並列回路に並列に接続される。こ
れら第１及び第２の抵抗Ｒ１及びＲ２の直列接続の相互
の接続点はアースされる。
昇させることなく、出力側からのコモンモードノイズの
流入を防止する。 【解決手段】 演算増幅器ＯＰは、一対の入力端から出
力すべき信号入力を受けて、一対の出力端に出力する。
演算増幅器ＯＰの一対の出力端は、第１及び第２の定電
流素子Ｚ１及びＺ２をそれぞれ直列に介して一対の出力
端子の各々に導出される。第１及び第２のダイオードＤ
１及びＤ２の逆並列回路は、第１及び第２の定電流素子
Ｚ１及びＺ２の出力側の出力端子間に橋架して接続され
る。第１及び第２の抵抗Ｒ１及びＲ２は、互いに直列接
続されて、一対の出力端子間に、第１及び第２のダイオ
ードＤ１及びＤ２の逆並列回路に並列に接続される。こ
れら第１及び第２の抵抗Ｒ１及びＲ２の直列接続の相互
の接続点はアースされる。
Description
【０００１】
【発明の属する技術分野】この発明は、信号出力回路に
係り、特に、出力側からのコモンモードノイズの流入を
防止することができ、演算増幅器（オペアンプ〜ＯＰア
ンプ）が出力段を構成する通信回線等の駆動回路として
好適な信号出力回路に関する。
係り、特に、出力側からのコモンモードノイズの流入を
防止することができ、演算増幅器（オペアンプ〜ＯＰア
ンプ）が出力段を構成する通信回線等の駆動回路として
好適な信号出力回路に関する。
【０００２】
【従来の技術】ＩＴＵ−Ｔ（国際電子通信連合）の勧告
に基づく電話網を利用したデータ伝送に関するＶシリー
ズ勧告のうちの例えばＶ．１０仕様あるいはＶ．１１仕
様に従って通信回線を信号出力により駆動するドライバ
回路は、従来は演算増幅器の出力をほぼ直接に回線へ接
続している。このため、外部の回線側にコモンモードノ
イズが存在すると、この外部からのコモンモードノイズ
が演算増幅器の出力端子を経由して、内部電源等に回り
込み、パリティエラー等の通信に対する様々な悪影響を
生じる。
に基づく電話網を利用したデータ伝送に関するＶシリー
ズ勧告のうちの例えばＶ．１０仕様あるいはＶ．１１仕
様に従って通信回線を信号出力により駆動するドライバ
回路は、従来は演算増幅器の出力をほぼ直接に回線へ接
続している。このため、外部の回線側にコモンモードノ
イズが存在すると、この外部からのコモンモードノイズ
が演算増幅器の出力端子を経由して、内部電源等に回り
込み、パリティエラー等の通信に対する様々な悪影響を
生じる。
【０００３】このようなコモンモードノイズは、ＵＰＳ
（無停電電源装置：Uninterruptible Power Supply）等
の多くの環境で発生しており、これらを改善することは
ほとんど不可能である。
（無停電電源装置：Uninterruptible Power Supply）等
の多くの環境で発生しており、これらを改善することは
ほとんど不可能である。
【０００４】
【発明が解決しようとする課題】このような信号出力回
路における出力先からのコモンモードノイズの流入は、
信号出力に支障をきたし、出力信号のＳ／Ｎ（信号対雑
音比）を劣化させ、通信エラーを発生させる。
路における出力先からのコモンモードノイズの流入は、
信号出力に支障をきたし、出力信号のＳ／Ｎ（信号対雑
音比）を劣化させ、通信エラーを発生させる。
【０００５】この発明は、上述した事情に鑑みてなされ
たもので、出力部におけるインピーダンスの分布を工夫
して、ノーマルモードにおけるインピーダンスを上昇さ
せることなく、出力側からのコモンモードノイズの流入
を効果的に防止し得る信号出力回路を提供することを目
的とする。
たもので、出力部におけるインピーダンスの分布を工夫
して、ノーマルモードにおけるインピーダンスを上昇さ
せることなく、出力側からのコモンモードノイズの流入
を効果的に防止し得る信号出力回路を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明による信号出力回路は、演算増幅器の一対
の出力端にそれぞれ直列的に介挿されコモンモードに対
して高インピーダンスを呈する一対の第１のインピーダ
ンス素子と、前記一対の第１のインピーダンス素子の出
力側において出力線間に橋架され、ノーマルモードに対
して低インピーダンスを呈する第２のインピーダンス素
子と、を具備する。
め、この発明による信号出力回路は、演算増幅器の一対
の出力端にそれぞれ直列的に介挿されコモンモードに対
して高インピーダンスを呈する一対の第１のインピーダ
ンス素子と、前記一対の第１のインピーダンス素子の出
力側において出力線間に橋架され、ノーマルモードに対
して低インピーダンスを呈する第２のインピーダンス素
子と、を具備する。
【０００７】前記第１のインピーダンス素子は、定電流
素子を含んでいてもよい。
素子を含んでいてもよい。
【０００８】前記第１のインピーダンス素子は、抵抗を
含んでいてもよい。
含んでいてもよい。
【０００９】前記第２のインピーダンス素子は、逆並列
に接続したダイオードを含んでいてもよい。
に接続したダイオードを含んでいてもよい。
【００１０】前記第２のインピーダンス素子は、抵抗値
の小さい抵抗を含んでいてもよい。
の小さい抵抗を含んでいてもよい。
【００１１】前記第２のインピーダンス素子の出力側に
設けられ中点を接地した一対の抵抗の直列回路をさらに
含んでいてもよい。
設けられ中点を接地した一対の抵抗の直列回路をさらに
含んでいてもよい。
【００１２】この発明に係る信号出力回路は、信号を出
力する演算増幅器の一対の出力にそれぞれコモンモード
に対して高インピーダンスを呈すべく定電流素子又は抵
抗等からなる第１のインピーダンス素子を直列的に介挿
するとともに、これら一対の第１のインピーダンス素子
の出力側において出力線間に、ノーマルモードに対して
低インピーダンスを呈すべくダイオード又は低抵抗から
なる第２のインピーダンス素子を橋架して設ける。この
信号出力回路では、出力部に設けられる第１及び第２の
インピーダンス素子により、ノーマルモードにおけるイ
ンピーダンスを上昇させることなく、出力側からのコモ
ンモードノイズの流入を効果的に防止することが可能と
なる。
力する演算増幅器の一対の出力にそれぞれコモンモード
に対して高インピーダンスを呈すべく定電流素子又は抵
抗等からなる第１のインピーダンス素子を直列的に介挿
するとともに、これら一対の第１のインピーダンス素子
の出力側において出力線間に、ノーマルモードに対して
低インピーダンスを呈すべくダイオード又は低抵抗から
なる第２のインピーダンス素子を橋架して設ける。この
信号出力回路では、出力部に設けられる第１及び第２の
インピーダンス素子により、ノーマルモードにおけるイ
ンピーダンスを上昇させることなく、出力側からのコモ
ンモードノイズの流入を効果的に防止することが可能と
なる。
【００１３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態に係る信号出力回路を説明する。
の実施の形態に係る信号出力回路を説明する。
【００１４】図１は、この発明の第１の実施の形態に係
る信号出力回路の構成を模式的に示している。
る信号出力回路の構成を模式的に示している。
【００１５】図１に示す信号出力回路は、演算増幅器Ｏ
Ｐ、第１の定電流素子Ｚ１、第２の定電流素子Ｚ２、第
１のダイオードＤ１、第２のダイオードＤ２、第１の抵
抗Ｒ１及び第２の抵抗Ｒ２を備えている。
Ｐ、第１の定電流素子Ｚ１、第２の定電流素子Ｚ２、第
１のダイオードＤ１、第２のダイオードＤ２、第１の抵
抗Ｒ１及び第２の抵抗Ｒ２を備えている。
【００１６】演算増幅器ＯＰは、一対の入力端から出力
すべき信号入力を受けて、一対の出力端に出力する。演
算増幅器ＯＰの一対の入力端は、一方が非反転入力端、
他方が反転入力端であり、一対の出力端は、一方が非反
転出力端であり他方が反転出力端である。第１及び第２
の定電流素子Ｚ１及びＺ２は、それぞれの一端が、演算
増幅器ＯＰの一対の出力端にそれぞれ接続される。演算
増幅器ＯＰの一対の出力端は、これら第１及び第２の定
電流素子Ｚ１及びＺ２をそれぞれ直列に介して一対の出
力端子の各々に導出される。すなわち、これら第１及び
第２の定電流素子Ｚ１及びＺ２は、演算増幅器ＯＰの出
力におけるコモンモードについてのインピーダンスを高
める一対の第１のインピーダンス素子として機能する。
すべき信号入力を受けて、一対の出力端に出力する。演
算増幅器ＯＰの一対の入力端は、一方が非反転入力端、
他方が反転入力端であり、一対の出力端は、一方が非反
転出力端であり他方が反転出力端である。第１及び第２
の定電流素子Ｚ１及びＺ２は、それぞれの一端が、演算
増幅器ＯＰの一対の出力端にそれぞれ接続される。演算
増幅器ＯＰの一対の出力端は、これら第１及び第２の定
電流素子Ｚ１及びＺ２をそれぞれ直列に介して一対の出
力端子の各々に導出される。すなわち、これら第１及び
第２の定電流素子Ｚ１及びＺ２は、演算増幅器ＯＰの出
力におけるコモンモードについてのインピーダンスを高
める一対の第１のインピーダンス素子として機能する。
【００１７】第１及び第２のダイオードＤ１及びＤ２
は、各々定電圧ダイオード等を用いて構成され、並列に
且つ互いに極性を逆にして、すなわち逆並列に接続され
る。この第１及び第２のダイオードＤ１及びＤ２の逆並
列回路が、第１及び第２の定電流素子Ｚ１及びＺ２の各
他端間に橋架して接続される。これら第１及び第２のダ
イオードＤ１及びＤ２の逆並列回路は、演算増幅器ＯＰ
の出力におけるノーマルモードについてのインピーダン
スを低下させる第２のインピーダンス素子として機能す
る。第１及び第２の抵抗Ｒ１及びＲ２は、互いに直列接
続されて、一対の出力端子間に、つまり第１及び第２の
ダイオードＤ１及びＤ２の逆並列回路に並列に接続され
る。これら第１及び第２の抵抗Ｒ１及びＲ２の直列接続
の相互の接続点は、グラウンド、つまり共通電位に接続
してアースされる。
は、各々定電圧ダイオード等を用いて構成され、並列に
且つ互いに極性を逆にして、すなわち逆並列に接続され
る。この第１及び第２のダイオードＤ１及びＤ２の逆並
列回路が、第１及び第２の定電流素子Ｚ１及びＺ２の各
他端間に橋架して接続される。これら第１及び第２のダ
イオードＤ１及びＤ２の逆並列回路は、演算増幅器ＯＰ
の出力におけるノーマルモードについてのインピーダン
スを低下させる第２のインピーダンス素子として機能す
る。第１及び第２の抵抗Ｒ１及びＲ２は、互いに直列接
続されて、一対の出力端子間に、つまり第１及び第２の
ダイオードＤ１及びＤ２の逆並列回路に並列に接続され
る。これら第１及び第２の抵抗Ｒ１及びＲ２の直列接続
の相互の接続点は、グラウンド、つまり共通電位に接続
してアースされる。
【００１８】次に、上述のように構成した信号出力回路
の動作及び効果について詳細に説明する。
の動作及び効果について詳細に説明する。
【００１９】(1) 出力電圧は、各極性毎にそれぞれ、第
１の定電流素子Ｚ１→第２のダイオードＤ２→第２の定
電流素子Ｚ２のルート、及び第２の定電流素子Ｚ２→第
１のダイオードＤ１→第１の定電流素子Ｚ１のルートで
流れ、第１及び第２のダイオードＤ１及びＤ２の逆並列
回路の両端に信号電圧が発生する。なお、第１及び第２
のダイオードＤ１及びＤ２は、定電圧ダイオードである
ため低インピーダンスであり、演算増幅器ＯＰの出力に
おけるノーマルモードについてのインピーダンスを低下
させる第２のインピーダンス素子として機能する。
１の定電流素子Ｚ１→第２のダイオードＤ２→第２の定
電流素子Ｚ２のルート、及び第２の定電流素子Ｚ２→第
１のダイオードＤ１→第１の定電流素子Ｚ１のルートで
流れ、第１及び第２のダイオードＤ１及びＤ２の逆並列
回路の両端に信号電圧が発生する。なお、第１及び第２
のダイオードＤ１及びＤ２は、定電圧ダイオードである
ため低インピーダンスであり、演算増幅器ＯＰの出力に
おけるノーマルモードについてのインピーダンスを低下
させる第２のインピーダンス素子として機能する。
【００２０】(2) また、第１及び第２の抵抗Ｒ１及びＲ
２の直列接続の相互の接続点を、グラウンド、つまり共
通電位に接続してアースしているので、第１及び第２の
抵抗Ｒ１及びＲ２により、演算増幅器ＯＰと出力側の外
部信号系とのある程度以内の電位差を抑圧する。
２の直列接続の相互の接続点を、グラウンド、つまり共
通電位に接続してアースしているので、第１及び第２の
抵抗Ｒ１及びＲ２により、演算増幅器ＯＰと出力側の外
部信号系とのある程度以内の電位差を抑圧する。
【００２１】(3) 出力端子を介して、出力側から逆流す
るコモンモードノイズのノイズ電圧は、定電流素子Ｚ１
及びＺ２の高インピーダンスにより抑止されて、演算増
幅器ＯＰを含む内部回路に流入しにくくなる。
るコモンモードノイズのノイズ電圧は、定電流素子Ｚ１
及びＺ２の高インピーダンスにより抑止されて、演算増
幅器ＯＰを含む内部回路に流入しにくくなる。
【００２２】したがって、この信号出力回路において
は、演算増幅器ＯＰからの信号出力は、逆並列ダイオー
ドＤ１及びＤ２からなる低インピーダンスの第２のイン
ピーダンス素子により低インピーダンスで送出する。逆
に、この信号出力回路においては、外部からのコモンモ
ードノイズは、信号線に直列に介挿された第１及び第２
の定電流素子Ｚ１及びＺ２からなる高インピーダンスの
第１のインピーダンス素子により遮断し、流入を阻止す
る。
は、演算増幅器ＯＰからの信号出力は、逆並列ダイオー
ドＤ１及びＤ２からなる低インピーダンスの第２のイン
ピーダンス素子により低インピーダンスで送出する。逆
に、この信号出力回路においては、外部からのコモンモ
ードノイズは、信号線に直列に介挿された第１及び第２
の定電流素子Ｚ１及びＺ２からなる高インピーダンスの
第１のインピーダンス素子により遮断し、流入を阻止す
る。
【００２３】ちなみに、コモンモードノイズは、大部分
の環境において、無停電電源（ＵＰＳ）等によって発生
している。このようなコモンモードノイズ自体を改善す
ることは不可能に近いが、上述したこの発明による信号
出力回路は、コモンモードノイズによる影響をほとんど
受けない。
の環境において、無停電電源（ＵＰＳ）等によって発生
している。このようなコモンモードノイズ自体を改善す
ることは不可能に近いが、上述したこの発明による信号
出力回路は、コモンモードノイズによる影響をほとんど
受けない。
【００２４】また、上述した構成では、出力側の外部信
号系とのレベル差を効果的に抑圧するので、演算増幅器
ＯＰを含む回路の電源部のフローティングも不要とな
る。
号系とのレベル差を効果的に抑圧するので、演算増幅器
ＯＰを含む回路の電源部のフローティングも不要とな
る。
【００２５】なお、近年、汎用インタフェースとして普
及しつつあるＵＳＢやＩＥＥＥ１３９４の出力回路とし
てもこの発明の構成を適用することができる。
及しつつあるＵＳＢやＩＥＥＥ１３９４の出力回路とし
てもこの発明の構成を適用することができる。
【００２６】図１の構成においては、高インピーダンス
を呈する第１のインピーダンス素子として第１及び第２
の定電流素子Ｚ１及びＺ２を用い、低インピーダンスを
呈する第２のインピーダンス素子として、逆並列ダイオ
ードＤ１及びＤ２を用いるものとしたが、第１のインピ
ーダンス素子を高インピーダンスの抵抗を用いて構成す
ることもでき、第２のインピーダンス素子を低インピー
ダンスの抵抗を用いて構成することもできる。
を呈する第１のインピーダンス素子として第１及び第２
の定電流素子Ｚ１及びＺ２を用い、低インピーダンスを
呈する第２のインピーダンス素子として、逆並列ダイオ
ードＤ１及びＤ２を用いるものとしたが、第１のインピ
ーダンス素子を高インピーダンスの抵抗を用いて構成す
ることもでき、第２のインピーダンス素子を低インピー
ダンスの抵抗を用いて構成することもできる。
【００２７】すなわち、図２は、この発明の第２の実施
の形態に係る信号出力回路の構成を模式的に示してい
る。この第２の実施の形態は、第１のインピーダンス素
子に抵抗を用いたものである。
の形態に係る信号出力回路の構成を模式的に示してい
る。この第２の実施の形態は、第１のインピーダンス素
子に抵抗を用いたものである。
【００２８】図２に示す信号出力回路は、図１と同様
の、演算増幅器ＯＰ、第１のダイオードＤ１、第２のダ
イオードＤ２、第１の抵抗Ｒ１及び第２の抵抗Ｒ２を備
え、且つ図１の第１の定電流素子Ｚ１及び第２の定電流
素子Ｚ２に代えて第１の高抵抗ＲＨ１及び第２の高抵抗
ＲＨ２を設けている。
の、演算増幅器ＯＰ、第１のダイオードＤ１、第２のダ
イオードＤ２、第１の抵抗Ｒ１及び第２の抵抗Ｒ２を備
え、且つ図１の第１の定電流素子Ｚ１及び第２の定電流
素子Ｚ２に代えて第１の高抵抗ＲＨ１及び第２の高抵抗
ＲＨ２を設けている。
【００２９】また、図３は、この発明の第３の実施の形
態に係る信号出力回路の構成を模式的に示している。こ
の第３の実施の形態は、第２のインピーダンス素子に抵
抗を用いたものである。
態に係る信号出力回路の構成を模式的に示している。こ
の第３の実施の形態は、第２のインピーダンス素子に抵
抗を用いたものである。
【００３０】図３に示す信号出力回路は、図１と同様
の、演算増幅器ＯＰ、第１の定電流素子Ｚ１、第２の定
電流素子Ｚ２、第１の抵抗Ｒ１及び第２の抵抗Ｒ２を備
え、且つ図１の第１のダイオードＤ１及び第２のダイオ
ードＤ２の逆並列回路に代えて低抵抗ＲＬを設けてい
る。
の、演算増幅器ＯＰ、第１の定電流素子Ｚ１、第２の定
電流素子Ｚ２、第１の抵抗Ｒ１及び第２の抵抗Ｒ２を備
え、且つ図１の第１のダイオードＤ１及び第２のダイオ
ードＤ２の逆並列回路に代えて低抵抗ＲＬを設けてい
る。
【００３１】さらに、図４は、この発明の第４の実施の
形態に係る信号出力回路の構成を模式的に示している。
この第４の実施の形態は、第１及び第２のインピーダン
ス素子の双方に抵抗を用いたものである。
形態に係る信号出力回路の構成を模式的に示している。
この第４の実施の形態は、第１及び第２のインピーダン
ス素子の双方に抵抗を用いたものである。
【００３２】図４に示す信号出力回路は、図１と同様
の、演算増幅器ＯＰ、第１の抵抗Ｒ１及び第２の抵抗Ｒ
２を備え、且つ図１の第１の定電流素子Ｚ１及び第２の
定電流素子Ｚ２に代えて第１の高抵抗ＲＨ１及び第２の
高抵抗ＲＨ２を設けるととともに、図１の第１のダイオ
ードＤ１及び第２のダイオードＤ２の逆並列回路に代え
て低抵抗ＲＬを設けている。
の、演算増幅器ＯＰ、第１の抵抗Ｒ１及び第２の抵抗Ｒ
２を備え、且つ図１の第１の定電流素子Ｚ１及び第２の
定電流素子Ｚ２に代えて第１の高抵抗ＲＨ１及び第２の
高抵抗ＲＨ２を設けるととともに、図１の第１のダイオ
ードＤ１及び第２のダイオードＤ２の逆並列回路に代え
て低抵抗ＲＬを設けている。
【００３３】これら第２〜第３の実施の形態の信号出力
回路は、いずれにおいても、演算増幅器ＯＰからの信号
出力は、低インピーダンスの第２のインピーダンス素子
により低インピーダンスで送出することができ、外部か
らのコモンモードノイズは、信号線に直列に介挿された
高インピーダンスの第１のインピーダンス素子により遮
断し、流入を阻止することができる。
回路は、いずれにおいても、演算増幅器ＯＰからの信号
出力は、低インピーダンスの第２のインピーダンス素子
により低インピーダンスで送出することができ、外部か
らのコモンモードノイズは、信号線に直列に介挿された
高インピーダンスの第１のインピーダンス素子により遮
断し、流入を阻止することができる。
【００３４】
【発明の効果】以上説明したように、この発明によれ
ば、出力部におけるインピーダンスの分布を工夫して、
ノーマルモードにおけるインピーダンスを上昇させるこ
となく、出力側からのコモンモードノイズの流入を効果
的に防止し得る信号出力回路を提供することができる。
ば、出力部におけるインピーダンスの分布を工夫して、
ノーマルモードにおけるインピーダンスを上昇させるこ
となく、出力側からのコモンモードノイズの流入を効果
的に防止し得る信号出力回路を提供することができる。
【図１】この発明の第１の実施の形態に係る信号出力回
路の構成を模式的に示す回路構成図である。
路の構成を模式的に示す回路構成図である。
【図２】この発明の第２の実施の形態に係る信号出力回
路の構成を模式的に示す回路構成図である。
路の構成を模式的に示す回路構成図である。
【図３】この発明の第３の実施の形態に係る信号出力回
路の構成を模式的に示す回路構成図である。
路の構成を模式的に示す回路構成図である。
【図４】この発明の第４の実施の形態に係る信号出力回
路の構成を模式的に示す回路構成図である。
路の構成を模式的に示す回路構成図である。
ＯＰ 演算増幅器 Ｚ１ 第１の定電流素子 Ｚ２ 第２の定電流素子 Ｄ１ 第１のダイオード Ｄ２ 第２のダイオード Ｒ１ 第１の抵抗 Ｒ２ 第２の抵抗 ＲＨ１ 第１の高抵抗 ＲＨ２ 第２の高抵抗 ＲＬ 低抵抗
Claims (6)
- 【請求項１】演算増幅器の一対の出力端にそれぞれ直列
的に介挿されコモンモードに対して高インピーダンスを
呈する一対の第１のインピーダンス素子と、 前記一対の第１のインピーダンス素子の出力側において
出力線間に橋架され、ノーマルモードに対して低インピ
ーダンスを呈する第２のインピーダンス素子と、を具備
することを特徴とする信号出力回路。 - 【請求項２】前記第１のインピーダンス素子は、定電流
素子を含むことを特徴とする請求項１に記載の信号出力
回路。 - 【請求項３】前記第１のインピーダンス素子は、抵抗を
含むことを特徴とする請求項１に記載の信号出力回路。 - 【請求項４】前記第２のインピーダンス素子は、逆並列
に接続したダイオードを含むことを特徴とする請求項１
乃至３のうちのいずれか１項に記載の信号出力回路。 - 【請求項５】前記第２のインピーダンス素子は、抵抗値
の小さい低抵抗を含むことを特徴とする請求項１乃至３
のうちのいずれか１項に記載の信号出力回路。 - 【請求項６】前記第２のインピーダンス素子の出力側に
設けられ、中点を接地した一対の抵抗の直列回路をさら
に含むことを特徴とする請求項１乃至５のうちのいずれ
か１項に記載の信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11147380A JP2000341053A (ja) | 1999-05-27 | 1999-05-27 | 信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11147380A JP2000341053A (ja) | 1999-05-27 | 1999-05-27 | 信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000341053A true JP2000341053A (ja) | 2000-12-08 |
Family
ID=15428945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11147380A Pending JP2000341053A (ja) | 1999-05-27 | 1999-05-27 | 信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000341053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122605A (ja) * | 2005-10-31 | 2007-05-17 | Fujitsu Ltd | インピーダンス回路、電源装置 |
| JP2009272621A (ja) * | 2008-05-09 | 2009-11-19 | Toppoly Optoelectronics Corp | 静電放電保護回路及び電子システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55109059A (en) * | 1979-02-07 | 1980-08-21 | Fuji Electric Co Ltd | Digital signal transmission device |
| JPS5741142B2 (ja) * | 1975-10-15 | 1982-09-01 | ||
| JPS6226959U (ja) * | 1985-07-31 | 1987-02-18 |
-
1999
- 1999-05-27 JP JP11147380A patent/JP2000341053A/ja active Pending
Patent Citations (3)
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