KR960005564B1 - 낸드형 마스크 리드 온리 메모리 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 낸드형 마스크롬의 부분 등가 회로도
제 2 도는 종래의 레이아웃도
제 3 도는 본 발명의 일실시예에 따른 레이아웃도
제 4 도는 본 발명의 따른 실시예에 따른 레이아웃도
본 발명은 반도체 메모리에 관한 것으로, 특히 낸드형 마스크 리드 온리 메모리에서 하나의 단위스트링을 구성하는 디플리션 및 인핸스먼트 트랜지스터들이 서로 다른 채널길이를 가지는 구조에 관한 것이다. 일반적으로 낸드형 마스크 리드 온리 메모리(Mask Read Only Memory ; 이하 마스크 롬이라 한다.)는 다수의 디플리션(depletion)형 트랜지스터와 다수의 인핸스먼트(enhancement)형 트랜지스터가 확산층을 통하여 직렬접속된 구조를 가진다. 비트라인과 접지전압단 사이에 직렬로 접속된 한 그룹의 셀들은 1스트링(string)으로 정의된다.
제 1 도는 낸드형 마스크롬의 부분등가회로도이다. 상기 도면에 도시된 바와같이 비트라인과 직렬접속된 제1 및 제 2 스트링 선택 트랜지스터와 상기 선택 트랜지스터의 소오스측과 접지전압단 사이에 직렬접속되어 메모리 셀로서 동작하는 n개의 모오스 트랜지스터로 구성된다. 같은 행에 있는 선택트랜지스터의 게이트 스트링 선택라인을 공유하며, 같은 행에 있는 메모리 셀의 게이트는 워드라인을 공유한다. 상기 제 1 도를 참조하여 낸드형 마스크 롬의 동작을 간단히 설명하면 다음과 같다. 소정의 메모리 셀을 선택하여 읽기동작을 수행하고자 할 경우, 선택된 비트라인과 워드라인에 각각 1V~Vcc의 일기전압과 OV의 전압을 인가한다. 그리고 스트링 선택 트랜지스터의 게이트에는 디플리션형일경우에는 OV를, 인핸스먼트형일경우에는 Vcc를 인가한다. 그리고 선택되지 않은 워드라인에는 Vcc를 인가한다. 그 결과 상기 선택된 메모리 셀이 디플리션형일 경우에는 그 게이트에 인가된 접지전압에 의해 턴온된다. 따라서 상기 비트라인에 가해진 읽기전압을 전달시킴에 의해 논리 "1"로 읽혀진다. 한편 상기 선택된 메모리셀이 인핸스먼트형일 경우에는 그 게이트에 인가된 접지전압에 의해 턴 오프된다. 따라서 상기 비트라인에 가해진 읽기전압을 찬단시킴에 의해 논리 "0"로 읽혀진다. 즉, 노멀리 온(normaly on)형인 디플리션형 트랜지스터와 노멀리 오프(normaly off)형인 인핸스먼트형 트랜지스터를 이용하여 읽고자 하는 메모리셀의 게이트에 접전압을 인가함으로써 논리 "1" 또는 논리 "0"을 독출한다.
제 2 도는 종래의 낸드형 마스크롬의 레이아웃도로서, 상기 제 1 도에 나타낸 등가회로에 대한 레이아웃도이다. 제 1 방향으로 신장되어 반도체 기판내에 n+형 확산영역으로 형성된 엑티브 라인(20)과, 상기 액티브라인(20) 상부에서 제 2 방향으로 신장되고 상기 제 1 방향으로 평행하게 배열된 워드라인(22) 및 접지라인(28)과, 상기 워드라인(22)상부에서 상기 제 1 방향으로 신장된 비트라인(30)과, 상기 액티브 라인(20)과, 비트라인(30)과의 접촉을 위한 접촉영역(32)으로 구성된다. 상기 도면에서 34, 35, 36은 디플리션형 모오스 트랜지스터를 나타낸다.
최근 메모리의 대용량화 추세에 따라 셀 어레이에 있는 스트링 선택트랜지스터 및 셀트랜지스터의 채널기일가 서브 미크론(sub micron)으로 축소되고 있다. 그에따라 비트라인에 연결된 복수개의 스트링중에 선택되지 않은 스트링들로 빠지는 누설전류에 의하여 오동작이 발생하는 문제점이 있었다. 즉, 셀의 크기가 촉소될수록 상기 셀위 채널길이 및 채널내의 도우핑 농도 프로파일은 다결정실리콘의 패턴형성공정, 다결정실리콘의 식각공정, 드레시홀드(threshdld)전압조절을 위한 이온주입공정등의 공전변화에 민감하다. 그에따라 상기 도면에 도시된 바와같이 스트링 선택 트랜지스터와 셀 트랜지스터가 동일한 크기를 가질 경우에는 선택되지 않은 스트링 선택 트랜지스터로 누설전류가 흐르게되어 턴 오프된 셀을 읽을때 오동작을 일으키게 된다. 상기한 문제점은 고속 일기동작을 위해 비트라인의 전위를 Vcc로 프리차아지 시킬경우에 더욱 심각해진다. 또한, 제 3 도의 종래의 레이아웃상에서는 스트링선택용 트랜지스터와 메모리셀용 트랜지스터의 채널길이가 동일한 크기로 제작되어 있기 때문에, 즉, 단순한 전류통과의 기능만을 행하는 디플리션 트랜지스터가 인핸스먼트 트랜지스터와 동일한 크기로 되어 있기 때문에, 불필요하게 칩면적을 차지하는 부분이 있고 이로인한 고집적화의 장애가 있다.
따라서 본 발명의 목적은 낸드형 마스크롬에서 셀 트랜지스터의 크기가 서브미크론으로 축소되더라도 정확하게 읽기동작을 수행하는 마스크롬을 제공함에 있다.
또한 본 발명의 목적은 고집적화에 유리한 마스크롬을 제공함에 있다.
상기한 바와같은 본 발명의 목적을 달성하기 위하여 마스크롬의 각 스트링의 제1 및 제 2 스트링 선택 트랜지스터중 인핸스먼트형 선택 트랜지스터의 채널길이를 디플리션형 선택 트랜지스터 및 셀트랜지스터의 채널길이보다 길게함을 특징으로 한다.
또한, 본 발명은 디플리션 트랜지스터를 스트링선택용 또는 메모리셀용으로 사용하는 복수개의 단위스트링들을 가지는 낸드형 마스크 라이드 온리 메모리에 있어서, 상기 스트링선택용의 디플리션 트랜지스터의 채널길이가 강시 스트링선택용 인핸스먼트 트랜지스터 및 메모리셀용 트랜지스터의 채널길이보다 작음을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다. 제 3 도는 본 발명에 따른 낸드형 마스크 롬의 레이아웃의 일실시예로서, 상기 제 1 도에 나타낸 등가회로에 대한 레이아웃도이다. 제 1 방향으로 신장되어 반도체 기판내에 n+형 확산영역으로 형성된 액티브라인(40)과, 상기 엑티브라인(40) 상부에서 제 2 방향으로 신장되고 상기 제 1 방향으로 평행하게 배열된 스트링 선택라인(42, 43), 워드라인(44, 45, 46) 및 접지라인(48)과, 상기 워드라인상부에서 제 1 방향으로 신장된 비트라인(50)과, 상기 액티브라인(40)과 비트라인(50)과의 접촉을 위한 접촉영역(52)으로 구성된다. 상기 도면에서 54, 55, 56은 디플리션형 모오스 트랜지스터를 나타낸다. 상기 도면에서 알 수 있는 바와 같이 인핸스먼트형 채널을 가지는 선택 트랜지스터의 채널길이가 다른 트랜지스터의 채널길이보다 길게 레이아웃되어 있다. 확장된 채널길이는 Vcc이상의 높은 드레인 전압에서도 펀치스루(Punch Through)가 발생하지 않을 정도로 한다. 본 발명의 일실시예에서는 인핸스먼트형 선택 트랜지스터가 다른 선택 트랜지스터 보다 0.1㎛-0.2㎛ 더 긴 채널길이를 가지도록 한다. 그에따라 선택되지 않은 스트링의 선택 트랜지스터의 펀치스루현상을 방지함으로써 누설전류에 의한 오동작을 막을 수 있다.
한편, 제 4 도에 도시된 본 발명에 따른 다른 실시예를 참조하면, 스트링선택용으로 사용되는 디플리션 트랜지스터(62)의 채널길이가 스트링선택용 인핸스먼트 트랜지스터 또는 메모리셀용 트랜지스터(66)의 채널길이보다 작게한 구성을 볼 수 있다. 예를들어, 메모리셀용 트랜지스터(66)의 채널길이가 N[㎛]인 경우, 스트링선택용으로 사용되는 디플리션트랜지스터(62)의 채널길이는 N-x[㎛]로 한 것이다. 제 4 도에 따른 실시예에서는 상기 x의 값을 0.1~0.2㎛으로 하면 좋다.
상기 메모리셀용 트랜지스터(66)에 이온주입을 실시하게 되면, 최초에 인핸스먼트형으로 제조된 트랜지스터가 디플리션트랜지스터로 바뀌게 되며, 이러한 방법으로 데이타가 기록됨은 본 분야의 통상의 지식을 가진자에게는 잘 알려진 사실이다.
상기 제 4 도에 나타낸 바와같이, 스트링 선택용의 디플리션 트랜지스터가 메모리셀용 트랜지스터 보다 작은 채널길이를 가져도 단위 메모리 스트링으로서의 동작예는 이상이 없다. 왜냐하면, 디플리션 트랜지스터는 게이트에 인가되는 전위가 OV일때 그것의 채널을 통하여 전류통과만의 기능을 가지고 있다. 또한 폴리실리콘 배선을 사용하지 않고 액티브영역(또는 확산영역)만으로도 디플리션 트랜지스터를 구성할 수 있으므로 작은 레이아웃이 가능함을 알아두기 바란다.
상술한 바와같이 본 발명은 낸드형 마스크 롬에 있어서 스트링 선택 트랜지스터중 인핸스먼트형 선택트랜지스터의 채널길이를 다른 트랜지스터의 그것보다 소정길이 더 길게하거나, 스트링선택용 디플리션 트랜지스터의 채널길이가 스트링선택용 인핸스먼트 트랜지스터 또는 메모리셀용 트랜지스터의 채널길이보다 작게 하였다. 그리하여 상기 메모리 롬의 제조공정시 공정변수에 의해 트랜지스터의 실효 채널길이 및 채널내의 드레시홀드전압조절용 도우즈의 도우핑 농도 프로파일이 다소 변화되더라도 상기 이핸스먼트형 선택 트랜지스터의 펀치스투현상을 방지할 수 있는 효과가 있다. 따라서 선택되지 않은 스트링으로 흐르는 누설전류를 없애주어 오동작을 방지할 수 있다. 또한 두개의 스트링 선택 트랜지스터중 하나의 트랜지스터만 채널길이를 증가시키거나 스트링 선택용의 디플리션 트랜지스터의 채널길이를 메모리셀용의 디플리션 트랜지스터의 그것보다 작게함으로써 마스크롬의 고집적화에 유리한 레이아웃을 제공하는 효과가 있다.
Claims (4)
- 비트라인에 직렬로 접속되고 디플리션형 및 인핸스먼트형으로 이루어지는 제1 및 제 2 스트링 선택트랜지스터와, 상기 선택 트랜지스터와 접지전압단 사이에 직렬접속된 다수개의 셀 트랜지스터를 구비하는 낸드형 마스크 리드 온리 메모리에 있어서, 상기 인핸스먼트형 스트링 선택 트랜지스터가 디플리션형 스트링선택 트랜지스터의 채널길이보다 더 긴 채널길이를 가짐을 특징으로 하는 낸드형 마스크 리드 온리 메모리.
- 제 1 항에 있어서, 상기 인핸스먼트형 스트링 선택 트랜지스터의 채널길이가 전원공급전압이상의 드레인 전압에서도 펀치스루가 발생하지 않을 정도의 길이임을 특징으로 하는 낸드형 마스크 리드 온리 메모리.
- 디플리션 트랜지스터를 스트링선택용 또는 메모리용으로 사용하는 복수개의 단위스트링들을 가지는 낸드형 마스크 리이드 온리 메모리에 있어서, 상기 스트링선택용의 디플리션 트랜지스터의 채널길이가 상기 메모리셀용 트랜지스터의 채널길이보다 작음을 특징으로 하는 낸드형 마스크 리드 온리 메모리.
- 제 3 항에 있어서, 상기 스트링선택용 디플리션 트랜지스터의 채널길이가 스트링선택용 인핸스먼트 트랜지스터의 채널길이보다 작음을 특징으로 하는 마스크 리드 온리 메모리.
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