KR960012055B1 - 반도체집적회로장치 및 그 제조방법 - Google Patents

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Abstract

내용없음

Description

반도체집적회로장치 및 그 제조방법
제1도는 MISFET를 갖는 반도체칩의 평면도.
제2도는 제1도에 도시한 메모리셀어레이의 일부의 평면도.
제3도의 영역 A는 게2도의 A-A 질단선에 있어서의 단면도이고, 영역 B는 주변회로영역을 구성하는 MISFET의 단면도.
제4도는 본 발명의 1실시예에 의한 세로 ROM의 회로구성을 도시한 회로도.
제5도는 제3도에 도시한 세로 ROM의 메모리셀어레이 및 주변회로영역을 구성하는 MISFET의 단면도.
제6도A∼E는 제3도의 반도체접적회로장치의 제조공정의 단면도.
제7도는 MISFET의 Lg-Vth 특성을 도시한 도면.
본 발명은 반도체집적회로장치에 관한 것으로써, 특히 MISFET를 갖는 반도체집적회로 장치에 적용해서 유효한 기술에 관한 것이다.
n채널 MISFET의 드레인끝의 전계를 완화하기 위해, 소위 LDD(Lightly Doped Drain)구조로 하는 것이 알려져 있다. 이 LDD구조에 있어서, 채널영역측의 저농도영역은 전계완화를 양호하게 하기 위해 확산계수가 큰 인에 의해서 형성된다.
LDD구조의 MlSFET에 관한 기술은 예를들면 닛케이멕그로힐사 1983년 8월 22일 발행 닛케이일렉트로닉스별책 「마이크로디바이스」 PP. 82∼86에 기재되어 있다.
본 발명자는 상기 기술을 검토한 결과 다음의 문제점을 발견하였다.
즉, 고접적화가 진행됨에 따라 게이트길이가 축소된다. 그러나, 상기 드레인의 저농도영역을 확산계수가 큰 인에 의해서 형성하면 그 저농도영역에서 채널영역으로 크게 확장하기 때문에 단채널효과가 발생한다.
본 발명의 목적은 MISFET의 특성을 향상을 도모하는 것이다.
본 발명의 다른 목적은 MISFET의 단채널효과를 방지하는 것이다.
본 발명의 또 다른 목적은 MISFET의 소오스, 드레인영역의 저농도영역이 채널영역으로 확장하기 때문에 발생하는 단채널효과를 방지하는 것이다.
본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.
본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 드레인의 채널영역측의 저농도영역을 인에 비해서 확산계수가 작은 불순물에 의해서 형성한다.
이것에 의해, 저농도영역의 채널영역으로의 확장이 작게 되기 때문에 단채널효과를 방지할 수 있으며, 따라서 특성의 향상을 도모할 수 있다.
이하, 본 발명의 구성에 대해서 1실시예에 따라 도면을 참조하면서 설명한다.
또, 모든 도면에 있어서 동일한 기능을 갖는 것은 동일부호를 불이고, 그 반복적인 설명은 생략한다.
제1도는 메모리셀인 n채널 MISFET를 여러개 직렬로 배치해서 1개의 셀열을 구성하고, 이 셀열을 여러개 배치해서 메모리셀어레이를 구성한 소위 세로 ROM(Read Only Memory)의 평명도이다.
제1도에 있어서, (1)은 예를들면 p-형 단결정 실리콘과 같은 반도체기판이고, 그 주변에 예를들면 제1층째의 알루미늄막과 제2층째의 알루미늄막을 적층해서 구성한 본딩패드(2)가 여러개 배치되어 있다. (3)은 어드레스버퍼회로, 클럭회로, 메인앰프회로, 입출력버퍼회로, 입력보호회로 등이 마련되는 주변회로 영역이며, 예를들면 n채널 MISFET와 p채널 MISFET에 의해서 구성하고 있다. (4)는 메모리셀어레이영역이며, n채널 MISFET를 여러개 배치해서 이루어져 있다. 또, 구체적인 구성에 대해서는 다음에 기술한다. (5)는 Y디코더회로이며, n채널 MlSFET, p채널 MISFET에 의해서 구성하고 있다. (6)은 X디코더회로이며, n채널 MISFET, p채널 MISFET에 의해서 구성하고 있다.
메모리셀어레이영역(4) 및 회로영역(5),(6)이 반도체기판(칩)(1)에 차지하는 면적은 전체의 70% 정도에 이른다. 따라서, 고집적화를 도모하는데 있어서 메모리셀영역(4)를 구성하는 MISFET의 미세화가 중요하다.
다음에 메모리셀어레이의 일부의 구성에 대해서 설명한다.
제2도는 메모리셀어레이의 일부의 평면도이고, 제3도의 영역 A는 제2도의 A-A 절단선에 있어서의 단면도이다. 제3도의 영역 B는 주변회로영역(3)을 구성하는 n채널 MISFET의 단면도이다. 또, 제2도는 메모리셀의 구성을 알기 쉽게 하기 위해 필드절연막(7) 이외의 절연막을 도시하고 있지 않다.
제2도 및 제3도의 영역 A에 있어서,(7)은 반도체기판(1)의 표면의 선택산화에 의한 산화실리콘막으로 이루어지는 필드절연막이며, 그 하부에 p채널 스토퍼영역(8)을 형성하고 있다. 필드절연막(7) 및 p형 채널 스토퍼영역(8)은 메모리셀의 패턴을 규정할 수 있도록 형성되어 있다. 메모리셀인 n채널 MISFET는 반도체기판(1)의 필드절연막(7)에서 노출된 표면의 열산화에 의한 산화실리콘막으로 이루어지는 게이트절연막(9), 예를들면 CVD에 의한 다결정실리콘막과 그 위에 Mo, W, Ta, Ti 등의 고융점금속막 또는 그 실리사이드막을 퇴적해서 구성한 게이트전극(10), 소오스, 드레인영역의 채널영역측을 구성하는 n형 반도체영역(저농도영역)(11), 채널영역에서 떨어진 부분을 구성하고 있는 n+형 반도체영역(고농도영역)(12)로 구성되어 있다. 또, 제2도에서는 n형 반도체영역(11)을 나타내는 인출선은 편의상 케이트전극(10)의 측면을 나타내고 있다. 상기 n채널 MISFET가 데이타선 DL이 연장하고 있는 방향으로 여러개 직렬로 배치되어 셀열을 이루고 있다. 즉,1개의 MISFET의 소오스 또는 드레인영역의 일부인 n+형 반도체영역(12)가 데이타선 DL이 연장하고 있는 방향에 있어서 인접하고 있는 MISFET의 소오스 또는 드레인영역의 일부인 n+형 반도체영역(12)와 일체로 구성된 구조로 되어 있다. GND는 메모리셀의 접지선으로써의 n+형 반도체영역이고, 소오스영역인 n+형 반도체영역(12)와 동일한 공정에서 형성하고 있다. 반도체영역 GND는 데이타선 DL과 교차하는 방향으로 연장하고, 또 그 양쪽에 메모리셀이 배치되어 있다.
n형 반도체영역(11)은 확산계수가 작은 n형 불순물, 예를들면 비소(As)를 사용해서 형성하고 있으며, 그 도즈량은 1×1013atoms/㎠ 정도로 하고 있다. 비소를 사용하는 것에 의해, 게이트전극(10) 아래로의 확장을 작게 해서 단채널효과가 발생하지 않도록 하고 있다. 게이트전극(10)의 게이트길이는 1.0μm 정도로 하고 있다. n형 반도체영역(11)은 예를들면 CVD에 의한 산화실리콘막으로 이루어지는 사이드월(13)으로 규정하고 있다. n+형 반도체영역(12)는 n형 불순물 예를들면 비소에 의해서 형성하고, 그 도즈량은 5×1015atoms/㎠ 정도로 하고 있다. 확산계수가 작은 예를들면 비소를 사용하는 것에 의해서 접합깊이를 가능한한 얕게 해서 접합용량의 저감을 도모하고 있다. 게이트전극(10)은 필드절연막(7)상의 워드선 WL과 일체로 형성되고, 데이타선 DL과 교차하는 방향으로 연장하고 있다. 이들 워드선 WL 및 게이트전극(10)상을 예를들면 CVD에 의한 산화실리콘막과 그 위에 인실리케이트유리(PSG)막을 적층해서 구성한 절연막(14)가 피복되어 있다. 데이타선 DL은 예를들면 스퍼터에 의한 알루미늄막으로 이루어지며, 반도체영역 GND와 반대쪽의 셀인 MISFET의 드레인영역인 n+형 반도체영역(12)에 게이트절연막(9)와 절연막(14)를 선택적으로 제거해서 이루어지는 접속구멍(16)을 통해서 접속하고 있다.
다음에 주변회로영역(3)의 여러가지의 회로를 구성하는 p채널 MISFET 및 n채널 MISFET중 n채널 MISFET의 구성에 대해서 설명한다.
제3도의 영역 B는 상기 n채널 MlSFET의 단면도이다.
제3도의 영역 B에 있어서,(17)은 소오스, 드레인영역의 채널영역측을 구성하는 n형 반도체영역(저농도영역)이다. 이것은 드레인끝의 전계를 가능한한 완화하기 위해 확산계수가 큰 n형 불순물, 예를들면 인(P)은 사용해서 형성하고 있다. 이 때문에 게이트전극(10A) 아래로의 확장이 상기 메모리셀의 n형 반도체영역(11) 보다 크게 되어 있다. n형 반도체영역(17)은 사이드월(13)에 의해서 규정하고 있다. n+형 반도체영역(12)는 메모리셀의 그것과 마찬가지로 확산계수가 작은 n형 불순물, 예를들면 비소를 사용해서 형성하고 있다.
게이트전극(10A)는 메모리셀의 게이트전극(10) 및 워드선 WL과 동일한 층의 예를들면 다결정실리콘막과 고융점금속막 또는 그것의 실리사이드막으로 이루어져 있지만, 게이트길이를 1.2μm 정도로 하고 있다. (18)은 예를들면 스퍼터에 의한 알루미늄막으로 이루어지는 배선이며, 접속구멍(16)을 통해서 소오스, 드레인의 일부인 n+형 반도체영역(12)에 접속하고 있다.
제4도는 본 발명의 1실시예에 의한 마스크 ROM의 회로구성을 도시한 회로도이다. 기본적인 구성은 제1도의 설명과 같다. 제4도에 도시한 바와 같이, 마스크 ROM은 로우어드레스디코더(X-DECODER), 컬럼셀렉터, 컬럼어드레스디코더(Y-DECODER)이 마련되어 있다. 이 로우어드레스디코더(X-DECODER)에는 여러개의 워드선 W1, W2등이 접속되고, 어드레스신호 A0∼An에 따라서 이들 워드선 W1, W2등중의 1개를 선택하게 되어 있다. 상기 컬럼셀렉터는 여러개의 데이타선 D1, D2등의 각각에 마련된 MISFET T1, T2등의 게이트에 접지된다. 어드레스신호에 따라서 상기 MISFET T1, T2등중 어느것인가 1조의 MISFET를 ON상태로 하는 것에 의해 데이타선 D1, D2등중의 1개를 선택하고, 이 선택된 데이타선과 공통의 데이타선 CD를 결합하도록 되어 있다. 또, 이들 데이타선 D1, D2등의 한쪽끝은 접지전위 Vss로 설정되어 있다. 상기 워드선 W1, W2등과 데이타선 D1, D2등의 각 교점에는 각각 메모리셀을 구성하는 MISFET Q1, Q2, Q3등이 마련되고, 이 MISFET로 이루어지는 메모리셀에 의해 메모리셀어레이가 구성되어 있다. 이 메모리셀어레이에 있어서는 1개의 데이타선에 대해서 각각의 게이트에 다른 워드선이 결합된 여러개의 MISFET가 직렬로 여러개 접속되고, 이 MISFET열이 각 데이타선에 대해서 배열된 구성으로 되어 있다. 상기 로우어드레스디코더 및 컬럼셀랙터에 의해 정보의 리드를 실행해야할 메모리셀의 선택이 실행되고, 리드된 정보에 따른 신호가 공통데이타선 CD를 통해서 출력된다.
제5도는 본 발명을 마스크 ROM에 적용한 경우의 실시예로써, 제5도의 (60)은 제4도에 도시되어 있는 메모리셀어레이를 구성하는 n채널 MISFET의 단면도이고, 제5도의 (61),(62)는 제4도에 도시되어 있는 주변회로, 예를들면 어드레스버퍼회로, 로우어드레스디코더 등을 구성하는 n채널 MISFET 및 p채널 MISFET의 단면도이다.
다음에 제5도에 도시되는 마스크 ROM의 제조방법의 1예를 제6도A∼E에 의해 설명한다.
우선, 제6도A와 같이, p형 실리콘기판에 n-형 웰과 p-형 웰을 각각 이온주입에 의해 형성한다. 또, 기판(1)의 표면의 선택적인 열산화에 의해서 Sio2로 이루어지는 필드절연막(7)을 형성한다. 그후, 필드절연막(7)이 없는 부분(active region)에 기판표면(1)의 열산화에 의해 게이트절연막(9)를 형성한다. p형 웰영역내의 필드절연막(7)의 하부에는 필드절연막(7)을 형성하기 위한 열산화보다 전에 예를들면 붕소이온을 이온주입하는 것에 의해서 p형 채널스토퍼영역(8)이 형성되어 있다.
다음에 이 게이트절연막(9)를 거쳐서 반도체기판(1)의 활성영역의 전면에 비소의 이온주입에 의한 채널도핑을 실행하고, 이것에 의해 메모리셀어레이의 모든 메모리셀에 정보 1을 라이트한다. 또, 이 이온주입의 주입에너지는 100KeV 정도로 하고, 도즈량은 2.4×1012atoms/㎠ 정도로 한다.
다음에 기판위 전면에 CVD에 의해 형성한 다결정실리콘과 그 위에 적층한 몰리브덴실리사이드를 선택적으로 에칭한다. 이것에 의해, 제6도B에 도시한 바와 같이, 게이트전극(10),(10A),(10B)를 형성한다. 게이트전극(10)의 게이트길이는 1.0㎛, 게이트전극(10A),(10B)의 게이트길이는 1.2μm 정도로 하고 있다.
그후에 n형 웰영역(62)와 메모리셀영역(60)을 제6도C와 같이 포토레지스트막(63)으로 마스크한다. 이 상태에서 게이트전극(10A)를 마스크로 해서 n형 불순물인 인을 주입의 도즈량 1.0×1013atoms/㎠ 정도의 이온주입을 한다. 이것에 의해, 주변회로를 구성하는 n채널 MISFET(61)의 저불순물농도의 반도체영역(17)을 형성한다.
계속해서, 포토레지스트막(63)을 제거한 후 주변회로영역(61),(62)를 제6도D와 같이 포토레지스트막(64)로 마스크한다. 이 상태에서 게이트전극(10)을 마스크로 해서 n형 불순물이 비소를 주입의 도즈량 l×1013atoms/cm-2정도의 이온주입을 한다. 이것에 의해, 메모리셀을 구성하는 n채널 MISFET(60)의 저불순물농도의 반도체영역(11)을 형성한다. 메모리셀어레이의 면적의 축소를 도모하기 위해 메모리셀영역(60)의 게이트전극(10)의 게이트길이는 주변회로영역의 게이트전극(10A),(10B)의 게이트길이보다 0.2μm 정도 짧다. 이 때문에 n형 불순물의 게이트전극 아래로의 확장에 의한 단채널화가 발생하기 쉽다. 메모리셀영역(60)의 반도체영역(11)의 형성에 인 보다도 화산계수가 작은 비소를 사용하는 것에 의해서 불순물의 게이트전극(10)의 아래로의 확장을 작게 하는, 즉 반도체영역(11)이 게이트전극(10)에 오버랩하는 거리를 주변영역(61)의 반도체영역(17)이 게이트전극(10A),(10B)에 오버랩하는 거리보다 짧게 한다.
다음에 포트레지스트막(64)를 제거한 후 기판위 전면에 CVD에 의해 SiO2막을 형성하고, RIE(Reactive Ion Etching)법에 의해 이방성에칭한다. 이것에 의해, 제6도E와 같이 게이트전극(10),(10A),(10B)의 양쪽에 각각 사이드월(13)을 형성한다. 그리고, n형 웰영역(62)를 포토레지스트막으로 마스크한다. 이 상태에서 게이트전극(10),(10A) 및 사이드월(13)을 마스크로 해서 n형 불순물인 비소를 이온주입하여 반도체영역(12)를 형성한다. 또, 이 이온주입의 주입에너지는 80KeV 정도로 하고, 주입의 도즈량은 예를들면 5.0×1015atoms/cm-2정도로 한다. 이 결과, 상기 저불순물농도층(11), 고불순물농도층(12), 저불순물농도층(17)과 고불순물농도층(12)로 각각 LDD구조의 소오스, 드레인영역이 형성된다. 즉, p형 웰(51)상에 LDD 구조의 n채널 MISFET가 형성된다.
다음에 완성된 n채널 MISFET를 포토레지스트막으로 마스크한다. 이 상태에서 p형 불순물, 예를들면 붕소를 게이트전극(10B)와 사이드월(13)을 마스크로 해서 이온주입을 실행하여 반도체영역(53)을 형성한다. 또, 이 이온주입의 주입의 도즈량은 3.0×1015atoms/cm-2정도로 한다. 반도체영역(53)의 안쪽끝이 사이드월(13)의 중간위치에 도달할때까지 확산시킨다.
다음에 제6도 E와 같이 예를들면 정보 1을 라이트해야할 메모리셀을 구성하는 MISFET Q1에 대응하는 부분이 뚫린 포토레지스트막(65)를 기판상에 형성한다. 그후, 이 포토레지스트막(65)를 마스크로 해서 게이트전극(10), 게이트절연막(9) 등을 거쳐서 예를들면 붕소와 같은 인에 비해서 질량이 작은 p형 불순물을 예를들면 주입에너지는 180KeV, 주입의 도즈량은 1.6×1013atoms/㎠에서 이온주입하는 것에 의해서 상기 MISFET Q1의 채널부에 채널도핑을 실행한다.
다음에 HCD막(14), PSG막(54) 등의 층간절연막을 형성한다. 다음에 이 층간절연막(14),(54)의 소정부분을 에칭제거해서 소정의 콘택트홀을 형성한 후 알루미늄막을 퇴적하며, 또한 패터닝하는 것에 의해 알루미늄배선(55)를 형성한다. 그후, 또 최종비활성화막을 기판상에 형성한다.
이상, 본 발명의 1실시예인 마스크 ROM의 제조방법을 설명했지만, 여기에서 제7도에 메모리셀인 n채널 MISFET 및 주변회로영역의 n채널 MISFET의 임계값 특성을 도시한다.
제7도에 있어서, 가로축이 게이트길이 Lg, 세로축이 임계값 Vth이다.
그래프 I은 불순물로 비소를 사용해서 소오스, 드레인영역을 고농도영역만으로 형성했을때, 즉 싱글드레인구조로 했을때의 임계값 특성이다. 그래프 II는 소오스, 드레인영역의 저농도영역 및 고농도영역을 비소로 형성했을때의 임계값 특성이다. 그래프 III은 저농도영역을 인으로 형성하고, 고농도영역을 비소로 형성했을때의 임계값 특성이다.
엔한스먼트형의 n채널 MISFET는 그 임계값을 통상 0.3V∼0.6V로 설정한다. 싱글드레인의 MISFET에서는 게이트길이가 약 0.8μm 정도일때 임계값 0.3V∼0.6V의 범위로 정해지지만 싱글드레인은 핫캐리어의 발생이 많아 실질적으로 사용할 수 없다. 그래프 II에 나타낸 바와 같이, 저농도영역 및 고농도영역을 함께 비소로 형성하면 게이트길이가 약 0.8∼1.0μm의 범위에서 임계값을 0.3V∼0.6V로 정할 수 있다. 이것을 본 실시예에 있어서의 메모리셀에 사용하고 있다. 그래프 III에 나타낸 바와 같이, 저농도영역을 인으로 형성하고 고농도영역을 비소로 형성하면 게이트길이가 약 1.0∼1.2μm의 범위에서 임계값을 0.3V∼0.6V로 정할 수 있다. 이것을 주변회로영역(3)을 구성하는 n채널 MISFET에 사용하고 있다.
또, 메모리셀인 MISFET는 드레인영역인 반도체영역(11),(12) 및 게이트전극(10)에 하이레벨(H)의 전위로써 예를들면 2V를 인가하는 것에 의해서 동작된다. 즉, 메모리셀인 MISFET가 예를들면 2V에서 동작할 수 있도록 게이트길이 Lg 및 소오스, 드레인(11),(12)를 구성하고 있다. 한편, 주변회로영역(3)을 구성하는 MISFET는 게이트전극(10A) 및 드레인영역인 반도체영역(17),(12)에 예를들면 5V를 인가하는 것에 의해서 동작된다. 즉, 주변회로영역(3)의 MISFET는 5V에서 동작하도록 게이트길이 및 소오스, 드레인(17),(12)를 구성하고 있다. 이것은 회로동작을 다른 반도체집적회로장치(IC)와 조합시키기 위해서이다.
이상, 본 실시예에 의하면 다음의 효과를 얻을 수 있다.
메모리셀인 MISFET에 있어서, 소오스, 드레인영역의 저농도영역을 확산계수가 작은 비소에 의해서 형성하고 있는 것에 의해, 채널영역으로의 확장이 작게 되기 때문에 게이트길이를 짧게 할 수 있다. 이것에 의해, 고집적화를 도모할 수 있다.
주변회로영역(3)을 구성하는 MISFET의 소오스, 드레인영역의 저농도영역을 확산계수가 큰 인에 의해서 형성하고 있기 때문에 드레인끝부의 전계를 양호하게 완화시킬 수 있다. 이것에 의해, 핫캐리어의 발생을 양호하게 저감할 수 있다.
이상, 본 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지로 번경가능한 것은 물론이다.
예를들면 본 발명의 실시예인 마스크 ROM의 주변회로영역에 있어서, 주변회로영역을 구성하는 MISFET를 동작시키는 인가전압을 클램프해서 저전압화하는 것에 의해, 주변회로영역의 n채널 MISFET에 본 발명을 적용하는 것도 가능하다.
또, 예를들면 본 발명은 논리집적회로, 마이크로컴퓨터 등의 각종 반도체집적회로장치에 적용할 수 있다.

Claims (35)

  1. 반도체기판, 상기 반도체기판상에 형성된 메모리셀 및 상기 반도체기판상에 형성된 주변회로를 갖는 반도체집적회로장치에 있어서, 상기 메모리셀을 구성하고, 절연막을 거쳐 상기 반도체기판상에 형성된 게이트전극, 상기 게이트전극의 각각 양쪽에 대응하는 상기 반도체기판의 부분에 형성된 소오스와 드레인영역 및 상기 소오스와 드레인영역 사이에 개재된 대응하는 채널형성부분을 갖고, 적어도 상기 드레인영역은 제1반도체영역과 상기 제1반도체영역의 불순물농도보다 높은 불순물농도를 갖는 제2반도체영역을 갖고, 상기 제1반도체영역은 상기 제2반도체영역과 제1전계효과트랜지스터의 채널이 형성된 반도체기판의 부분사이에 개재된 제1전계효과트랜지스터 및 상기 주변회로를 구성하고, 절연막을 거쳐 상기 반도체기판상에 형성된 게이트전극, 상기 게이트전극의 각각 양쪽에 대응하는 상기 반도체기판의 부분에 형성된 소오스와 드레인영역 및 상시 소오스와 드레인영역 사이에 개재된 대응하는 채널형성부분을 갖고, 적어도 상기 드레인영역은 상기 제3반도체영역과 상기 제3반도체영역의 불순물농도보다 높은 불순물농도를 갖는 제4반도체영역을 갖고, 상기 제3반도체영역은 상기 제4반도체영역과 상기 제2전계효과트랜지스터의 채널이 형성되는 반도체기판의 부분사이에 개재된 제2전계효과트랜지스터를 포함하며, 상기 제1반도체영역의 도전형은 제3반도체영역과 같고, 상기 제1전계효과트랜지스터의 제1반도체영역을 형성하기 위해 상기 반도체기판에 사용된 불순물소자의 확산계수의 값은 상기 제2전계효과트랜지스터의 제3반도체영역을 형성하기 위해 상기 반도체기판에 사용된 블순물소자의 확산계수의 값보다 작은 반도체집적회로장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2전계효과트랜지스터는 제1 및 제2MISFET를 포함하고, 상기 제1MISFET의 게이트전극은 상기 제2MISFET의 게이트전극의 길이보다 짧은 길이를 갖는 반도체집적회로장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 제1반도체영역을 형성하기 위해 사용된 불순물은 비소이고, 상기 제3반도체영역을 형성하기 위해 사용된 불순물은 인인 반도체집적회로장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 제2 및 제4반도체영역을 형성하기 위해 사용된 불순물은 비소인 반도체집적회로장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 제1및 제2전계효과트랜지스터의 각각은 n채널 MISFET를 포함하는 반도체집적회로장치.
  6. 특허청구의 범위 제1항에 있어서, 상기 반도체집적회로장치는 ROM인 반도제접적회로장치.
  7. 특허청구의 범위 제1항에 있어서, 또 CVD에 의해 형성된 실리콘산화막으로 각각의 상기 게이트전극의 각각 양쪽에 형성된 사이드월을 포함하는 반도체집적회로장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 제1 및 제2전계효과트랜지스터의 상기 제1및 제3반도체영역은 대응하는 게이트전극을 불순물도입용 마스크로써 사용하여 형성되고, 상기 제1 및 제2전계효과트랜지스터의 상기 제2 및 제4반도체영역은 대응하는 게이트전극과 사이드월을 불순물도입용 마스크로써 사용하여 형성되는 반도체집적회로장치.
  9. 특허청구의 범위 제1항에 있어서, 상기 제1, 제2, 제3 및 제4반도체영역은 상기 주변에서 상기 반도체기판으로 연장하는 각각의 깊이를 갖도록 형성되고, 상기 제2반도체영역의 깊이는 상기 제1반도체영역의 깊이보다 더 깊고, 상기 제4반도체영역의 깊이는 상기 제3반도체영역의 깊이보다 깊은 반도체집적회로장치.
  10. 주면을 갖는 제1도전형의 반도체기판, 상기 주면상에 형성되고, 절연막을 거쳐 주면상에 형성되는 게이트전극, 상기 게이트전극의 각각 양쪽에 대응하는 상기 반도체기판의 부분에 형성되는 소오스와 드레인영역 및 상기 소오스와 드레인영역 사이에 개재된 대응하는 채널형성부분을 갖고, 적어도 상기 드레인영역은 제2도전형의 제1반도체영역과 상기 제1반도체영역의 불순물농도보다 높은 불순물농도를 갖는 제2도 전형의 제2반도체영역을 갖고, 상기 제1반도체영역은 상기 제2반도체영역과 상기 제1전계효과트랜지스터의 채널이 형성된 상기 반도체기판의 부분 사이에 개재된 제1전계효과트랜지스터 및 상기 주면상에 형성되고, 절면막을 거쳐 상기 주면상에 형성되는 게이트전극, 상기 게이트전극의 각각 양쪽에 대응하는 상기 반도체기판의 부분에 형성된 소오스와 드레인영역 및 상기 소오스와 드레인영역 사이에 개재된 대응하는 채널형성부분을 갖고, 적어도 상기 드레인영역은 상기 제2도전형의 제3반도체영역과 상기 제3반도체영역의 불순물농도보다 높은 불순물농도를 갖는 제2도전형의 제4반도체영역을 갖고, 제3반도체영역은 상기 제4반도체영역과 상기 제2전계효과트랜지스터의 채널이 형성된 상기 반도체기판의 부분사이에 개재된 제2전계효과트랜지스터를 포함하며, 제1전원전위는 상기 제1전계효과트랜지스터의 상기 드레인영역에 공급되고, 상기 제 1전원전위보다 높은 진폭의 제 2 전원전위는 상기 제 2 전계효과트랜지스터의 상기 드레인영역에 공급되며, 상기 제1반도체영역을 형성하기 위해 사용되는 불순물소자의 확산계수의 값은 상기 제3반도체영역을 형성하기 위해 사용되는 불순물소자의 확산계수의 값보다 작은 반도체집적회로장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 제1반도체영역을 형성하기 위해 사용된 불순물은 비소이고, 상기 제3반도체영역을 형성하기 위해 사용된 불순물은 인인 반도체집적회로장치.
  12. 특허청구의 범위 제11항에 있어서, 상기 제2와 제4반도체영역을 형성하기 위해 사용된 불순물은 비소인 반도체집적회로장치.
  13. 특허청구의 범위 제10항에 있어서, 상기 제1 및 제2전계효과트랜지스터는 제1 및 제2MISFET를 포함하고, 상기 제1MISFET의 게이트전극은 상기 제2MISFET의 게이트전극의 길이보다 짧은 길이를 갖는 반도체집적회로장치.
  14. 특허청구의 범위 제10항에 있어서, 상기 반도체집적회로장치는 메모리이고, 상기 제1전계효과트랜지스터는 메모리셀을 구성하기 위해 사용되고, 상기 제2전계효과트렌지스터는 주변회로를 구성하기 위해 사용되는 반도체집적회로장치.
  15. 특허청구의 범위 제14항에 있어서, 상기 메모리는 ROM인 반도제접적회로장치.
  16. 특허청구의 범위 제10항에 있어서, 또 CVD에 의해 형성된 실리콘산화막으로 각각의 상기 게이트전극의 각각 양쪽에 형성된 사이드월을 포함하는 반도체집적회로장치.
  17. 특허청구의 범위 제16항에 있어서, 상기 제1및 제2전계효과트랜지스터의 제1및 제3반도체영역은 대응하는 게이트전극을 불순물도입용 마스크로써 사용하여 형성되고, 상기 제1 및 제2전계효과트랜지스터의 제2 및 제4반도체영역은 대응하는 게이트전극과 상기 사이드월을 불순물도입용 마스크로써 사용하여 형성되는 반도체집적회로장치.
  18. 특허청구의 범위 제10항에 있어서, 상기 제1, 제2, 제3 및 제4반도체영역은 상기 주면에서 상기 반도체기판으로 연장하는 각각의 깊이를 갖도록 형성되고, 상기 제2반도체영역의 깊이는 상기 제1반도체영역의 깊이보다 깊고, 상기 제4반도체영역의 깊이는 상기 제3반도체영역의 깊이보다 깊은 반도체집적회로장치.
  19. 특허청구의 범위 제18항에 있어서, 상기 제2전원전위는5V인 반도체집적회로장치.
  20. 특허청구의 범위 제19항에 있어서, 상기 제1전원전위는 2V보다 작은 반도체집적회로장치.
  21. 주변회로 및 메모리셀어레이를 갖고, 상기 메모리셀어레이는 제1전계효과트랜지스터를 직렬로 배열하여 각각 형성되는 셀열을 갖는 반도체집적회로장치에 있어서, 주면을 갖는 제1도전형의 반도체기판, 주면상에 형성되고, 그 각각은 절연막을 거쳐 주면상에 형성되는 게이트전극, 상기 게이트전극의 각각 양쪽에 대응하는 상기 반도체기판의 부분에 형성되는 소오스와 드레인영역 및 상기 소오스와 드레인영역 사이에 개재된 대응하는 채널형성부분을 갖고, 적어도 상기 드레인영역은 제2도전형의 제1반도체영역과 상기 제1반도체영역의 불순물농도보다 높은 불순물농도를 갖는 제 2도전형의 제 2 반도체영역을 갖고, 상기 제 1반도체영역은 상기 제2반도체영역과 상기 제1전계효과트랜지스터의 채널이 형성된 상기 반도체기판의 부분사이에 개재된 제1전계효과트랜지스터 및 상기 주변회로를 구성하고, 상기 주면상에 형성되고, 상기 절연막을 거쳐서 상기 주면상에 형성되는 게이트전극, 상기 게이트전극의 각각 양쪽에 대응하는 상기 반도체기판의 부분에 형성되는 소오스와 드레인영역 및 상기 소오스와 드레인영역 사이에 개재된 대응하는 채널형성부분을 갖고, 적어도 상기 드레인영역은 상기 제2도전형의 제3반도체영역과 상기 제3반도체영역의 불순물농도보다 높은 불순물농도를 갖는 제2도전형의 제4반도체영역을 가지며, 상기 제3반도체영역은 상기 제4반도체영역과 상기 제2전계효과트랜지스터의 채널이 형성된 상기 반도체기판의 부분사이에 개재된 제2전계효과트랜지스터를 포함하며, 각각의 상기 제1전계효과트랜지스터와 관련된 상기 제1반도체영역을 형성하기 위해 사용된 불순물소자의 확산계수의 값은 상기 제3반도체영역을 형성하기 위해 사용된 불순물소자의 확산계수의 값보다 작은 반도체접적회로장치.
  22. 특허청구의 범위 제21항에 있어서, 상기 제1반도체영역을 형성하기 위해 사용된 불순물은 비소이고, 상기 제3반도체영역을 형성하기 위해 사용된 불순물은 인인 반도체집적회로장치.
  23. 특허청구의 범위 제22항에 있어서, 상기 제2 및 제4반도제영역을 형성하기 위해 사용된 불순물은 비소인 반도체집적회로장치.
  24. 특허청구의 범위 제21항에 있어서, 각각의 상기 제1전계효과트랜지스터 및 제2전계효과트랜지스터는 각각 제1MISFET와 제2MISFET를 포함하고, 각각의 상기 제1MISFET의 게이트전극은 상기 제2MISFET의 게이트전극의 길이보다 짧은 길이를 갖는 반도체집적회로장치.
  25. 특허청구의 범위 제21항에 있어서, 제1전원전위는 각각의 셀열의 상기 직렬로 배열된 제1전계효과트랜지스터중 하나의 드레인영역에 공급되고, 상기 제1전원전위보다 높은 진폭의 제2전원전위는 상기 제2 전계효과트랜지스터의 드레인영역에 공급되는 반도체집적회로장치.
  26. 특허청구의 범위 제25항에 있어서, 상기 제2전원전위는 5V인 반도체집적회로장치.
  27. 특허청구의 범위 제26항에 있어서, 상기 제1전원전위는 2V보다 작은 반도체집적회로장치.
  28. 특허청구의 범위 제25항에 있어서, 상기 제1전원전위는 각각의 셀열의 한쪽끝에 배치된 상기 제1전계효과트랜지스터중 하나의 드레인영역에 공급되고, 기준접지전위는 그것의 다른쪽에 위치한 각각의 열내의 제1전계효과트랜지스터의 소오스영역에 공급되며, 상기 각각의 열의 한쪽끝은 대응하는 메모리셀열에 상기 제1전원전위를 제어가능하게 마련하는 대응하는 데이타선의 한쪽끝에 결합되는 반도체집적회로장치.
  29. 제1 및 제2의 n형 MISFET를 갖는 반도체접적회로장치의 제조방법에 있어서, p형의 주면을 갖는 반도체기판을 준비하는 스텝, 상기 기판상에 절연막을 거쳐서 제1 및 제2의 n형 MISFET의 게이트전극을 형성하는 스텝 및 상기 제1 및 제2MISFET의 소오스와 드레인영역을 형성하는 공정을 포함하고, 상기 제1MISFET의 소오스와 드레인영역은 상기 게이트전극의 아래에 대응하는 상기 반도체기판의 부분으로 그 일부가 연장하도록 형성된 저불순물농도의 제1반도체영역과 상기 게이트전극의 아래에 대응하는 상기 반도체기판의 부분에서 떨어진 위치에서 상기 제1영역에 접속되는 고불순물농도의 제2반도체영역을 포함하고, 상기 제2MISFET의 소오스와 드레인영역은 상기 게이트전극의 아래에 대응하는 상기 반도체기판의 부분으로 그 일부가 연장하도록 형성된 저불순물농도의 제3반도체영역과 상기 게이트전극의 아래에 대응하는 상기 반도체기판의 부분에서 떨어진 위치에서 상기 제3영역에 접속되는 고불순물농도의 제4반도체영역을 포함하며, 상기 제1MISFET의 제1반도체영역을 형성하기 위해 제2MISFET의 제3반도체영역을 형성하기 위해 도입하는 불순물원소의 확산계수의 값보다 작은 확산계수의 값을 갖는 불순물을 도입하는 반도체집적회로장치의 제조방법.
  30. 특허청구의 범위 제29항에 있어서, 상기 제1MISFET의 제1, 제2반도체영역 및 상기 제2MISFET의 제4반도체영역의 형성은 비소이온의 이온주입에 의해 실행되는 반도체집적회로장치의 제조방법.
  31. 특허청구의 범위 제29항에 있어서, 상기 제2MISFET의 제3반도체영역의 형성은 인이온의 이온주입에 의해 실행되는 반도체집적회로장치의 제조방법.
  32. 특허청구의 범위 제29항에 있어서, 또 상기 제1 및 제2MISFET의 게이트전극의 양측벽상에 사이드월을 형성하는 스텝을 포함하며, 상기 제2 및 제4반도체영역은 상기 게이트전극 및 상기 사이드월을 마스크로써 사용하여 불순물을 도입하는 것에 의해서 형성하는 반도체집적회로장치의 제조방법.
  33. 특허청구의 범위 제32항에 있어서, 상기 제2 및 제4반도체영역의 형성은 비소이온의 이온주입에 의해서 실행되는 반도체집적회로장치의 제조방법.
  34. 특허청구의 범위 제32항에 있어서, 상기 제1MISFET의 제2반도체영역은 제1반도체영역을 형성하는 비소이온의 농도보다 고농도의 비소이온을 이온주입하는 것에 의해서 형성되는 반도체집적회로장치의 제조방법.
  35. 특허청구의 범위 제32항에 있어서, 상기 제2MISFET의 제4반도체영역은 제3반도체영역을 형성하는 인이온의 농도보다 고농도의 비소이온을 이온주입하는 것에 의해서 형성되는 반도체접적회로장치의 제조방법.
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