CN101552273B

CN101552273B - 三维只读存储器

Info

Publication number: CN101552273B
Application number: CN2008101841511A
Authority: CN
Inventors: 张国飙
Original assignee: Individual
Current assignee: Individual
Priority date: 2002-09-30
Filing date: 2002-09-30
Publication date: 2011-10-26
Anticipated expiration: 2022-09-30
Also published as: CN101552273A; CN101546605B; CN1967723A; CN1967722A; CN101515478A; CN101515478B; CN100573726C; CN101546605A; CN100472663C

Abstract

本发明提出一种改进的三维只读存储器，它的至少部分地址线由掺杂的半导体材料构成，不含单独的金属膜、合金膜或金属化合物膜，所述掺杂的半导体材料含有由金属离子注入法引入的金属。它具有较好的可制造性。

Description

三维只读存储器

本发明是申请号为200610153561.0、申请日为2002年9月30日、发明名称为“改进的三维存储器”的发明专利申请的分案申请；该申请号为200610153561.0的发明专利申请是申请号为02131089.0、申请日为2002年9月30日、发明名称为“三维集成存储器”的发明专利申请的分案申请。

技术领域

本发明涉及集成电路领域，更确切地说，涉及三维只读存储器。

背景技术

三维集成电路(简称为3D-IC)将一个或多个三维集成电路层(简称为3D-IC层)在垂直于衬底的方向上相互叠置在衬底上。3D-IC层由非单晶(即多晶或非晶)半导体材料构成，它可具有逻辑、存储、模拟等功能。对于具有逻辑和模拟功能的3D-IC层来说，它们对缺陷较敏感。由于非单晶半导体材料的缺陷密度较大，故这类3D-IC的成品率不高。同时，逻辑和模拟功能功耗较高，它们的三维集成面临较大的散热问题。相比之下，因为一般存储器具有修复缺陷的能力，它对缺陷较不敏感；且其功耗低，不存在散热问题。故存储器较适合于三维集成。

三维存储器(3-dimensional memory，简称为3D-M)将一个或多个存储层在垂直于衬底的方向上相互叠置在衬底电路上。如图1A所示，3D-M含有至少一个叠置于半导体衬底0s上的三维存储层100，每个三维存储层(如100)上有多条地址选择线(包括字线20a和位线30a)和多个3D-M元(1aa...)。衬底0s上有多个晶体管。接触通道口(20av、30av...)为地址选择线(20a、30a...)和衬底电路提供电连接。3D-M可以分为三维随机存取存储器(3D-RAM)和三维只读存储器(3D-ROM)。3D-RAM元的电路与常规RAM元类似，只是它一般由薄膜晶体管1t构成(图1B)。3D-ROM可以是掩膜编程(3D-MPROM)或电编程(3D-EPROM，包括一次编程或多次编程，如3D-flash、3D-MRAM、3D-FRAM、3D-OUM等)。其基本结构可见美国专利5,835,396和别的公开文件等。它可以使用如薄膜晶体管(TFT)1t的有源元件(图1CA、图1CB)和/或如二极管1d的无源元件(图1DA-图1E)。对于使用TFT的3D-ROM元来说，它们可以含有悬浮栅30fg(图1CA)或具有垂直沟道25c(图1CB)。对于使用二极管的3D-MPROM元来说，它含有具有非线性电阻特性的3D-ROM膜22(包括准导通膜)，并以信息开口24(即通道孔)的存在(或设置介质26的不存在)来表示逻辑“1”(图1DA)，信息开口24的不存在(或设置介质26的存在)来表示逻辑“0”(图1DB)。这里，设置介质26是指介于地址选择线20a、30a之间的介质，其存在与否决定该3D-ROM元的设置值。对于使用二极管的3D-EPROM来说，可以通过反熔丝22af的完整性来表示逻辑信息(图1E)。

3D-M具有低成本、高密度等优点。但由于它一般基于非单晶半导体，3D-M元的性能尚难于与常规的、基于单晶半导体的存储元相比。分离(standalone)的3D-M在读写速度、成品率、可编程性等方面尚待改进。这需要充分利用3D-M优良的可集成性。通过三维集成，3D-M 能与常规的可读可写存储器和/或数据处理器集成在一个芯片上，从而实现三维集成存储器(3DiM)。3DiM的整体性能(如速度、成品率、可编程性和数据的安全性)远较分离(standalone)的3D-M优良。本发明提出了多种提高3D-M可集成性的方法。3DiM的另一重要应用领域为集成电路测试：载有测试数据的3D-M可以与被测试电路集成在一起，从而实现其现场自测试和同速测试。

发明内容

本发明的主要目的是进一步提高三维只读存储器的可制造性。

根据这些以及别的目的，本发明提供了一种改进的三维只读存储器。

与常规存储器相比较，三维存储器(3D-M)的一个最大优势是其可集成性。由于3D-M元不占衬底面积，因此可利用衬底上的半导体面积形成较为复杂的衬底集成电路。衬底集成电路可以包含常规的存储器、数据处理器、模拟电路等。3D-M与这些衬底集成电路集成后形成的3D-M系统芯片(3D-M SoC)被称为三维集成存储器(3-dimensional integrated memory，简称为3DiM)。3DiM可进一步提高3D-M的速度、成品率、可编程性和数据安全性等。

在3DiM中，与3D-M集成的衬底集成电路可包括嵌入式可读可写存储器(embeddedRWM，简称为eRWM)和嵌入式数据处理器(embedded processor，简称为eP)。3D-M和eRWM各有千秋：3D-M在可集成性和容量/价格方面有优势，eRWM在速度和可写性方面有优势。它们之间的集成可以发挥各自的优势，以达到优化系统性能的目的。同时，如将3D-M和eP集成起来，则可在3DiM芯片内对3D-M所载的数据进行处理，从而提高3D-M的数据安全性。

一个典型的eRWM是嵌入式RAM(embedded RAM，简称为eRAM)。eRAM的首访时间很短，它可以作为3D-M的数据缓冲区(cache)，即存放3D-M数据的一个备份。eP在读数据时，先到eRAM中寻找。如找不到，则再到3D-M中寻找。这样能解决eP和3D-M数据供需速度不同的问题。另一个典型的eRWM是嵌入式ROM(embedded ROM，简称为eROM)。eROM一般是非易失性存储器(NVM)，其优良的可编程性能弥补3D-M有限的可编程性。eROM是存储3D-M纠错数据和升级码的理想载体(参见PCT申请“三维存储器”等在先申请)。

把3D-M和eP、eRWM集成在一起，可以实现单芯计算机(computer-on-a-chip，简称为ConC)。ConC能完成当今计算机的多种功能。一个典型的ConC是单芯播放器(player-on-a-chip，简称为PonC)。PonC可以用来存储和播放资料(如音像作品、电子书、地图等)，并为它们提供优良的版权保护。对于利用光盘、常规ROM来存储资料的技术，盗版者可以通过监听资料存储载体的输出信号或对资料存储载体进行反设计(reverseengineering)来获取原始资料。在PonC中，3D-M与资料播放器(最好含一片内D/A转换器)集成在一个芯片里，其输出信号为模拟信号和/或解码信号。在使用时，原始资料不会以任何形式输出到PonC外，它很难被数字化地复制，故PonC提供极强的版权保护。

对于使用掩模编程3D-M来存储数据的3DiM，3D-M中信息开口所代表的数据最好为加密数据。并且，3DiM内最好含有一片内解密引擎，它对3D-M数据进行解密，解密后的数据被直接送至片内别的功能块。这样，很难通过剥离(de-layering)等反设计手段来获取3D-M所载的数据(包括资料和代码)。

本发明从存储器结构的角度来进一步提高3D-M的可集成性。首先，最好使用具有简单结构的存储元，如基于二极管的三维只读存储元(3D-ROM)，尤其是三维掩模编程存储元(3D-MPROM)等；其次，如3D-M的工艺流程使用了较高温度，则衬底电路的互连线系统最好由在该温度下稳定的耐熔性导体(如耐熔性金属)和热稳定介质(如氧化硅、氮化硅)构成；再次，3D-M阵列中最好含有多个地址选择线空隙，它们使嵌入式引线能穿过该3D-M层，从而为衬底集成电路提供外界接口；另外，对于高速衬底集成电路，在至少部分3D-M层和衬底电路之间最好有一屏蔽层。

3DiM的另一个重要应用领域是集成电路测试。现有的测试技术难以对高速集成电路实现同速测试(at-speed test)，且其价格昂贵，并不支持集成电路的现场自测试和诊断。随着3D-M，尤其是3D-ROM的出现，这些问题可以得到解决。3D-M作为测试数据的载体，可以和被测试电路(CUT)集成在一个芯片上。在测试时将输入测试矢量从3D-M中下载送至被测试电路，然后将其输出与预期测试矢量比较，以决定被测试电路的性能。这种基于三维存储器进行的自测试(3DMST)有诸多优点：第一，3D-M与CUT集成在一起，它们之间具有很大带宽，可以很容易地对高速集成电路进行同速测试；第二，3D-M成本较低，在CUT中嵌入3D-M导致的附加成本很低；第三，使用3DMST的芯片能进行现场自测试和诊断，进而提高系统的可靠性；第四，3D-M对CUT的版图设计影响很小；第五，3D-M存储量极大，它存储的测试矢量能对CUT提供较高的测试覆盖率。

把测试矢量从三维存储器下载至被测试电路可以采用串行下载或平行下载两种方式。在串行下载过程中，测试矢量被逐一移位移进测试触发器链中。在平行下载过程中，测试矢量被平行输入至测试触发器中。3DMST集成电路还支持平行自测试、混合信号电路测试、印刷电路版的系统自测试、测试数据的压缩和解压缩等功能。3DMST测试还可以用在混合型测试中，即它可以与别的测试手段(如BIST测试和外界扫描测试)结合起来，以优化测试成本和测试可靠性。

在3DMST测试过程中，如输出测试矢量与预期测试矢量不相符，有两种可能：一种可能是被测试电路有缺陷；另一种可能是3D-M有缺陷。第二种可能的情形会导致成品率不必要的损失。为了避免这种情形，可以使用“可信赖的3DMST测试”或对被测试电路进行二次甄别。“可信赖的3DMST测试”保证3D-M数据无误。二次甄别是在完成3DMST测试后，对未通过的芯片再进行一次外界扫描测试。如该芯片仍不能通过该扫描测试，它才被认为是废品。这种测试模式又被称为双重测试。为了缩短双重测试时外界扫描测试的时间，在3DMST测试时，可将问题测试矢量(即输出测试矢量与预期测试矢量不相符的测试矢量)记录下来，这样在进行外界扫描测试时，可仅对芯片进行问题测试矢量的测试。

由于其突出的可制造性和可集成性，掩模编程3D-M(3D-MPROM)被认为是一种很有前途的3D-M。本发明提供了多种自对准3D-MPROM。在自对准3D-MPROM的工艺流程中，其3D-ROM膜与字线和位线均自对准，即不需要一单独的工艺步骤来对3D-ROM膜进行图形转换。这些3D-ROM膜可以为柱形，即3D-ROM膜的第一边长等于字线线宽，第二边长等于位线线宽；也可以具有自然结结构，即3D-ROM膜是在字线和位线交叉接触处自然形成的。另外，3D-MPROM还可以使用nF开口掩模版来定义其所载的数据。nF开口掩模版的开口大小为本技术支持的最小尺寸的n倍，故其成本较低。同时，3D-MPROM还可以使用相互交叉的存储层来提高存储密度。在相互交叉的存储层中，两个相邻的存储层共享一层地址选择线。另外，3D-M，尤其是3D-MPROM，的地址选择线可以只由掺杂的半导体材料构成，而不含金属膜、合金膜或金属化合物膜，这样可进一步提高3D-M的可制造性。

附图说明

图1A是一种3D-M的透视图；图1B-图1CB表示多种基于薄膜晶体管的3D-M元；图1DA、图1DB分别表示一逻辑“1”和“0”3D-MPROM元；图1E表示一种3D-EPROM元。

图2A-图2C表示一种三维集成存储器(3DiM)及其衬底电路的框图。

图3A-图3D描述多种单芯计算机(ConC)。

图4A-图4B描述两种单芯播放器(PonC)。

图5AA-图5CB表示多种3DiM的屏蔽层。

图6AA-图6CB表示多种3DiM衬底集成电路的接口结构。

图7AA-图7BC表示多种折叠的地址译码器以及它们使用的布线层。

图8A-图8B描述一种现有技术使用的集成电路测试方式。

图9A-图9C描述一种基于3D-M的集成电路自测试(3DMST)。

图10AA-图10BD表示多种测试数据下载的方式。

图11A-图11C是平行自测试、混合信号测试和印刷电路板系统自测试的多种实施例。

图12AA-图12BB提供多种减少测试数据量的方法。

图13表示一种“可信赖的3DMST测试”。

图14A-图14CB表示多种具有双重测试能力的实施例。

图15A-图15B比较一种3D-MPROM工艺过程中使用的1F和nF开口图形及其与地址选择线图形的相对位置。

图16A-图16C描述多种自对准、柱形3D-MPROM及其工艺流程。

图17A-图17ED描述多种自对准、自然结3D-MPROM及其工艺流程。

图18A-图18B表示两种使用金属-半导体地址选择线的3D-EPROM存储元。

图19AA-图19CB”表示多种倒U形连接的结构和工艺流程。

为简便计，在本说明书中，如果一个图号缺应有的后缀，则表示它代表所有具有该后缀的图。如图17指图17A-图17ED；图17E指图17EA-图17ED.

具体实施方式

1.三维集成存储器(3DiM)

图2A是一三维集成存储器(3DiM)的截面图。3DiM将3D-M阵列0A和衬底电路0s集成在一起。3D-M阵列0A含有一层或多层三维存储层100。每个三维存储层100中含有多条地址选择线(20a、30i...)和多个3D-M元(1ai...)。这些地址选择线含有金属材料和/或掺杂的半导体材料。衬底上的晶体管0T及其互连线0I(0Ia、0Ib...)组成衬底电路0s。从电路的角度，衬底电路0s含有一衬底集成电路0SC和地址译码器12、18/70(图2B)。这些地址译码器12、18/70为3D-M阵列0A提供地址译码。接触通道口(20av...)为地址选择线(20a...)和衬底电路0s(如地址译码器)提供电连接。

在一些应用中，3D-M中的地址选择线使用多晶半导体(参见图16-图18)。采用常规工艺生成多晶硅需要经过>500℃的高温。为了避免在这些温度时损伤衬底电路，其互连线系统0I(包括金属连线之间的绝缘介质)最好由耐熔性导体(如耐熔性金属、搀杂的多晶硅、金属硅化物等)和热稳定介质(如氧化硅、氮化硅)构成。这里，钨(W)是一个优良的耐熔性导体的候选材料。其工艺成熟，导电率仅为5.2μΩ·cm。采用钨互连线的衬底集成电路能完全胜任大多数3DiM应用，尤其能满足音像播放器对数据处理能力的要求。

图2B是3DiM衬底电路0s的平面图。由于3D-M的存储元不占用衬底面积，且其地址译码器12、18/70在衬底0s上占的面积不大，衬底0s大部分面积上的晶体管可以用来形成各种衬底集成电路0SC。如图2C所述，衬底集成电路0SC含有嵌入式可读可写存储器(embedded RWM，简称为eRWM)80和嵌入式处理器(embedded processor，简称为eP)88等。eRWM 80可以包括嵌入式RAM(简称为eRAM)和嵌入式ROM(简称为eROM)。eRAM中的RAM可以是SRAM或DRAM等；eROM中的ROM最好是非易失性存储器(NVM)，如MROM、EPROM、EEPROM、flash等。eP 88可以包括嵌入式的解码器、数-模(D/A)转换器和解密引擎等，一个典型的eP是资料(如音像)播放器(embedded media-player，简称为eMP)。衬底集成电路0SC能与3D-M 0相结合完成各种功能：eRAM可用作3D-M的数据缓冲区(cache)；eROM可用作3D-M的冗余电路和软件升级块；eP可用作形成单芯计算机(computer-on-a-chip)和单芯播放器(player-on-a-chip，参见图3-图4)。在上述应用中，衬底集成电路0SC为3D-M 0服务。另一方面，3D-M 0也能为衬底集成电路0SC服务：它可以作为集成电路测试矢量的载体，从而实现基于3D-M的自测试(参见图9-图14)。

A.单芯计算机(ConC)

图3A-图3D表示多种单芯计算机(computer-on-a-chip，简称为ConC)的框图。ConC的衬底集成电路0SC含有eRAM 82和eP 88等。3D-M 0和eRAM 82组成存储区86。来自3D-M的数据一般先存储在eRAM中，然后再被eP处理。这样能解决eP和3D-M读取速度不同的问题。这种方法的具体实施例可参见图17。ConC的这种层次结构(3D-M 0→eRAM82→eP 88)类似于常规计算机的层次结构(HDD→RAM→CPU)。在常规计算机中，因硬盘容量大，它被用作主要的存储载体，但因其首访时间较长(～ms)，它需要RAM作为其数据缓冲区(cache)。在ConC中，3D-M容量大，它也可作为主要的存储载体，同时，因其首访时间稍长，它也需要eRAM 82作为其cache。但是，因为3D-M的首访时间(～μs)远较硬盘短。故3D-M所需的、作为cache的eRAM远比HDD所需的RAM要少。

ConC的软件代码适于存储在3D-M中，数据一般可存储在eRAM和/或eROM中。当ConC的软件代码下载到eRAM时，它可以和存储在eRAM中的数据共享同一eRAM 82(图3A)，或分隔在eRAM 82的两个扇区82a、82b内(如扇区82a存储代码，扇区82b存储数据)(图3B)。对于存储在eROM 84中数据，它们可以先下载到eRAM 82中，然后再在那里执行；或直接在eROM 84中执行(图3C)。为了简化硬件设计，ConC还可以使用地址转换的方案(图3D)。3D-M 0、eRWM 80可组成一统一存储空间86S。来自eP 88的地址86A首先被送至一地址转化块86T，该地址转化块86T将该地址86A视为虚拟地址并将其转化为物理地址86TA。该物理地址86TA被送到该统一存储空间86S的地址译码器164D。然后，根据该物理地址86TA决定从3D-M 0或eRWM 80中读取数据。地址转化的一个具体实施例可参见PCT申请“三维存储器”等在先申请。

在资料(如电子书、地图等，尤其是音像作品)存储方面，ConC可以用来实现单芯播放器(player-on-a-chip，简称为PonC)。PonC为资料供应商提供优良的版权保护。现有的资料发行一般通过光盘(如CD、DVD等)来进行。因光盘不能与资料(如音像)播放器集成，盗版者可以很容易地从光盘与资料播放器的接口处窃取到原始资料。而如图4A所示，在PonC中，作为资料载体的3D-M 0与一资料播放器eMP 88MP集成在一起。eMP 88MP中的解码器88DP对原始资料进行处理(如解码等)。更为理想的是，一片内D/A转换器88DA将数字音像信号89d转换为模拟音像信号89a。此外，如果原始资料是在加工厂中利用掩膜编程、或是在出售前由资料供应商等通过电编程等手段“固化”在3D-M中，那么原始资料在使用过程中不以任何形式被第二者得知，它很难被数字化地复制，故PonC能提供极强的版权保护。PonC有助于“随身听”、“可背式电脑(wearable computer)”等的小型化，今后它们只需要一个芯片、电池和输出设备(耳塞或屏幕)。

对于使用3D-MPROM存储资料或别的敏感数据的3DiM，为了防止职业盗版者通过剥离(de-layering)等反设计(reverse engineering)手段从信息开口图形处窃取其所载的数据，可对3D-MPROM所载数据进行加密。同时，可以充分利用3D-M优良的可集成性，在衬底集成电路0SC中形成一片内解密引擎88DE和一片内密钥存储器85(图4B)。3D-MPROM所载的信息在片内进行解密，解密后的数据89dd直接被送至衬底上别的集成电路块0SCX中进行处理。这样，很难对3D-MPROM进行反设计。

B.屏蔽

在3DiM中，当衬底电路在高速运行时，它可能对3D-M的数据读取会产生干扰。为避免这种干扰，在一些应用中有必要在衬底电路和数据读取线(如位线)之间形成一屏蔽层10S。图5AA-图5CB描述了三种屏蔽层。图5AA和图5AB是第一种具有屏蔽层10S的3DiM的截面图和屏蔽层10S的平面图。该实施例的屏蔽层10S是一能覆盖大部分衬底电路0_s的金属版0IS。图5BA和图5BB是第二种具有屏蔽层的3DiM的截面图和屏蔽层10S的平面图。该实施例中，字线层20a将剩余的3D-M 0与衬底电路0s分开。由于字线间距为该技术的最小间距，且字线20a一般处于静态(即只处于GND和V_R两个电势下)，因此字线层20a可以作为屏蔽层10S并将衬底电路0s和3D-M 0之间的大部分电磁干扰屏蔽掉。图5CA和图5CB是第三种具有屏蔽层的3DiM的截面图和屏蔽层10S的平面图。由于衬底电路的电源互连层一般位于衬底电路的最顶层，它可以用作衬底电路的屏蔽层10S。为了减少衬底电路0s和3D-M 0之间的电磁干扰，最好能尽量缩小V_DD互连线0Ib1和GND互连线0Ib2的间隔d。注意到，在图5BA-图5CB中，现成的布线层被用作屏蔽层，故不需专为屏蔽制造一屏蔽层10S。

C.接口引线

图6AA表示一按常规方法设计的3D-M存储阵列以及布置在其四周的接触通道口20av-20hv。图6AB为其沿A’A″的截面图。从存储阵列下方的衬底集成电路往四周看，这些接触通道口20av-20hv以及存储阵列形成一道“密集的网”。这道“密集的网”使衬底集成电路较难于与外界(芯片外)接口。

为了方便衬底集成电路与外界的接口，可以使用嵌入式引线和/或地址选择线弯折等手段。图6BA-图6BB描述一种利用嵌入式引线20ei。它尤其适合于翻转芯片(flip-chip)、BGA等封装。这里，在多条地址选择线之间留有间隙：在字线20p和20q之间留有第一间隙20gp，在位线30p和30q之间留有第二间隙30gp(图6BA)。第一间隙20gp和第二间隙30gp之间的空间可以用来形成一平台垫(landing pad)201p1。存储层100中的平台垫201p1、存储层200中的201p1’和接触通道口201v1-201v3构成嵌入式引线20ei(图6BB)，它为衬底集成电路提供接口。嵌入式引线20ei几乎可以分布在芯片的任意位置，且其长度较短，这有助于提高接口速度。

图6CA-图6CB描述一种通过地址选择线弯折来提供衬底集成电路与外界接口的方法。字线20a-20h分为两组：字线组A，包括字线20a-20d；字线组B，包括字线20e-20h。每组字线被弯折(图6CA)，从而在其接触通道口20av-20dv、20ev-20hv之间形成接口通道20gpb、20gpb’(图6CB)。这些接口通道允许衬底集成电路的引线通过并与外界接口。另外，接触通道口的间距d_cv设计更为灵活，它可以比常规方法设计的3D-M的d_cv大(常规方法设计的3D-M的d_cv等于地址选择线的间距d_al，参见图6AA)，这能更方便地址译码器的版图设计。

D.地址译码器折叠

一种提高3D-M容量的方法是提高其阵列效率。阵列效率为存储阵列的面积与整个芯片面积之比。由于常规存储器的周边电路和存储阵列均位于衬底里，周边电路一般只能位于存储阵列“外面”，故阵列效率一般～60％。另一方面，由于3D-M的存储阵列高于衬底，且周边电路可以通过布线层被折叠至存储阵列下方(参见美国专利5,835,396的图14)，故存储阵列几乎可以占有芯片的整个面积，从而得到近于理想的阵列效率。同时，对于与衬底电路集成的3D-M来说，其布线层可以利用衬底电路上现成的互连线层(图2A)，故不需为布线层制造额外的互连线层，这能简化工艺流程。图7AA-图7BC描述了多种地址译码器折叠以及它们使用的布线层。

图7AA-图7AC描述了一种使用独用布线层的地址译码器折叠。该实施例含有互连线0R和存储阵列0A。互连线0R含有四层布线层0r1-0r4，存储阵列0A含有四层地址选择线 20a’、30a’、20a、30a。每层布线层(30a、20a、30a’、20a’)单独供一地址选择线层(0r1-0r4)使用(图7AA、图7AB)，故这些布线层被称为独用布线层。布线层0r2将与字线20a相连的译码器折叠至存储阵列0A下；布线层0r1、0r3、0r4也有类似功能。相应地，周边电路几乎可以放置于存储阵列0A下的任何位置(图7AC)：行译码器12l、12r可放置其左右两边；列译码器18t、18b可放置在其上下两边；存储阵列角上的行译码器12tl(通过连接线0cw与相应的字线相连接)可放置在存储阵列0A稍中位置的下面。因此，所有的周边电路均可位于存储阵列0A内。很明显，独用布线层支持两端驱动的地址选择线(如3D-EPROM的字线和位线，以及3D-MPROM的字线)。

图7BA-图7BC描述了一具有共享布线层的3D-M。从它的名称可以知道，两层地址选择线共享一布线层，如字线20a和位线30a共享布线层0r1’，字线20a’和位线30a’共享布线层0r2’(图7BA、图7BB)。同样地，布线层0r1’、0r2’将译码器折叠至存储阵列0A下(图7BC)。它较适合单端驱动的地址选择线。

E.支持高温操作的3D-M

在3DiM的一些应用中，尤其是ConC中，3D-M可能需要承受较高工作环境温度。在高温下，使用多晶或非晶硅的3D-M可能会有较大的漏电流。为了保证其正常运行，可以在3D-M中使用具有隙宽(band-gap)半导体材料，如C、SiC_x等；也可以通过离子注入等方式在3D-M使用的半导体材料中掺C、O、N等元素，这些元素也能调节3D-M中半导体材料的隙宽。相应地，图1DA的3D-ROM膜22可含有一层高隙宽半导体材料，如SiC_x(x>0)、SiO_y(y>0)、SiN_z(z>0)。

2.基于3D-M的自测试(3DMST)

在上述3DiM中，衬底集成电路为3D-M服务。另一方面，3D-M也可以为衬底集成电路服务。其中的一个典型例子是基于3D-M的自测试(3DMST)。

现有集成电路采用的“易于测试的设计(Design-for-test，简称为DFT设计)”将具有多路选择功能的触发器(muxed flip-flop，简称为Mux-FF)串联形成至少一条扫描链(scan chain)。在测试过程中，首先将输入测试矢量(input test vector，简称为ITV)移入扫描链，然后将被测试电路(简称为CUT)的运算结果—输出测试矢量(output test vector，简称为OTV)—移出扫描链，并与测试仪(tester)中的预期测试矢量(expected test vector，简称为ETV)进行比较。如果所有的OTV与ETV均相符，则该CUT通过此测试。

图8A是一典型的CUT0cut。它含有三个流水线级(pipelined stage)S1-S3。每一级(例如S1)含有多个触发器(01f、02f)以及一逻辑电路网络(1N)，前一级(S1)逻辑电路网络(1N)的输出是后一级(S2)触发器(03f)的输入X3。在本说明书中，所有的CUT以图8A为例子。

图8B是采用常规DFT的CUT。它将图8A中的所有触发器01f-04f全换为Mux-FF01sf-04sf。为简便计，图8A中的所有逻辑电路网络1N、2N被合并为一个电路网络12N。Mux-FF的输入D、SI由“扫描有效信号(SE)”控制：当SE为低时，mux-FF中的触发器使用常规输入D；当SE为高时，它使用扫描输入SI。这里，Mux-FF 01sf-04sf首尾相连组成一扫描链；ITV 002通过输入端SI 00si输入，OTV 006由输出端SO 00so输出。在该实施例中，ITV 002的宽度为3，OTV 006的宽度为2。

A.3DMST测试的概念

现有的测试技术难以对高速集成电路实现同速测试(at-speed testing)。测试仪价格昂贵，且不支持现场测试和现场诊断。随着3D-M，尤其是3D-ROM的出现，工业界拥有了一种大容量、便宜的存储器。这种存储器是测试数据(如ITV和ETV)的理想载体。更为重要的是，3D-M能很容易地与CUT集成在一个芯片上。实际上，这种集成的3D-M和CUT是一种3DiM(参见图2A)，其集成方式对CUT的版图设计影响很小(参见图2B)。集成后， 3D-M与CUT之间有很大的带宽(参见图17)，故能容易地实现同速测试。很明显，3D-M支持CUT的现场自测试。相应地，这种测试手段被称为基于3D-M的自测试(3D-M-basedself-test，简称为3DMST)。

实际上，3D-M阵列不一定要覆盖整个CUT的芯片面积。如CUT有一部分区域内的相邻两层互连线无布线要求，则可以在该区域内形成3D-M阵列。这样，3D-M的引入并不一定需要增加新的互连线层，从而减少附加成本。另一方面，在CUT正常工作时，3D-M没有必要处于工作状态；它仅在测试时才需要工作。故在CUT正常工作时，可以利用状态控制端6E强制3D-M进入“软断开”模式(参见图14DD)，以降低能耗。

图9A是一种3DMST集成电路(简称为3DMST-IC)的框图，图9B为一种3DMST测试的流程图。3DMST-IC含有CUT0 cut、3D-M 0和测试矢量缓冲区(test-vector buffer，简称为TVB)206。3D-M 0存储其测试数据(如ITV和ETV)。TVB 206含有ITV缓冲区202和ETV缓冲区208。3D-M 0所载的测试矢量206td首先下载到测试矢量缓冲区206中。它包括将ITV 002下载到ITV缓冲区202(步骤222)和将ETV002下载到ETV缓冲区208(步骤224)的步骤。CUT0 cut将ITV 002运算后得到OTV 006(步骤223)。比较器210比较OTV 006与ETV 008。如相符(步骤226)，或在不相符但需要进行进一步诊断或准备二次甄别(步骤225)的情形下，产生一新的3D-M地址，并重复步骤222-226，直到3DMST测试完毕(步骤227)；在其它情形下，可认为CUT未通过测试(步骤228)。

图9C详细描述载有一测试数据的3D-ROM阵列0A及TVB 206的结构。它们能完成图9A-图9B中的步骤222、224。3D-ROM阵列0A中含有多条字线(20a)和多条位线(30b)，以及多个代表测试数据的二极管(1ab-1aj)。在该实施例中，一条字线(20a)上载有两个测试矢量(006、006’)。它们均含有5位测试数据，包括3位ITV和2位ETV。基于行地址2和列地址2c，测试矢量006被送至TVB 206中。在TVB 206中，触发器1fl-1f3构成ITV缓冲区202，触发器1f4-1f5构成ETV缓冲区208。

因为3D-M0与TVB 206是以三维的形式集成在一起，3D-M中所载的测试矢量可通过大量接触通道口平行地传输至TVB 206中，故它们之间的接口具有很大带宽。加上TVB 206中的触发器1fl-1f5均为高速触发器，故以这种形式集成的CUT支持同速(高速)测试。在图9C中，测试矢量006直接经过列译码器70送到TVB 206中。另一种可能是先将测试矢量006复制到一eRAM中，再将其从eRAM中送到TVB 206(参见图17)。

图10AA-图10BC描述两种将3D-M 0中所载的测试数据下载至CUT的方法：一种是串行下载(图10AA-图10AD)，即测试矢量被逐一移位移进测试触发器链中；另一种是平行下载(图10BA-图10BC)，即测试矢量被平行输入至测试触发器中。

图10AA是串行测试触发器(serial test flip-flop，简称为SL-TFF)的一个实施例，它与图8B中使用的Mux-FF相同。图10AB是一使用串行下载的3DMST-IC(serial-load3DMST-IC，简称为SL-3DMST-IC)。与图8B相比，首位SL-TFF 01sf的输入SI 00si是来自于ITV缓冲区202的ITV 002；末位SL-TFF 04sf的输出SO 00so直接与来自于ETV缓冲区208的ETV 008比较；所得结果CO 00co送到后端甄别电路00pp，以决定CUT是否通过该测试。ITV缓冲区202和ETV缓冲区208均含有平行输入、串行输出块(parallel-in-serial-outmodule，简称为PISO)。它们的输出202i、208o分别在缓冲区时钟CKI 202c、CKO 208c的驱动下进行，输入202td、208td分别在平行输入控制信号PEI 202p、PEO 208p的控制下进行。在开始3DMST测试时，清零信号00c将计数器00ctr置零。然后，随着每个时钟CKT00ct的到来，计数器00ctr提供一个3D-M的新地址。

图10AC是SL-3DMST-IC的一种时序图。在该实施例中，CK、CKI、CKO使用相同的时钟源，PEI、PEO使用相同的时钟源。在时钟周期T1-T3中，串行下载控制信号SE 00s为高，第n个输入测试矢量ITV(n)被逐次移位移进SL-TFF 01sf-03sf中。在时钟周期T4时，SE00s变低，SL-TFF 03sf-04sf接受常规输入X3、X4。这些常规输入X3、X4是ITV(n)在电路网络12N中的运算结果，即OTV(n)。OTV(n)在时钟周期T5-T6时被逐次移出，并与 ETV 208o相比较。这里，输入、运算和输出这些步骤共需要4个时钟周期，它们组成一测试周期STC。因OTV的宽度为2，只有在时钟周期T5-T6内的比较结果CO 00co才有效，故T5-T6被称为有效OTV时钟周期。注意到，与第一测试周期(T1-T4)中ITV(n)对应的ETV(n)在第二测试周期(T5-T8)中才被读出。

图10AD表示该3DMST-IC的一种后端甄别电路00pp。在此实施例中，只要在任何一个有效OTV时钟周期内，如OTV与ETV不相符(即00co为“1”)，则甄别电路00pp的输出P/F00pf被锁存为“1”。该后端甄别电路00pp还含有存储器208pn、计数器208ctr和比较器208lt，它们决定在此时钟周期内的CO是否为有效比较结果。其中，存储器208pn存储OTV的宽度；计数器208ctr记录在一个测试周期开始后经历的时钟数；比较器208lt将这两个数进行比较，如果时钟数小于OTV的宽度，则比较结果有效。

图10BA-图10BB是平行测试触发器(parallel test flip-flop，简称为PL-TFF)的两个实施例。PL-TFF 01pf有一预期值输入端ER和一比较输出端CO。来自ER的数据与来自触发器输出Y的数据相比较，其结果由CO输出。数据选择端PE决定触发器0f捕获常规输入D或来自3D-M的测试数据PI。图10BA还有一开关00sw。在电路正常运行时，开关00sw把比较电路00xo与CUT隔开；在测试过程中，开关00sw才接通。

图10BC是一使用平行下载的3DMST-IC(parallel-load3DMST-IC，简称为PL-3DMST-IC)。这里，TVB 206为一简单的缓冲区，其输入在时钟CKP’的控制下进行，输出在时钟CKP的控制下进行。在TVB 206中的测试矢量(202a-202c、208a-208b)被同时平行输入至PL-TFF 01pf-04pf中。因为PL-TFF 01pf-02pf是CUT流水线的第一级S1，它们不处理信号(参见图8A)，它们无相应的预期值，故只需将PL-TFF 03pf-04pf的比较结果00co送至后端甄别电路。

PL-3DMST-IC的操作可结合图10BD中的时序图来说明。在时钟CKP的控制下，在时刻tx，将3D-M中的测试数据206td送至TVB 206中。在时钟周期Ta内，平行输入控制信号PE置高，所有测试矢量被平行下载至PL-TFF 01pf-04pf中。然后，ITV 202a-202c经过CUT运算后得到结果OTV。在时钟周期Tb内，PE置低，这时OTV被流水线下一级的PL-TFF捕获并进行评估。相应地，一测试周期PTC含有2个时钟周期。

B.3DMST测试的应用

在实际应用中，3DMST可以使用平行自测试(图11A)，它也可以应用到混合信号测试(图11BA-图11BC)、系统自测试(图11C)等情形。

大多数逻辑电路含有多条扫描链。图11A描述一支持平行自测试的3DMST-IC。在该实施例中，测试矢量206tda、206tdb被分别下载至ITV 206a、206b。这个下载步骤是平行进行的。这样，对两个CUT 0cuta、0cutb可以平行测试，从而缩短测试时间。

混合信号电路含有模拟信号。因为数-模(D/A)转换比模-数转换快很多，故在模拟信号测试时，在必要情况下可将ITV和/或ETV转换成模拟信号。图11BA描述一支持混合信号测试的3DMST-IC。在此实施例中，CUT 0cutm的输入002a含有模拟信号，输出006全为数字信号.一片内模拟信号仿真器0sg将ITV 002d转换成模拟信号002a，并送至CUT 0cutm。图11BB表示一种模拟信号仿真器0sg。它包含一数-模转换器0dac和一混频器(mixer)0sm。数-模转换器0dac将ITV 002d转换成一模拟信号002a’；混频器0sm将它与一载波002cw混合，从而产生所需的测试信号002a。另一方面，图11BC中的0cutm输出包括模拟信号006，则可通过数-模转换器0dac’将ETV 008转换成模拟信号008a，并在模拟比较器210a处比较，以得到比较结果00co。模拟比较器210a可含一如17C的差分放大器和一积分器。

图11C描述一支持印刷电路版(PCB)系统自测试的3DMST-IC。该PCB 268除含有一3DMST-IC芯片262外，还含有芯片264、266等。3DMST-IC 262的3D-M不仅载有3DMST-IC262的测试矢量，还载有芯片264、266的测试矢量。这样3DMST-IC 262可支持对整个PCB268的系统自测试。因为3D-M容量大，该系统自测试的覆盖范围较广。

在图11C的实施例中，第一接口269是PCB系统268与外界的标准接口，第二接口261可用来对3DMST-IC 262进行单独测试。该单独测试的目的是保证该3DMST-IC 262中的3D-M无错误。该测试是一存储器测试，它可由中低速测试仪来完成。一旦3DMST-IC 262通过此单独测试，则PCB系统自测试可高速地进行。

C.减少测试数据量

为了减少存储在3D-M中的测试数据量，可以使用测试数据压缩(图12AA-图12AB)，或混合型测试(图12BA-图12BB)。

图12AA是一使用压缩测试数据的3DMST-IC。与图9A比较，在CUT的输入端有一输入数据还原器0dc(data de-compressor)，在输出端有一输出数据压缩器0cp。3D-M 0存储ITV的籽数据002c，它经过输入数据还原器0dc产生ITV 002。运算结果006经输出数据压缩器0cp压缩后的006c才与ETV 008比较。

图12AB表示一种输入数据还原器0dc。它是一个LFSR发生器0dc。在测试前，控制信号SL 0sl置高，并将籽数据002c下载至触发器01if-03if中。在测试过程中，SL 0sl置低，LFSR发生器0dc产生准随机数。输出数据压缩器0cp可以使用特征分析器(signatureanalyzer)。在实际应用中，可视情况采用以上测试数据压缩方案中的一种或两种。

图12BA-图12BB描述两种混合型测试方法。混合型测试是指在测试过程中使用至少两种测试手段，包括3DMST、内建自测试(BIST测试)、外界扫描测试(external scan test，简称为EST测试)等。混合型测试充分利用这些测试手段各自的特长。如图12BA所示，基本电路块(如RAM等)可采用BIST测试。在高一层次的电路设计中(如芯片层次的功能/结构测试)可采用3DMST测试。又如图12BB所示，对电路的高速测试可使用3DMST和/或BIST测试，对电路的中低速测试则采用EST测试。这样可以降低整体测试成本。再则，可以用3DMST测试重要测试矢量(即在芯片工作中容易出错的测试矢量)，而用EST测试一般测试矢量。这样，自测试时发现运行错误的可能性较大。混合型测试可以优化测试成本和测试可靠性。

D.3DMST测试的可信赖度

在3DMST测试过程中，如OTV与ETV不相符，有两种可能：一种可能是CUT有缺陷；另一种可能是3D-M有缺陷。第二种可能的情形会导致成品率不必要的损失。为了提高3DMST测试的可信度，可以使用“可信赖的3DMST测试”，即保证3D-M无错，对有错的3D-M进行纠错(图13)；或对CUT进行“二次甄别(即双重测试)”，即对未通过3DMST测试的芯片再进行一次EST测试(图14A-图14D)。

图13描述一使用“可信赖的3DMST测试”的流程图。该测试保证与载有测试矢量的3D-M无错。相应地，在3DMST测试前，需要对3D-M 0进行测试(步骤231)。该测试可以通过一中低速测试仪来完成，其测试费用较为低廉。如3D-M 0未通过测试(步骤232)，则对其发现的错误应尽量纠错(步骤234)。如纠错不成功(步骤235)，则对CUT进行EST测试(步骤236)和/或双重测试(步骤237，见图14)。

图14A-图14CB描述多种具有双重测试功能(dual-testing capacity，简称为DTC)的集成电路(DTC-IC)。DTC-IC除了能支持3DMST测试外，还能支持EST测试。如图14A所示，在双重测试时，对CUT进行“二次甄别”，即对未通过3DMST测试的芯片再进行一次EST测试(步骤230)。如该芯片仍不能通过EST测试，则它被认为是废品。为了缩短双重测试时EST测试的时间，在3DMST测试时，可将问题测试矢量(questionable test vector，简称为QTV，即OTV与ETV不相符的ITV)记录下来(步骤229)。在EST测试时，可仅进行对QTV 004的测试(步骤229C)。

图14BA描述一具有DTC功能的SL-3DMST-IC。它在SL-TFF链00sfc的两端各自增加了多路选择器00ml、00m2。多路选择器00ml决定输入SL-TFF链00sfc的ITV是来自 3D-M 0的ITV 202i或来自外界测试仪的测试数据ESI 00esi。另一方面，多路选择器00m2决定从SL-TFF链00sfc中输出的数据00eo是比较结果CO 00co或OTV SO 00so。

图14BB是该SL-3DMST-IC的一后端甄别电路00pp’。与图10AD不同之处是，它含有一QTV存储器204。该QTV存储器204含有多个QTV地址寄存器204a-204d，以及多个比较结果寄存器204af-204df。QTV地址2QA可包括3D-M 0的地址2和不相符位在OTV中的位置208n。这里，不相符位是指OTV与ETV中不相符的位，它可以帮助找到CUT的缺陷。如一有效比较结果CO 00co为“1”，则2QA被送至第一QTV地址寄存器204a，且以前的2QA被依次移位至下一个QTV寄存器。一旦输出00pf为“1”，它表示该CUT未通过3DMST测试。

图14CA-图14CB描述一具有DTC功能的PL-3DMST-IC。它将图10BC中的所有PL-TFF 01pf-04pf换为平行串行测试触发器(parallel-serial test flip-flop，简称为PS-TFF)01df-04df。这些PS-TFF 01df-04df组成一PS-TFF链00dfc。每个PS-TFF在控制信号DE[0:1]00de的控制下决定从以下三个输入中捕获一个：常规输入D；来自于外界扫描仪的、串行下载的ITV ESI；来自3D-M 0的、平行下载的ITV PI。它的一个实施例由图14CB表示，对于熟悉本专业的人士应易于理解其操作。

3.3D-ROM结构

由于其结构简单、易于制造，基于二极管的三维只读存储元(3D-ROM)极有可能成为第一种大量生产的3D-M。同时，3D-ROM优良的可集成性使它能广泛地应用在ConC/PonC中。本发明对3D-ROM结构做了进一步完善。

A.3D-MPROM

在各种3D-ROM中，掩模编程3D-M(3D-MPROM)技术尤其易于实现。3D-MPROM通过通道孔的存在与否来区分逻辑“0”和“1”。相应地，这些通道孔也被称为信息开口。3D-MPROM芯片成本包括地址选择线(字线和位线)光刻成本和信息开口光刻成本。地址选择线光刻成本不高。这是因为：地址选择线图形具有很强的重复性，可以使用移相掩模版(PSM)和成熟的光刻技术；同时，地址选择线掩模版可以用在数量众多的3D-MPROM芯片中，故每个3D-MPROM芯片分摊到的地址选择线掩模版成本较低。相对而言，信息开口光刻成本较高。幸运的是，可以使用nF开口掩模版和光刻编程技术来降低其成本。图15A-图15B比较了1F开口掩模版和nF开口掩模版及其在3D-MPROM工艺中的应用。

图15A表示一3D-MPROM工艺中常规1F开口图形与地址选择线图形在硅片上的相对位置。由于通道孔落在字线和位线的交叉区域内，因而常规信息开口(如1ca)的尺寸最好小于或等于地址选择线(如20c、30a)的线宽，即1F。实际上，3D-MPROM可以使用具有较大尺寸的开口(参见图16-图17)。图15B表示一3D-MPROM中nF信息开口图形与地址选择线图形在硅片上的相对位置。这里，n＝2，即指信息开口(如1ca+)的尺寸为地址选择线(如20c、30a)线宽的2倍。对于使用0.25μm技术的3D-MPROM来说，信息开口掩膜版可以使用0.5μm技术。另外，由于相邻的2F信息开口可以合并在一起，且光刻时掩模版与其下方图形的套刻精度要求较低，信息开口的光刻成本可以被极大地降低。图16-图17的实施例均使用nF开口掩模版。当然，它们也可以使用1F开口掩模版。

图16A-图16C描述多种自对准、柱形3D-MPROM(self-aligned pillar-shaped3D-MPROM，简称为SP 3D-MPROM)及其工艺流程。在SP 3D-ROM的工艺过程中，没有一单独的3D-ROM膜刻蚀步骤，3D-ROM膜是在字线刻蚀步骤和位线刻蚀步骤中自然形成的。在SP 3D-MPROM中，3D-ROM膜为柱形，其第一边长等于字线线宽，第二边长等于位线线宽。图16A-图16BD的实施例中存储层相互交叉，图16C中存储层相互隔离。

图16A表示一层间交叉的3D-MPROM(inter-digitated SP 3D-MPROM，简称为ISP3D-MPROM)。在该实施例中，存储层相互交叉且相邻存储层共享地址选择线，如存储层 ML 100和存储层ML 200共享字线20a。共享的地址选择线要求相邻存储层的二极管极性相反，即存储元的薄膜顺序相反：假设存储层ML 100中的3D-ROM膜22的分层结构为N+、N-、P+(按形成的先后顺序排列)，则存储层ML 200中的3D-ROM膜22’的分层结构为P+、N-、N+。对位于字线20a和位线30c之间的存储元而言，字线和位线之间有一设置介质膜23，它将字线和位线隔离，故该存储元代表逻辑“0”；对位于字线20a和位线30b之间的存储元而言，字线和位线之间有一信息开口24，电流能够从字线流到位线，故该存储元代表逻辑“1”。注意到，由于使用了nF开口掩模版，在沿高层地址选择线(字线20a)的方向上，信息开口24的边长大于低层地址选择线(位线30b)的线宽。

在读ISP 3D-ROM(如存储层ML 200)时，在字线20a上加读电压V_R，在位线30a’-30c’上探测读电流。同时，对别的存储层上的地址选择线20a’、30a-30c上加一偏压，从而避免读电流流到这些存储层中去，如在20a’上加0V，30a-30c上加V_R。

图16BA-图16BD是ISP 3D-MPROM的一种工艺流程图。首先，连续形成位线膜和第一3D-ROM膜22，然后利用第一刻蚀依次刻蚀位线膜30a和第一3D-ROM膜22，形成位线条。在位线条之间填充低层介质26，再使用CMP等方法将其平面化并暴露第一3D-ROM膜22(图16BA)。位线条的另一种方案是在形成位线膜30a和第一3D-ROM膜22后连续形成一位线缓冲膜26e(图16BA’)。该位线缓冲膜最好是导电的且在第一刻蚀时被刻蚀成形。该方案可用来形成无缝3D-ROM元(见“提高成品率的方法”)。

此后，在平面化后的低层介质26上形成设置介质膜23。如使用nF开口掩模版，则设置介质膜23最好与低层介质26采用不同介质材料。譬如说，设置介质膜23可以使用氮化硅或SiN_x/SiO₂多层结构(SiN_x在SiO₂下面)，而低层介质26使用氧化硅。之后，对nF开口掩膜版进行光刻。在逻辑“0”存储元(如与位线30a交叉处)处的光刻胶23pr留下；在逻辑“1”存储元(如与位线30b交叉处)处的光刻胶曝光被去掉，以便形成信息开口24(图16BB)。

光刻后对设置介质膜23进行第二刻蚀。该第二刻蚀最好对设置介质膜23和低层介质26有较好的刻蚀选择比，即它能较快地刻蚀设置介质膜23，但会停止在低层介质26上。这里，在x方向上，信息开口24的边长大于低层地址选择线(位线30b)的线宽，这并不会影响3D-MPROM的功能。在第二刻蚀之后，连续形成字线膜20a和第二3D-ROM膜22’(图16BC)。接着，利用第三刻蚀依次刻蚀第二3D-ROM膜22’、字线膜20a和第一3D-ROM膜22(第三刻蚀在位线膜30a上停止)，形成字线条(图16BD表示其y-z的截面图。注意到，图16BA-图16BC均为x-z的截面图)。

上述工艺流程没有使用一个单独的刻蚀步骤来定义3D-ROM膜22，3D-ROM膜22是在第一刻蚀步骤和第三刻蚀步骤时自然形成的。相应地，它与字线和位线是自对准的。3D-ROM膜22为柱形，该柱形的第一边长22wx等于位线线宽30w(图16A)，第二边长22wy等于字线线宽20w(图16BD)。

图16C表示一层间分离的SP 3D-MPROM(separate SP 3D-MPROM，简称为SSMMPROM)截面图。在该实施例中，存储层之间由层间介质27隔开且不共享地址选择线。

图17A-图17ED描述多种自对准、自然结3D-MPROM(self-aligned natural-junction3D-MPROM，简称为SN 3D-MPROM)及其工艺流程。在SN 3D-ROM中没有一单独的3D-ROM膜。二极管结及类似的结自然形成在字线和位线的交叉接触处，3D-ROM膜的一部分位于字线内，另一部分位于位线内。图17A-图17CD的实施例中存储层相互交叉，图17D-图17ED的实施例中存储层相互隔离。

图17A表示一层间交叉的SN3D-MPROM(inter-digitated SN 3D-MPROM，简称为ISN3D-MPROM)。它的结构类似于图16A中ISP 3D-MPROM，只是ISN 3D-MPROM没有一单独的3D-ROM膜22。图17BA-图17BD表示多种ISN 3D-MPROM元。在每个图中有两个存储元1nj、110，其中存储元1nj叠置在存储元110之上，它们共享一个电极20a。存储元1nj代表逻辑“1”，存储元110代表逻辑“0”。

图17BA描述一自然P+/N-/N+二极管结。对于存储元1nj来说，字线20a(含有P+多晶硅或其它半导体材料)和位线30a’(含有N+多晶硅30a1’、N-多晶硅30a2’、N-多晶硅30a3’)在交叉处相互接触且形成一自然P+/N-/N+二极管结，从而代表逻辑“1”。同时，N-多晶硅30a3’可以与上一层的字线20a’形成另一自然结(参见图17A，此处略去未绘出)。对于存储元1+0而言，由于字线20a和位线30a(含N-多晶硅30a1、N+多晶硅30a2)之间存在一设置介质膜23，它们之间不能形成自然结，故该存储元代表逻辑“0”。

图17BA中的存储元可以利用常规工艺流程来形成：地址选择线30a、20a、30a’由标准多晶硅工艺形成；在形成所有地址选择线后，一高温退火步骤激活掺杂杂质并形成优良的自然二极管结。由于使用较高温度，衬底电路的互连线最好使用耐熔性导体，比如说，掺杂的多晶硅、难熔金属及其合金或化合物。

图17BB与图17BA相比，其字线20a含有金属材料，如钨、铂等。在其字线20a和位线30a’交叉接触处形成一自然肖特基二极管1nj’。类似地，该存储元也可以使用常规工艺流程来形成。

图17BC与图17BA相比，其字线和位线加入了至少一层金属材料膜。在此实施例中，位线30a’含有：N-多晶硅30a2’、N+多晶硅30a5’、金属材料膜30a4’、N+多晶硅30a6’、N-多晶硅30a3’，字线20a含有：P+多晶硅20a2、金属材料20a1、P+多晶硅20a3。金属材料膜30a4’、20a1、30a3能减少地址选择线的串联寄生电阻，提高读速度。另外，还可以只有一条地址选择线含有金属材料，而另一条地址选择线仍旧使用多晶硅(半导体)。

类似地，图17BB中的多晶位线也可以含有金属材料膜30a3、30a4’，这在图17BD中表示。另一种降低地址选择线串联寄生电阻的方法是对图17BA或图17BB中的多晶地址选择线进行金属离子注入(metal ion implant)。相应地，地址选择线中含有一定的金属成分，故能减少地址选择线的串联寄生电阻。这种方法不需要单独的金属层，可以简化工艺流程。

图17CA-图17CD是ISN 3D-MPROM的一种工艺流程图。该工艺流程与图16BA-图16BD中的工艺流程极为相似。图17CA是在形成位线条并将层内介质平面化后的截面图。图17CB是在形成设置介质膜23和对nF开口掩膜版进行光刻后的截面图。图17CC是在对设置介质膜23进行图形转换并形成字线膜后的截面图。图17CD是对字线进行刻蚀并平面化后的y-z截面图(图17CA-图17CC为x-z截面图)。ISN 3D-MPROM的工艺流程很简单。对于图17BA和图17BB的存储元来说，其地址选择线只含有一种材料，故其刻蚀较容易实施。

图17D是一层间分离的SN 3D-MPROM(separate SN 3D-MPROM，简称为SSN3D-MPROM)的截面图。它含有两个分离的存储层ML 100和ML 200，它们之间由层间介质27隔开。

图17EA-图17ED表示几种SSN 3D-MPROM元的结构图。因为在SSN 3D-MPROM中相邻的存储层没有共享字线和位线，因此其结构较图17BA-图17BD中的结构简单。图17EA表示一在字线20a和位线30b之间形成的自然P+/N-/N+二极管结1nj。图17EB表示在字线20a和位线30b之间形成的自然肖特基二极管结1nj’。图17EC与图17EA的差别是在其字线和位线中加入了金属材料膜20a1、30b3。同样地，也可以只在一条地址选择线(尤其是字线)中加入金属材料膜。图17ED与图17EB的差别在于位线30b中加入了金属材料膜30b3。这些金属材料膜20a1、30b3可以减少地址选择线的寄生串联电阻，因而提高读速度。另一种降低地址选择线串联寄生电阻的方法是对图17EA或图17EB中的多晶地址选择线进行金属离子注入(metal ion implant)。

B.3D-EPROM元

图18A-图18B表示两个使用金属-多晶半导体地址选择线的3D-EPROM元。它借用了图17BC-图17BD和图17EC-图17ED的方案：在多晶地址选择线中加了金属材料膜20a1、30c3，或对它进行金属离子注入(metal ion implant)。这样可以减少地址选择线的寄生串联电阻。在同样编程条件下，地址选择线中可以导通更大的编程电流，故编程更为快速可靠。同时，因为RC延迟变短，读取速度也会变快。反熔丝膜22af可以夹在N+多晶硅30c2和N-多晶硅30c1之间(图18A、图18B)，也可以夹在图18A的P+多晶硅20a2和N-多晶硅30c1之间，或夹在图18B的字线20a和N-多晶硅30c1之间。

C.倒U形连接

图16-图18中很多地址选择线(如图17BA-图17BD中的30a’)是复合线。复合线含有一高导电层和一底低掺杂(半导体)层。从其名称可知，底低掺杂层位于该复合线的底部。对于欲与该复合线相连的通道孔来说，如其采用常规的、从下方接触的方式(参见图2A)，则它较难于与底低掺杂层形成欧姆接触。为了实现欧姆接触，最好利用倒U形连接从上方和/或侧面直接对复合线中的高导电层接触。图19AA-图19CB”表示多种倒U形连接的结构和工艺流程。

图19AA-图19AB表示对第一复合线30的两种倒U形连接。第一复合线30是一两层结构，它含有一高导电层30mc和一位于底部的低掺杂层(底低掺杂层)30lda。在图19AA中，通道孔30v利用第一倒U形连接30uc从上方对第一复合线30实现欧姆接触。在图19AB中，通道孔30v利用第二倒U形连接30bc从上方和侧面对第一复合线30实现欧姆接触。

图19BA-图19BB表示对第二复合线30’的两种倒U形连接。第二复合线30’是一三层结构，它还含有一位于顶部的低掺杂层(顶低掺杂层)30ldb，高导电层30mc位于30lda、30ldb之间。通道孔30v可以利用第三倒U形连接30uc’从上方对第二复合线30’实现欧姆接触(图19BA)；或利用第四倒U形连接30bc’从上方和侧面对第二复合线30’实现欧姆接触(图19BB)。注意到，一部分顶低掺杂层30ldb被刻蚀掉并暴露了一部分高导电层30mc。

图19CA-图19CC表示第一倒U形连接30uc的一种工艺流程。在通道孔30v成形后，形成复合线30，并淀积一层介质30vd(图19CA)。这时，通道孔30v和复合线30间无接触。在介质30vd内形成二开口30v1、30v2。其中，开口30v1将通道孔30v暴露，开口30v2将一部分复合线30从上方暴露(图19CB)。然后，在这些开口中填充导体30uc’(图19CC)。之后，再进行一次金属化步骤，即形成图19AA中的结构。

图19AB的工艺流程与图19AA的工艺流程类似。只是其开口30v3还将复合线30的侧壁暴露(图19CB’)，以便从上面和侧面对复合线30进行接触。

图19BA和图19BB的工艺流程与图19AA和图19AB的工艺流程类似。只是在形成开口30v2时，最好能将一部分顶低掺杂层30ldb刻蚀掉，并暴露一部分高导电层30mc。同时，它还可以采用双重平面化填充(dual damascene)等技术。图19CB”表示一使用双重平面化填充的倒U形连接在导体填充前的截面图。除开口30v1、30v2外，在介质30vd中还形成了一沟道30t。

虽然以上说明书具体描述了本发明的一些实例，熟悉本专业的技术人员应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，譬如说，本说明书中的3DMST实施例均基于Mux-FF，实际上，它还可以基于LSSD等。这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims

1.一种改进的三维只读存储器，其特征在于含有：

一衬底电路；

多个叠置在所述衬底电路上的只读存储层，所述只读存储层通过多个接触通道口与所述衬底电路实现电连接；

每个只读存储层含有多条地址选择线，其中至少一条所述地址选择线由掺杂的半导体材料构成，所述至少一条地址选择线不需要单独的金属层，且所述掺杂的半导体材料含有由离子注入法引入的金属。

2.根据权利要求1所述的三维只读存储器，其特征还在于：所述掺杂的半导体材料为掺杂的多晶硅。