JP2001028402A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001028402A JP2001028402A JP11199502A JP19950299A JP2001028402A JP 2001028402 A JP2001028402 A JP 2001028402A JP 11199502 A JP11199502 A JP 11199502A JP 19950299 A JP19950299 A JP 19950299A JP 2001028402 A JP2001028402 A JP 2001028402A
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- insulating film
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- memory transistor
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Abstract
(57)【要約】
【課題】多層Ａｌ配線プロセスにおいて、データを書き
こむ際に行う層間絶縁膜のエッチングの残膜量の制御を
容易にし、ＲＯＭの誤動作を防止する。 【解決手段】多層配線プロセスにおいて、メモリトラン
ジスタ・アレイ領域については、第２層間絶縁膜９を除
去した後に、データ書き込みのイオン注入をする。第２
層間絶縁膜９は第１金属層をエッチング終点検出用膜と
して用いてエッチングしているので完全に除去すること
ができ、第２層間絶縁膜９の膜厚のばらつきは全く問題
にならない。これにより、データ書き込み後のメモリト
ランジスタのしきい値（もしくはＯＮ抵抗）を安定化す
ることができ、ＲＯＭの誤動作を防止することができ
る。
こむ際に行う層間絶縁膜のエッチングの残膜量の制御を
容易にし、ＲＯＭの誤動作を防止する。 【解決手段】多層配線プロセスにおいて、メモリトラン
ジスタ・アレイ領域については、第２層間絶縁膜９を除
去した後に、データ書き込みのイオン注入をする。第２
層間絶縁膜９は第１金属層をエッチング終点検出用膜と
して用いてエッチングしているので完全に除去すること
ができ、第２層間絶縁膜９の膜厚のばらつきは全く問題
にならない。これにより、データ書き込み後のメモリト
ランジスタのしきい値（もしくはＯＮ抵抗）を安定化す
ることができ、ＲＯＭの誤動作を防止することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、更に詳しくいえば、ＲＯＭメモリトランジス
タへのデータ書きこみ工程を後置化し、ＲＯＭのターン
アラウンドタイム（ＴＡＴ）、すなわち、ＲＯＭへのデ
ータ書きこみ工程から半導体ウエハ完成までの期間を短
縮する技術に関する。
法に関し、更に詳しくいえば、ＲＯＭメモリトランジス
タへのデータ書きこみ工程を後置化し、ＲＯＭのターン
アラウンドタイム（ＴＡＴ）、すなわち、ＲＯＭへのデ
ータ書きこみ工程から半導体ウエハ完成までの期間を短
縮する技術に関する。
【０００２】
【従来の技術】マスクＲＯＭは、単体または１チップマ
イクロコンピュータ、ロジックＬＳＩ等に内蔵化されて
いるが、ユーザーからＴＡＴ短縮の要請が強い。そのた
め、このようなマスクＲＯＭを有するＬＳＩの製造工程
においては、ＲＯＭのデータ書き込み工程をできる限り
後工程に行うこと、具体的には、ＲＯＭデ−タ書き込み
工程をＭＯＳトランジスタ形成後に、さらには、Ａｌ配
線形成後に後置化することが検討されてきた。
イクロコンピュータ、ロジックＬＳＩ等に内蔵化されて
いるが、ユーザーからＴＡＴ短縮の要請が強い。そのた
め、このようなマスクＲＯＭを有するＬＳＩの製造工程
においては、ＲＯＭのデータ書き込み工程をできる限り
後工程に行うこと、具体的には、ＲＯＭデ−タ書き込み
工程をＭＯＳトランジスタ形成後に、さらには、Ａｌ配
線形成後に後置化することが検討されてきた。
【０００３】先行技術としては、特開昭６０−９１５７
号公報（Ｈ０１Ｌ ２７／１０）、特開平４−６１１６
４号公報（Ｈ０１Ｌ ２１／８２４６，Ｈ０１Ｌ ２７
／１１２）等がある。
号公報（Ｈ０１Ｌ ２７／１０）、特開平４−６１１６
４号公報（Ｈ０１Ｌ ２１／８２４６，Ｈ０１Ｌ ２７
／１１２）等がある。
【０００４】次に，図９を参照して、マスクＲＯＭの回
路構成を説明する。このマスクＲＯＭは、Ｎ個のＰチャ
ネル型ＭＯＳトランジスタ（Ｍ１〜ＭＮ）を縦列に接続
して成るメモリトランジスタ・アレイ（ＲＡ）を有する
ＮＡＮＤ型ＲＯＭである。メモリトランジスタ・アレイ
（ＲＡ）には１つのセンスアンプＳＡが接続されてい
る。そして、メモリトランジスタ・アレイのうち、１つ
のＭＯＳトランジスタ（例えば、Ｍ１）を選択し、この
トランジスタＭ１をチャネル・イオン注入により、デプ
レッション化することにより，データ「１」を書き込
む。
路構成を説明する。このマスクＲＯＭは、Ｎ個のＰチャ
ネル型ＭＯＳトランジスタ（Ｍ１〜ＭＮ）を縦列に接続
して成るメモリトランジスタ・アレイ（ＲＡ）を有する
ＮＡＮＤ型ＲＯＭである。メモリトランジスタ・アレイ
（ＲＡ）には１つのセンスアンプＳＡが接続されてい
る。そして、メモリトランジスタ・アレイのうち、１つ
のＭＯＳトランジスタ（例えば、Ｍ１）を選択し、この
トランジスタＭ１をチャネル・イオン注入により、デプ
レッション化することにより，データ「１」を書き込
む。
【０００５】次に、このＮＡＮＤ型ＲＯＭの読み出し動
作を説明する。まず、プリチャージクロックΦをＨレベ
ルに立ち上げることにより、Ｎチャネル型ＭＯＳトラン
ジスタ（ＭＮＰ）をオンさせ、Ｐチャネル型ＭＯＳトラ
ンジスタ（ＭＰＰ）オフさせる。これより、ビット線Ｂ
Ｌは、Ｌレベル（接地Ｖｓｓレベル）にプリチャージさ
れる。
作を説明する。まず、プリチャージクロックΦをＨレベ
ルに立ち上げることにより、Ｎチャネル型ＭＯＳトラン
ジスタ（ＭＮＰ）をオンさせ、Ｐチャネル型ＭＯＳトラ
ンジスタ（ＭＰＰ）オフさせる。これより、ビット線Ｂ
Ｌは、Ｌレベル（接地Ｖｓｓレベル）にプリチャージさ
れる。
【０００６】次に、プリチャージクロックΦをＬレベル
に立ち下げることにより、ＭＯＳトランジスタ（ＭＰ
Ｐ）をオンさせ、ＭＯＳトランジスタ（ＭＮＰ）をオフ
させる。そして、アドレスデコーダ（ＡＤ）によって、
例えば、ワード線ＷＬ１のみをＨレベルに立ち上げる
（他のワード線はすべてＬレベルとする）。
に立ち下げることにより、ＭＯＳトランジスタ（ＭＰ
Ｐ）をオンさせ、ＭＯＳトランジスタ（ＭＮＰ）をオフ
させる。そして、アドレスデコーダ（ＡＤ）によって、
例えば、ワード線ＷＬ１のみをＨレベルに立ち上げる
（他のワード線はすべてＬレベルとする）。
【０００７】いま、ＭＯＳトランジスタＭ１がデプレッ
ション化されているとすると、ノーマリオン状態であ
り、また他のＭＯＳトランジスタ（Ｍ２〜ＭＮ）はオン
状態なので、ビット線ＢＬはＨレベル（電源Ｖｃｃレベ
ル）に充電され、センスアンプＳＡの出力はＨレベル、
すなわち「１」を出力する。
ション化されているとすると、ノーマリオン状態であ
り、また他のＭＯＳトランジスタ（Ｍ２〜ＭＮ）はオン
状態なので、ビット線ＢＬはＨレベル（電源Ｖｃｃレベ
ル）に充電され、センスアンプＳＡの出力はＨレベル、
すなわち「１」を出力する。
【０００８】一方、ＭＯＳトランジスタＭ１がデプレッ
ション化されていないときは、ワード線ＷＬ１の立ち上
がりにより、ＭＯＳトランジスタＭ１はオフ状態とな
る。すると、ビット線ＢＬは、プリチャージの電位状態
（Ｌレベル）を図示しない浮遊容量によって保持する。
そして、センスアンプＳＡは、Ｌレベル、すなわち、
「０」を出力する。
ション化されていないときは、ワード線ＷＬ１の立ち上
がりにより、ＭＯＳトランジスタＭ１はオフ状態とな
る。すると、ビット線ＢＬは、プリチャージの電位状態
（Ｌレベル）を図示しない浮遊容量によって保持する。
そして、センスアンプＳＡは、Ｌレベル、すなわち、
「０」を出力する。
【０００９】次に、上記のＮＡＮＤ型ＲＯＭの製造方法
を図１０乃至図１３を参照しながら説明する。図１０に
示すように、半導体基板５１上にＬＯＣＯＳ法によって
互いに離間された素子分離膜５２を形成する。そして、
ゲート酸化膜を介して、素子分離膜２の延在方向と直角
方向に延びたゲート電極（ワード線）５３（Ｗシリサイ
ド層／ポリシリコン層から成る）を形成する。
を図１０乃至図１３を参照しながら説明する。図１０に
示すように、半導体基板５１上にＬＯＣＯＳ法によって
互いに離間された素子分離膜５２を形成する。そして、
ゲート酸化膜を介して、素子分離膜２の延在方向と直角
方向に延びたゲート電極（ワード線）５３（Ｗシリサイ
ド層／ポリシリコン層から成る）を形成する。
【００１０】次に、ゲート電極（ワード線）５３をマス
クとして、ボロンなどのＰ型不純物のイオン注入を行
い、ソース層及びドレイン層を形成する。これにより、
メモリトランジスタとアドレスデコーダ、センスアンプ
等の周辺回路のトランジスタが形成される。
クとして、ボロンなどのＰ型不純物のイオン注入を行
い、ソース層及びドレイン層を形成する。これにより、
メモリトランジスタとアドレスデコーダ、センスアンプ
等の周辺回路のトランジスタが形成される。
【００１１】次に、第１層間絶縁膜５４を全面に形成す
る。この第１層間絶縁膜５４は、ＴＥＯＳ膜５５、シリ
コン窒化膜５６、ＢＰＳＧ膜５７から形成される。ここ
で、シリコン窒化膜５６は、後に行う層間絶縁膜のエッ
チングの際に、エッチング終点検出用膜として機能す
る。次いで、この第１層間絶縁膜５４上に第１Ａｌ配線
層５８を形成する。さらに、第１Ａｌ配線層５８上を含
む全面に、第２層間絶縁膜５９を形成する。
る。この第１層間絶縁膜５４は、ＴＥＯＳ膜５５、シリ
コン窒化膜５６、ＢＰＳＧ膜５７から形成される。ここ
で、シリコン窒化膜５６は、後に行う層間絶縁膜のエッ
チングの際に、エッチング終点検出用膜として機能す
る。次いで、この第１層間絶縁膜５４上に第１Ａｌ配線
層５８を形成する。さらに、第１Ａｌ配線層５８上を含
む全面に、第２層間絶縁膜５９を形成する。
【００１２】次に、図１１に示すように、第１Ａｌ配線
層５８上の第１層間絶縁膜５９にビアホール６０を形成
する。そして、第１Ａｌ配線層５８に接続する第２Ａｌ
配線層６１、素子分離膜５２上に位置するビット線６２
を形成する。
層５８上の第１層間絶縁膜５９にビアホール６０を形成
する。そして、第１Ａｌ配線層５８に接続する第２Ａｌ
配線層６１、素子分離膜５２上に位置するビット線６２
を形成する。
【００１３】次に、図１２に示すように、データを書き
込むべきＭＯＳトランジスタ上に開口部６３ａを有する
ホトレジスト層６３を形成する。この例では、２つのＭ
ＯＳトランジスタに書き込みを行う。そして、開口部６
３ａによって露出されたビット線６２をマスクとして、
第２層間絶縁膜５９、第１層間絶縁膜５４を順次エッチ
ングしていく。そして、エッチング終点検出用膜となる
シリコン窒化膜５６までエッチングが進んだところで、
終点検出を行い、その後一定量エッチングすることによ
って残膜量を制御する。
込むべきＭＯＳトランジスタ上に開口部６３ａを有する
ホトレジスト層６３を形成する。この例では、２つのＭ
ＯＳトランジスタに書き込みを行う。そして、開口部６
３ａによって露出されたビット線６２をマスクとして、
第２層間絶縁膜５９、第１層間絶縁膜５４を順次エッチ
ングしていく。そして、エッチング終点検出用膜となる
シリコン窒化膜５６までエッチングが進んだところで、
終点検出を行い、その後一定量エッチングすることによ
って残膜量を制御する。
【００１４】次に、図１３に示すように、このエッチン
グされた開口部６４から、ボロンなどのＰ型不純物を残
存したＴＥＯＳ膜及びワード線５３を貫通してイオン注
入を行い、ＭＯＳトランジスタのチャネル領域にＰ型注
入層６５を形成する。これにより、選ばれたＭＯＳトラ
ンジスタはデプレッション化することにより、データの
書き込みが為される。
グされた開口部６４から、ボロンなどのＰ型不純物を残
存したＴＥＯＳ膜及びワード線５３を貫通してイオン注
入を行い、ＭＯＳトランジスタのチャネル領域にＰ型注
入層６５を形成する。これにより、選ばれたＭＯＳトラ
ンジスタはデプレッション化することにより、データの
書き込みが為される。
【００１５】
【発明が解決しようとする課題】上記のＮＡＮＤ型ＲＯ
Ｍの製造方法において、２層Ａｌ配線プロセスであるこ
とが前提である。このため、データを書きこむべきＭＯ
Ｓトランジスタに選択的にイオン注入を行う際に、イオ
ン注入の加速電圧を１００ＫｅＶ程度以下に抑えるため
に、第２層間絶縁膜５９、第１層間絶縁膜５４をエッチ
ングする必要があった。
Ｍの製造方法において、２層Ａｌ配線プロセスであるこ
とが前提である。このため、データを書きこむべきＭＯ
Ｓトランジスタに選択的にイオン注入を行う際に、イオ
ン注入の加速電圧を１００ＫｅＶ程度以下に抑えるため
に、第２層間絶縁膜５９、第１層間絶縁膜５４をエッチ
ングする必要があった。
【００１６】しかしながら、層間絶縁膜は通常、ＣＶＤ
法によって行われ、その膜厚のばらつきによって、残膜
量の制御が難しい。特に、第２層間絶縁膜は平坦化のた
めにエッチバックを行うと膜厚のばらつきがさらに大き
くなってしまう。そして、残膜量が十分制御できない
と、データ書きこみ後のＭＯＳトランジスタのしきい値
のばらつきが大きくなり、ＲＯＭの読み出し誤動作が生
じる。
法によって行われ、その膜厚のばらつきによって、残膜
量の制御が難しい。特に、第２層間絶縁膜は平坦化のた
めにエッチバックを行うと膜厚のばらつきがさらに大き
くなってしまう。そして、残膜量が十分制御できない
と、データ書きこみ後のＭＯＳトランジスタのしきい値
のばらつきが大きくなり、ＲＯＭの読み出し誤動作が生
じる。
【００１７】また、上記の製造方法では、第２層間絶縁
膜５９及び第１層間絶縁膜５４をエッチングしなければ
ならないことから、エッチングによる残膜量の制御は特
に困難であり、そのために、エッチング終点検出用膜と
してシリコン窒化膜５６を形成する必要があった。
膜５９及び第１層間絶縁膜５４をエッチングしなければ
ならないことから、エッチングによる残膜量の制御は特
に困難であり、そのために、エッチング終点検出用膜と
してシリコン窒化膜５６を形成する必要があった。
【００１８】本発明は、上記の課題に鑑みて為されたも
のであり、多層Ａｌ配線プロセスにおいて、データを書
きこむ際に行う層間絶縁膜のエッチングの残膜量の制御
を容易にすること、エッチング終点検出用膜を不要にし
て製造工程を簡略化することを目的としている。
のであり、多層Ａｌ配線プロセスにおいて、データを書
きこむ際に行う層間絶縁膜のエッチングの残膜量の制御
を容易にすること、エッチング終点検出用膜を不要にし
て製造工程を簡略化することを目的としている。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法は、複数のメモリト
ランジスタを含むメモリトランジスタ・アレイ領域を同
一半導体基板上に有し、第１層間絶縁膜、第１金属層、
第２層間絶縁膜及び第２金属層とをこの順に積層して成
る半導体装置の製造方法において、前記第１金属層上に
前記第２層間絶縁膜を形成した後、前記メモリトランジ
スタ・アレイ領域については、前記第２層間絶縁膜を除
去する工程と、前記第２層間絶縁膜が除去された前記第
１金属層上に第２金属層を積層し、これをパターニング
することによってビット線を形成すると共にメモリトラ
ンジスタ上の前記第１層間絶縁膜を露出する工程と、デ
ータを書きこむべきメモリトランジスタ上に開口部を有
するホトレジスト層を形成する工程と、前記ホトレジス
ト層をマスクとしたイオン注入により、前記メモリトラ
ンジスタのチャネル領域に不純物を注入する工程と、を
有することを特徴としている。
に、本発明の半導体装置の製造方法は、複数のメモリト
ランジスタを含むメモリトランジスタ・アレイ領域を同
一半導体基板上に有し、第１層間絶縁膜、第１金属層、
第２層間絶縁膜及び第２金属層とをこの順に積層して成
る半導体装置の製造方法において、前記第１金属層上に
前記第２層間絶縁膜を形成した後、前記メモリトランジ
スタ・アレイ領域については、前記第２層間絶縁膜を除
去する工程と、前記第２層間絶縁膜が除去された前記第
１金属層上に第２金属層を積層し、これをパターニング
することによってビット線を形成すると共にメモリトラ
ンジスタ上の前記第１層間絶縁膜を露出する工程と、デ
ータを書きこむべきメモリトランジスタ上に開口部を有
するホトレジスト層を形成する工程と、前記ホトレジス
ト層をマスクとしたイオン注入により、前記メモリトラ
ンジスタのチャネル領域に不純物を注入する工程と、を
有することを特徴としている。
【００２０】かかる手段によれば、メモリトランジスタ
・アレイ領域については、第２層間絶縁膜を除去してい
るので、データ書き込みのためのイオン注入の加速電圧
を下げることができる。ここで、第２層間絶縁膜は第１
金属層をエッチング終点検出用膜として用いているので
完全に除去でき、第２層間絶縁膜の膜厚のばらつきは全
く問題にならない。第１金属層上には第２金属層が積層
されるため、これらをパターニングしてビット線として
いる。
・アレイ領域については、第２層間絶縁膜を除去してい
るので、データ書き込みのためのイオン注入の加速電圧
を下げることができる。ここで、第２層間絶縁膜は第１
金属層をエッチング終点検出用膜として用いているので
完全に除去でき、第２層間絶縁膜の膜厚のばらつきは全
く問題にならない。第１金属層上には第２金属層が積層
されるため、これらをパターニングしてビット線として
いる。
【００２１】また、メモリトランジスタ・アレイ領域に
ついて、第２層間絶縁膜を除去する工程は、周辺ロジッ
ク領域について、この第２層間絶縁膜にビアホールを形
成する工程と兼ねることにより、工程数の増加を防止で
きる。
ついて、第２層間絶縁膜を除去する工程は、周辺ロジッ
ク領域について、この第２層間絶縁膜にビアホールを形
成する工程と兼ねることにより、工程数の増加を防止で
きる。
【００２２】
【発明の実施の形態】次に、本発明の実施形態を図１乃
至図８を参照しながら説明する。本実施形態は、ＮＡＮ
Ｄ型ＲＯＭを有する半導体装置の製造方法に関する。
至図８を参照しながら説明する。本実施形態は、ＮＡＮ
Ｄ型ＲＯＭを有する半導体装置の製造方法に関する。
【００２３】図１に示すように、半導体基板１上にＬＯ
ＣＯＳ法によって素子分離膜５２を形成する。メモリト
ランジスタ・アレイ領域においては、素子分離膜２は一
方向（紙面に垂直方向）に帯状に延在している。素子分
離膜２は、周辺ロジック領域にも同時に形成され、ＭＯ
Ｓトランジスタ間を分離する。この周辺ロジックは、図
９におけるアドレスデコーダＡＤ、センスアンプＳＡを
含む。マスクＲＯＭと同一基板上に集積化される、マイ
クロコンピュータなどのロジック領域を含む。
ＣＯＳ法によって素子分離膜５２を形成する。メモリト
ランジスタ・アレイ領域においては、素子分離膜２は一
方向（紙面に垂直方向）に帯状に延在している。素子分
離膜２は、周辺ロジック領域にも同時に形成され、ＭＯ
Ｓトランジスタ間を分離する。この周辺ロジックは、図
９におけるアドレスデコーダＡＤ、センスアンプＳＡを
含む。マスクＲＯＭと同一基板上に集積化される、マイ
クロコンピュータなどのロジック領域を含む。
【００２４】そして、ゲート酸化膜を介して、素子分離
膜２の延在方向と直角方向に延びたゲート電極（ワード
線）３を形成する。ゲート電極（ワード線）３は、例え
ば、Ｗシリサイド層（１５００Å）、ポリシリコン層
（１０００Å）との積層膜によって形成する。
膜２の延在方向と直角方向に延びたゲート電極（ワード
線）３を形成する。ゲート電極（ワード線）３は、例え
ば、Ｗシリサイド層（１５００Å）、ポリシリコン層
（１０００Å）との積層膜によって形成する。
【００２５】次に、ゲート電極（ワード線）３をマスク
として、ボロンやＢＦ２などのＰ型不純物のイオン注入
を行い、ソース層４及びドレイン層５を形成する。これ
により、メモリトランジスタ・アレイ領域と、周辺ロジ
ック領域のＰチャネル型ＭＯＳトランジスタが形成され
る。なお、メモリトランジスタ・アレイ領域のソース層
及びドレイン層については、図１の断面では図示されて
いない。また、周辺ロジック領域のＮチャネル型ＭＯＳ
トランジスタについては同様にして形成する。
として、ボロンやＢＦ２などのＰ型不純物のイオン注入
を行い、ソース層４及びドレイン層５を形成する。これ
により、メモリトランジスタ・アレイ領域と、周辺ロジ
ック領域のＰチャネル型ＭＯＳトランジスタが形成され
る。なお、メモリトランジスタ・アレイ領域のソース層
及びドレイン層については、図１の断面では図示されて
いない。また、周辺ロジック領域のＮチャネル型ＭＯＳ
トランジスタについては同様にして形成する。
【００２６】次に、第１層間絶縁膜６を全面に形成す
る。この第１層間絶縁膜６は、例えば、ＢＰＳＧ膜、あ
るいはＰＳＧ膜とＢＰＳＧ膜との積層膜をＣＶＤ法によ
って堆積して４０００Å程度の膜厚に形成する。なお、
本実施形態では、従来例のシリコン窒化膜から成るエッ
チング終点検出用膜が不要に成るため、その形成工程を
省略している。
る。この第１層間絶縁膜６は、例えば、ＢＰＳＧ膜、あ
るいはＰＳＧ膜とＢＰＳＧ膜との積層膜をＣＶＤ法によ
って堆積して４０００Å程度の膜厚に形成する。なお、
本実施形態では、従来例のシリコン窒化膜から成るエッ
チング終点検出用膜が不要に成るため、その形成工程を
省略している。
【００２７】次いで、ソース層４又はドレイン層５上の
第１層間絶縁膜６には、必要なコンタクトホール７を形
成し、全面に第１Ａｌ層８をスパッタ法によって５００
０Å程度の膜厚に形成する。そして、図２に示すよう
に、第１Ａｌ層８のパターニングを行う。このとき、メ
モリトランジスタ・アレイ領域については、第１Ａｌ層
８をエッチングせずにそのまま残し、周辺ロジック領域
については、選択的にエッチングを行い、コンタクトホ
ール７を介してドレイン層５にコンタクトする第１Ａｌ
配線層８ａを形成する。
第１層間絶縁膜６には、必要なコンタクトホール７を形
成し、全面に第１Ａｌ層８をスパッタ法によって５００
０Å程度の膜厚に形成する。そして、図２に示すよう
に、第１Ａｌ層８のパターニングを行う。このとき、メ
モリトランジスタ・アレイ領域については、第１Ａｌ層
８をエッチングせずにそのまま残し、周辺ロジック領域
については、選択的にエッチングを行い、コンタクトホ
ール７を介してドレイン層５にコンタクトする第１Ａｌ
配線層８ａを形成する。
【００２８】次に、図３に示すように、全面に第２層間
絶縁膜９を形成する。この第２層間絶縁膜９は、３つの
膜から成る。まず、ＣＶＤ法によって第１ＳｉＯ２膜９
ａ（約７０００Å）を堆積し、ＳＯＧ膜９ｂ（約３００
０Å）を形成し、このＳＯＧ膜９ｂをエッチバックした
後に、さらに第２ＳｉＯ２膜９ｃ（約４５００Å）を形
成して成る。これにより、平坦性の良い第２層間絶縁膜
９を形成している。
絶縁膜９を形成する。この第２層間絶縁膜９は、３つの
膜から成る。まず、ＣＶＤ法によって第１ＳｉＯ２膜９
ａ（約７０００Å）を堆積し、ＳＯＧ膜９ｂ（約３００
０Å）を形成し、このＳＯＧ膜９ｂをエッチバックした
後に、さらに第２ＳｉＯ２膜９ｃ（約４５００Å）を形
成して成る。これにより、平坦性の良い第２層間絶縁膜
９を形成している。
【００２９】次に、図４に示すように、メモリトランジ
スタ・アレイ領域については、第１Ａｌ層８上の第２層
間絶縁膜９をエッチング除去する。このとき、周辺ロジ
ック領域については、同時に、第１Ａｌ配線層８ａ上の
第２層間絶縁膜９にビアホール１０を形成する。
スタ・アレイ領域については、第１Ａｌ層８上の第２層
間絶縁膜９をエッチング除去する。このとき、周辺ロジ
ック領域については、同時に、第１Ａｌ配線層８ａ上の
第２層間絶縁膜９にビアホール１０を形成する。
【００３０】次に、図５に示すように、全面に第２Ａｌ
層１１を形成する。そして、この第２Ａｌ層１１上にホ
トレジスト層１２を形成し、図６に示すように、ホトレ
ジスト層１２をマスクとして、メモリトランジスタ・ア
レイ領域については、第２Ａｌ層１１及び第１層Ａｌ層
８をエッチングして、ビット線１３を形成し、周辺ロジ
ック領域については、第２Ａｌ層１１をエッチングして
第２Ａｌ配線層１４を形成する。
層１１を形成する。そして、この第２Ａｌ層１１上にホ
トレジスト層１２を形成し、図６に示すように、ホトレ
ジスト層１２をマスクとして、メモリトランジスタ・ア
レイ領域については、第２Ａｌ層１１及び第１層Ａｌ層
８をエッチングして、ビット線１３を形成し、周辺ロジ
ック領域については、第２Ａｌ層１１をエッチングして
第２Ａｌ配線層１４を形成する。
【００３１】次に、データ書き込み工程を行う。図８
は、メモリトランジスタ・アレイ領域の平面図を示して
いる。図７は、図８におけるＸ−Ｘ線断面図に相当す
る。図７および図８を参照して、データ書き込み工程を
説明する。
は、メモリトランジスタ・アレイ領域の平面図を示して
いる。図７は、図８におけるＸ−Ｘ線断面図に相当す
る。図７および図８を参照して、データ書き込み工程を
説明する。
【００３２】まず、データを書き込むべきメモリトラン
ジスタ上に開口部１５ａを有するホトレジスト層１５を
形成する。ホトレジスト層１５の端は、隣接するビット
線１３上に位置するように、開口部１５ａを形成してい
る。そして、ホトレジスト層１５をマスクとしたイオン
注入により、メモリトランジスタのチャネル領域にボロ
ン（ドーズ量：２×１０15 ／ｃｍ２）を注入し、Ｐ型
注入層１６を形成する。
ジスタ上に開口部１５ａを有するホトレジスト層１５を
形成する。ホトレジスト層１５の端は、隣接するビット
線１３上に位置するように、開口部１５ａを形成してい
る。そして、ホトレジスト層１５をマスクとしたイオン
注入により、メモリトランジスタのチャネル領域にボロ
ン（ドーズ量：２×１０15 ／ｃｍ２）を注入し、Ｐ型
注入層１６を形成する。
【００３３】ここで、イオン注入前に、ホトレジスト層
１５をマスクとして、第１層間絶縁膜６を除去すること
により、イオン注入の加速電圧を８０ＫｅＶ程度に下げ
ることができる。
１５をマスクとして、第１層間絶縁膜６を除去すること
により、イオン注入の加速電圧を８０ＫｅＶ程度に下げ
ることができる。
【００３４】こうして、選ばれたメモリトランジスタ
は、チャネル領域にＰ型注入層１６が形成されることに
より、デプレッション化され、データ「１」の書き込み
が為される。
は、チャネル領域にＰ型注入層１６が形成されることに
より、デプレッション化され、データ「１」の書き込み
が為される。
【００３５】なお、上記実施の形態では、１つのメモリ
トランジスタにデータを書き込んだが、ホトレジスト層
１５の開口部１５ａを変更することにより、任意のメモ
リトランジスタにデータを書き込むことが可能である。
また、上記実施の形態では、Ｐチャネル型ＮＡＮＤ型Ｒ
ＯＭについて説明したが、本発明は、少なくとも２層以
上の多層配線プロセスによるＲＯＭの製造方法に一般に
適用可能であり、Ｎチャネル型ＮＡＮＤ型ＲＯＭ、ＮＯ
Ｒ型ＲＯＭにも同様に適用することができる。
トランジスタにデータを書き込んだが、ホトレジスト層
１５の開口部１５ａを変更することにより、任意のメモ
リトランジスタにデータを書き込むことが可能である。
また、上記実施の形態では、Ｐチャネル型ＮＡＮＤ型Ｒ
ＯＭについて説明したが、本発明は、少なくとも２層以
上の多層配線プロセスによるＲＯＭの製造方法に一般に
適用可能であり、Ｎチャネル型ＮＡＮＤ型ＲＯＭ、ＮＯ
Ｒ型ＲＯＭにも同様に適用することができる。
【００３６】
【発明の効果】上記のように、本発明によれば、多層配
線プロセスにおいて、メモリトランジスタ・アレイ領域
については、第２層間絶縁膜を除去した後に、データ書
き込みのイオン注入をしているので、イオン注入の加速
電圧を下げることができる。
線プロセスにおいて、メモリトランジスタ・アレイ領域
については、第２層間絶縁膜を除去した後に、データ書
き込みのイオン注入をしているので、イオン注入の加速
電圧を下げることができる。
【００３７】また、第２層間絶縁膜は第１金属層をエッ
チング終点検出用膜として用いてエッチングしているの
で完全に除去することができ、第２層間絶縁膜の膜厚の
ばらつきは全く問題にならない。これにより、データ書
き込み後のメモリトランジスタのしきい値（もしくはＯ
Ｎ抵抗）を安定化することができ、ＲＯＭの誤動作を防
止することができる。
チング終点検出用膜として用いてエッチングしているの
で完全に除去することができ、第２層間絶縁膜の膜厚の
ばらつきは全く問題にならない。これにより、データ書
き込み後のメモリトランジスタのしきい値（もしくはＯ
Ｎ抵抗）を安定化することができ、ＲＯＭの誤動作を防
止することができる。
【００３８】さらに、層間絶縁膜をエッチングする際の
シリコン窒化膜から成るエッチング終点検出用膜を不要
にでき、製造工程を簡略化できる。
シリコン窒化膜から成るエッチング終点検出用膜を不要
にでき、製造工程を簡略化できる。
【００３９】さらにまた、メモリトランジスタ・アレイ
領域について、第２層間絶縁膜を除去する工程は、周辺
ロジック領域について、この第２層間絶縁膜にビアホー
ルを形成する工程と兼ねることにより、工程数の増加を
防止できる。
領域について、第２層間絶縁膜を除去する工程は、周辺
ロジック領域について、この第２層間絶縁膜にビアホー
ルを形成する工程と兼ねることにより、工程数の増加を
防止できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法
を説明するための平面図である。
を説明するための平面図である。
【図９】ＮＡＮＤ型ＲＯＭの構成を示す回路図である。
【図１０】従来に係る半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図１１】従来に係る半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図１２】従来に係る半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図１３】従来に係る半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 光一 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 (72)発明者 片桐 敬泰 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 Ｆターム(参考） 5F083 CR02 GA11 KA01 KA05 LA03 NA02 PR21 PR36 PR39 ZA12 ZA13
Claims (4)
- 【請求項１】複数のメモリトランジスタを含むメモリト
ランジスタ・アレイ領域を同一半導体基板上に有し、第
１層間絶縁膜、第１金属層、第２層間絶縁膜及び第２金
属層とをこの順に積層して成る半導体装置の製造方法に
おいて、 前記第１金属層上に前記第２層間絶縁膜を形成した後、
前記メモリトランジスタ・アレイ領域については、前記
第２層間絶縁膜を除去する工程と、 前記第２層間絶縁膜が除去された前記第１金属層上に第
２金属層を積層し、これをパターニングすることによっ
てビット線を形成すると共にメモリトランジスタ上の前
記第１層間絶縁膜を露出する工程と、 データを書きこむべきメモリトランジスタ上に開口部を
有するホトレジスト層を形成する工程と、 前記ホトレジスト層をマスクとしたイオン注入により、
前記メモリトランジスタのチャネル領域に不純物を注入
する工程と、を有することを特徴とする半導体装置の製
造方法。 - 【請求項２】複数のメモリトランジスタを含むメモリト
ランジスタ・アレイ領域と周辺ロジック領域とを同一半
導体基板上に有し、第１層間絶縁膜、第１金属層、第２
層間絶縁膜及び第２金属層とをこの順に積層して成る半
導体装置の製造方法において、 前記第１金属層上に前記第２層間絶縁膜を形成した後、
前記メモリトランジスタ・アレイ領域については、前記
第２層間絶縁膜を除去し、前記周辺ロジック領域につい
ては、該第２層間絶縁膜にビアホールを形成する工程
と、 前記メモリトランジスタ・アレイ領域については、前記
第２層間絶縁膜が除去された前記第１金属層上に、前記
周辺ロジック領域については、前記第２層間絶縁膜上に
第２金属層を形成する工程と、 前記メモリトランジスタ・アレイ領域については、第１
及び第２金属層をパターニングしてビット線を形成し、
前記周辺ロジック領域については、第２金属配線層を形
成する工程と、 データを書きこむべきメモリトランジスタ上に開口部を
有するホトレジスト層を形成する工程と、 前記ホトレジスト層をマスクとしたイオン注入により、
前記メモリトランジスタのチャネル領域に不純物を注入
する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】前記ホトレジスト層を形成した後に、該ホ
トレジスト層をマスクとして前記第１層間絶縁膜をエッ
チングする工程を有することを特徴とする請求項１また
は請求項２に記載の半導体装置の製造方法。 - 【請求項４】前記メモリトランジスタ・アレイ領域は、
複数のメモリトランジスタを縦積みにして成ることを特
徴とする請求項１、請求項２または請求項３のいずれか
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11199502A JP2001028402A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11199502A JP2001028402A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001028402A true JP2001028402A (ja) | 2001-01-30 |
Family
ID=16408896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11199502A Pending JP2001028402A (ja) | 1999-07-13 | 1999-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001028402A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101515478B (zh) * | 2002-09-30 | 2011-12-21 | 张国飙 | 改进的三维只读存储器 |
-
1999
- 1999-07-13 JP JP11199502A patent/JP2001028402A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101515478B (zh) * | 2002-09-30 | 2011-12-21 | 张国飙 | 改进的三维只读存储器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |