DE2553591C2 - Speichermatrix mit einem oder mehreren Ein-Transistor-Speicherelementen - Google Patents

Speichermatrix mit einem oder mehreren Ein-Transistor-Speicherelementen

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DE2553591C2 DE19752553591 DE2553591A DE2553591C2 DE 2553591 C2 DE2553591 C2 DE 2553591C2 DE 19752553591 DE19752553591 DE 19752553591 DE 2553591 A DE2553591 A DE 2553591A DE 2553591 C2 DE2553591 C2 DE 2553591C2
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Description

Die vorliegende Erfindung betrifft eine Speicherma trix mit einem oder mehreren in Zeilen und Spalten aul einer Oberfläche eines, mit einem SubstratanschluC versehenen Substrats aus dotiertem Halbleitermateria angeordneten Ein-Transistor-Speicherelementen, wobei jedes Ein-Transistor-Speicherelement aus einerr Feldeffekttransistor mit Source-, Tor- und Drainelektrode und aus einem MIS-Speicherkondensator besteht dessen Gateelektrode mit der Drainelektrode des Feldeffekttransistors elektrisch leitend verbunden isi und wobei die Sourceelektroden der Feldeffekttransistoren in jeweils einer Spalte durch mindestens eine Bitleitung miteinander verbunden sind, wobei die Torelektroden der Feldeffekttransistoren in jeweils einer Zeile durch mindestens eine Wortleitung miteinander verbunden sind und bei der mindestens eine entgegengesetzt zum Substrat dotierte Leitung mit Anschlußkontakt zum Anlegen einer Bezugsspannung an sie an der Substratoberfläche vorhanden ist, die so geführt ist, daß sie den Gegenelektrodenbereich an der Substratoberfläche unter der Gateelektrode eines jeden Speicherkondensators wenigstens berührt.
Speichermatrizen der eingangs genannten Art sind bekannt und werden beispielsweise in der DT-AS 17 74 482 mit dem Titel »Kapazitiver wortorientierter Speicher unter Verwendung von Feldeffekt-Transistoren« dargestellt (siehe dort insbesondere Fig.3) und beschrieben. Die im Speicherelement gespeicherte Information ist durch Spannung an der Gateelektrode des Speicherkondensators gegenüber einer Bezugsspannung an der dotierten Leitung gegeben. Diese Spannung sinkt jedoch im Laufe der Zeit ab, da Sperr- und Leckströme von der Drainelektrode des Feldeffekttransistors in das Substrat fließen und letztere somit entladen wird. Es muß deshalb die Information in gewissen Zeitabständen (Regenerierzeit) wieder erneuert werden.
Aufgabe der vorliegenden Erfindung ist es, eine Speichermatrix der eingangs genannten Art anzugeben, bei der die Regenerierzeit verlängert werden kann.
Die Aufgabe wird dadurch gelöst, daß die dotierte Leitung so ausgebildet oder geführt ist, daß sie mindestens die Draine'.ektrode jedes Feldeffekttransistors wenigstens U-förmig in einem Abstand umschließt, der mindestens so groß ist, daß bei den beim Betrieb
uftretenden maximalen Spannungsdifferenzen zwischen der Drainelektrode und der dotierten Leitung keine elektrische Verbindung über das dazwischenliegende Substrat zustande kommen ki.nn. Durch diese Maßnahme werden die Sperr- und Leckströme, die die Drainelektrode entladen, erheblich vermindert, wodurch die Regenerierzeit erheblich erhöht wird.
In einer bevorzugten Ausführungsform ist die dotierte Leitung so ausgebildet, daß sie jeweils zwischen zwei Spalten an den Gegenelektroden der Speicherkondensatoren mindestens einer Spalte an jeweils der von der Drainelektrode des Feldeffekttransistors abgewandten Seite vorbeigeführt ist und daß sie bei jedem Speicherelement kammzinkenartige seitliche Auswüchse aufweist, wobei zwischen zwei solchen Auswüchsen mindestens ein Speicherkondensator und die Drainelektrode des Feldeffekttansistors sich befinden. Vorzugsweise wird sie so ausgeführt, daß die dotierte Leitung an beiden Längsseiten kammzinkenartige seitliche Auswüchse aufweist, daß jeweils zwischen zwei Auswüchsen an der einen Längsseite ein Auswuchs an der anderen Längsseite vorhanden ist, daß jeweils zwischen zwei Auswüchsen wenigstens ein Speicherkondensator und eine Drainelektrode eines Speicherelementes sich befinden und daß jedes Speicherelement an der einen Längsseite der dotierten Leitung an die auf dieser Seite liegende Bitleitung und jedes Speicherelement an der anderen Längsseite an die auf dieser anderen Seite liegenden Bitleitung angeschlossen ist. Weitet wird sie vorzugsweise so ausgebildet, daß die seitlichen Auswüchse den Gegenelektrodenbereich des Speicherkondensators berühren.
Eine andere bevorzugte Ausführungsform ist so ausgebildet, daß die dotierte Leitung jeweils zwischen zwei Bitleifingen mit mäanderförmigem Verlauf geführt ist, daß in jeder Mäanderbucht mindestens der Speicherkondensator und die Drainelektrode des Feldeffekttransistors sich befinden und daß jedes Speicherelement jeweils über die geöffnete Seite der Mäanderbucht an die dort vorbeigeführte Bitleitung angeschlossen ist.
Bei Speichermatrizen der eingangs genannten Art wird die Bitleitung in der Regel als eine dotierte Leitung ausgeführt. Bei solchen Speichermatrizen ist es notwendig, daß die dotierte Leitung nur bis auf einen Abstand an diese Bitleitung heranreicht oder herangeführt ist, wobei der Abstand mindestens so groß ist, daß bei den beim Betrieb auftretenden maximalen Spannungsdifferenzen zwischen der Bitleitung und der dotierten Leitung keine elektrische Verbindung über das dazwischenliegende Substrat Zustandekommen kann.
Die angegebenen Speichermatrizen weisen eine erheblich höhere Regenerierzeit als herkömmliche Speichermatrizen auf. Bei ihrer Herstellung sind jedoch keine zusätzlichen Verfahrensschritte notwendig. Außerdem wird die Speicherplatzdichte bzw. die Informationsdichte einer angegebenen Speichermatrix nur unwesentlich gegenüber herkömmlichen Speichermatrizen erhöht.
Die Erfindung wird insbesondere an Hand eines Ausführungsbeispiels in den Figuren näher erläutert.
Fig. 1 zeigt in Draufsicht einen Ausschnitt aus dem Ausführungsbeispiel; .
Fig.2 zeigt im Querschnitt entlang der Schnittlinie I-I das Ausführungsbeispiel;
F i g. 3 zeigt im Querschnitt entlang der Schnittlinie II-II das Ausführungsbeispiel;
Fig.4 zeigt eine erste Organisationsform einer
Speichermatrix;
Fig. 5 zeigt eine zweite Organisationsform einer Speichermatrix.
In der F i g. 1 ist in Draufsicht ein Ausschnitt aus einem Ausführungsbeispiel einer angegebenen Speichermatrix mit einem vollständigen Speicherelement und seiner Umgebung dargestellt. Es handelt sich dabei um die Ausführungsvei sion mit kammzinkenartigen seitlichen Auswüchsen an der dotierten Leitung. An einer Oberfläche eines Substrats aus dotiertem Halbleitermaterial, beispielsweise p-dotiertes Silizium, sind eine dazu entgegengesetzt dotierte Bitleitung 10 und eine ebenfalls zum Substrat entgegengesetzt dotierte Leitung 20 vorhanden. Die Bitleitung 10 bildet zugleich die Sourceelektrode des Feldeffekttransistors des Speicherelementes. Die Drainelektrode dieses Feldeffekttransistors ist durch das entgegengesetzt zum Substrat dotierte Gebiet 30 gegeben. Die Oberfläche des Substrats ist mit einer elektrisch isolierenden Schicht bedeckt, die hier nicht gezeichnet ist. Auf dieser Schicht befinden sich die Torelektrode 40 des Feldeffekttransistors und die Gateelektrode 50 des Speicherkondensators. Die Gegenelektrode dieses Speicherkondensators befindet sich unter dieser Gateelektrode. Die Gateelektrode 50 des Speicherkondensators ist über eine elektrische Leitung 51 und über ein Kontaktloch mit der Drainelektrode 30 des Feldeffekttransistors verbunden. Die entgegengesetzt zum Substrat dotierte Leitung 20 weist nun kammzinkenartige seitliche Auswüchse 21 und 22 auf, die die Gegenelektrode des Speicherkondensators berühren und in einem Abstand an der Drainelektrode des Feldeffekttransistors vorbeiführen. Diese seitlichen Auswüchse sind bis auf einen Abstand an die Bitleitung 10 herangeführt. Der Abstand zwischen dotierter Leitung und Drainelektrode bzw. Bitleitung muß dabei mindestens so groß sein, daß bei den beim Betrieb auftretenden maximalen Spannungsdifferenzen zwischen der dotierten Leitung und der Drainelektrode bzw. der Bitleitung keine elektrische Verbindung über das dazwischenliegende Substrat zustande kommen kann. Mindestens auf der Gateelektrode 50 und auf der elektrisch leitenden Verbindung 51 ist eine weitere, hier nicht gezeichnete elektrisch isolierende Schicht aufgebracht, auf der die ebenfalls hier nicht gezeichnete Wortleitung, die die Torelektroden der Feldeffekttransistoren in einer Zeile miteinander verbindet. Es können folgende laterale Abmessungen gewählt werden: Breite der dotierten Leitung, der Auswüchse und der Bitleitung jeweils 5 μπι; Fläche des Speicherkondensators 15 χ ΙΟμπι2; Fläche der Drainelektrode 4x7 μπι2; Fläche der Torelektrode des Feldeffekttransistors 10 χ 8 μπι2; kleinster Abstand der dotierten Leitung von der Bitleitung bzw. von der Drainelektrode 8 μπι. Alle lateralen Abmessungen lassen sich im übriger, aus der F i g. 1 mit Hilfe des angegebenen Maßstabes entnehmen.
In der F i g. 2 ist ein Querschnitt längs der Schnittlinie 1-1 in F i g. 1 durch das Ausführungsbeispiel dargestellt. An Hand dieser Figur sei zugleich ein bevorzugtes Herstellungsverfahren beschrieben. Auf einer Oberfläche eines p-dotierten Siliziumsubstrats 1 mit einer Dotierung von beispielsweise 3 χ 10'5cm-3, das einen Substratanschluß 11 aufweist, wird durch Oxidation eine Siliziumdioxidschicht von beispielsweise 1,2 μπι erzeugt. Diese Schicht wird bis auf den Bereich unterhalb der danach aufzubringenden leitenden Verbindung 51, unter der sie stehenbleibt, weggeätzt. Es wird nun durch Oxidation eine Siliziumdioxidschicht 71 von 0,12 μπι auf
diese Oberfläche aufgebracht und nur an den Stellen weggeätzt, an denen die dotierte Leitung 20, die Drainelektrode 30 und die Bitleitung 10 entstehen sollen. Nach diesem Ätzen (oder auch vorher) werden die Gateelektrode 50, die elektrische Verbindung 51 und die Torelektrode 40 aus jeweils einer Polysiliziumschicht von beispielsweise 1,5 μπι aufgebracht. Nun werden die Bitleitung 10, die Drainelektrode 30 und die dotierte Leitung 20 mittels Diffusion mit beispielsweise Phosphoratomen oder durch Ionenimplantation mit beispielsweise Arsenionen erzeugt. Es werden dadurch gleichzeitig die Polysiliziumschichten 40, 51 und 50 leitend gemacht. Als Dotierungen für die Bitleitung, die Drainelektrode und die dotierte Leitung werden beispielsweise 5 χ 1019cm-3 oder mehr gewählt. Bei Verwendung von Ionenimplantation ist es nicht notwendig, die Schicht 71 wegzuätzen. Da aber jedoch ein Kontaktloch für die elektrische Verbindung zwischen Drainelektrode und Gateelektrode hergestellt werden muß, ist auf jeden Fall ein Ätzschritt notwendig. Die Oberfläche der Anordnung wird erneut oxidiert, so daß eine zusätzliche Siiiziumdioxidschicht 72 von einer Schichtdicke von beispielsweise 1 μπι entsteht. Über der Torelektrode des Feldeffekttansistors wird ein Kontaktloch erzeugt und anschließend wird auf die Oberfläche eine Wortleitung 60, beispielsweise durch Bedampfen der Oberfläche mit Aluminium erzeugt. Diese Wortleitung ist über das Kontaktloch mit der Torelektrode des Feldeffekttransistors verbunden.
In der F i g. 3 ist ein Querschnitt längs der Schnittlinie H-II durch das Ausführungsbeispiel nach Fig. 1 dargestellt. Links und rechts neben der Drainelektrode 30 sind an der Oberfläche des Substrats 1 die seitlichen Auswüchse 21 und 22 vorhanden, die dieselbe Dotierung wie die dotierte Leitung 20 aufweisen.
Der Speicherkondensator ist ein MIS-Kondensator. Dabei sei der Begriff MIS-Kondensator in erweitertem Sinne verstanden, d. h. die Gateelektrode dieses Kondensators muß nicht aus Metall sein, sondern kann auch aus anderen Materialien bestehen. Außerdem kann er wie im dargestellten Ausführungsbeispiel ein Inversionsrandschichtkondensator sein. Es kann aber auch ein Kondensator verwendet werden, dessen Gegenelektrodenbereich entgegengesetzt zum Substrat dotiert ist. Die Speichermatrix wird in an sich bekannter Weise (siehe genannte Veröffentlichung) betrieben, wobei die dotierte Leitung über ihren Anschlußkontakt auf eine feste Bezugsspannung, beispielsweise Massepotential, gelegt wird. Eine Erhöhung der Regenerierzeit kommt nun dadurch zustande, daß ein Teil der für die Entladung der Drainelektrode verantwortlichen Ladungsträger von der sie mindestens teilweise umgebenden dotierten Leitung abgesaugt werden. In diesem Zusammenhang ist zu bemerken, daß die dotierte Leitung auch unter gewissen Umständen getaktet werden darf. In unserer älteren Patentanmeldung P 24 41 385.2 (VPA 74/7137) wurde nämlich vorgeschlagen, an die dotierte Leitung während des Auslesens einen gegenüber der Bezugsspannung positiven (negativen) Impuls bei p-(n-)dotiertem Substrat anzulegen. Es kann dadurch das Lesesignal erheblich verstärkt werden (dies hat allerdings nur Sinn, wenn der MIS-Speicherkondensator ein Inversionsrandschichtkondensator ist). Diese Maßnahme kann auch bei der hier angegebenen Speichermatrix getroffen werden. Der Vorteil der erheblich erhöhten Regenerierzeit wird dadurch nicht beeinträchtigt.
Es sind eine Reihe von Organisationsformen für den Aufbau einer angegebenen Speichermatrix möglich. Zunächst sei bemerkt, daß die dotierte Leitung das einzelne Speicherelement auch geschlossen umschließen kann. Es muß in diesem Fall jedoch dann die Bitleitung überbrückt werden. Zweckmäßig ist es aus diesem Grund, wenn die dotierte Leitung das Element nur U-förmig umschließt.
In der F i g. 4 ist ein Ausschnitt aus einer bevorzugten Organisationsform für eine angegebene Speichermatrix in einem vereinfachten Schaltbild dargestellt. Die Bitleitungen sind dort mit den Bezugszeichen 100 und 101, die Wortleitungen mit den Bezugszeichen 200 bis 205, die Speicherkondensatoren mit den Bezugszeichen 500 bis 505 und die Feldeffekttransistoren mit den
■ 3 Bezugszeichen 600 bis 605 versehen. Die zwischen den beiden Bitleitungen verlaufende dotierte Leitung 20 ist so ausgeführt, daß sie an beiden Längsseiten kammzinkenartige seitliche Auswüchse 201 bis 208 aufweist. Jeweils zwischen zwei Auswüchsen an der einen
κ> Längsseite ist ein Auswuchs an der anderen Längsseite vorhanden. Jeweils zwischen zwei Auswüchsen befinden sich wenigstens ein Speicherkondensator und eine Drainelektrode eines Speicherelementes. Jedes Speicherelement an der einen Längsseite der dotierten
2j Leitung ist an die auf dieser Seite liegenden Bitleitung und jedes Speicherelement an der anderen Längsseite an die auf dieser anderen Seite liegenden Bitleitung angeschlossen. Zum Aufbau einer großen Speichermatrix mit vielen Speicherplätzen wird die in Fig.4 dargestellte Grundform nach links und rechts (und natürlich nach oben und unten) identisch fortgesetzt, d. h. der zwischen den beiden Bitleitungen 100 und 101 liegende Teil wiederholt sich links von der Bitleitung 100 und/oder rechts von der Bitleitung 101 identisch und ist wie in Fig.4 an zwei Bitleitungen angeschlossen. Jeweils die links von einer dotierten Leitung liegenden Speicherelemente sind zeilenweise durch je eine Wortleitung (in der F i g. 4 sind dies die Wortleitungen 200, 202 und 204) miteinander verbunden. Dasselbe gilt für die rechts von einer dotierten Leitung liegenden Speicherelemente (in der F i g. 4 sind dies die Wortleitungen 201, 203 und 205). Für jedes Speicherelement kann die in F i g. 1 dargestellte Ausführungsform verwendet werden. Es ist dabei zweckmäßig, wenn die Auswüchse an der einen Längsseite der dotierten Leitung genau in der Mitte zwischen zwei Auswüchsen an der anderen Längsseite liegen. Jede Wortleitung kann dann geradlinig geführt werden und liegt dann genau über der Mittellinie zwischen zwei Auswüchsen bzw. genau über einem Auswuchs. Für die Breite der V/ortleitung wird bei den in F i g. 1 angegebenen lateralen Abmessungen etwa 5 μπι gewählt.
In der Fig.5 ist ein Ausschnitt aus einer anderen bevorzugten Organisationsform für eine angegebene Speichermatrix in einem vereinfachten Schaltbild angegeben. Die Bitleitungen sind mit den Bezugszeichen «000, 1001, 1002, die Wortleitungen mit den Bezugszeichen 2000 bis 2003, die Speicherkondensatoren mit den Bezugszeichen 5000 bis 5007 und die Feldeffekttransistoren mit den Bezugszeichen 6000 bis 6007 versehen. Die dotierte Leitung 20 ist zwischen zwei Bitlcitungen 1000 und 1001 bzw. 1001 und 1002 mit mäanderförmigcm Verlauf geführt. In jeder Mäanderbucht befindet sich mindestens der Speicherkondensator und die Drainelektrode des Feldeffekttransistors eines Speicherelementes. Jedes Speicherelement ist jeweils über die offene Seite der Mäanderbucht an die dort vorbeigeführtc Bitlcitung angeschlossen. Für jedes
Speicherelement kann die in Fig. 1 dargestellte Ausführungsform verwendet werden. Die dotierte Leitung 20 wird allerdings nicht wie dort am unteren Ende von den Auswüchsen 21 und 22 seitlich weitergeführt, sondern von deren oberen Enden. Es 5 gewählt können wieder die durch den Maßstab gegebenen lateralen Abmessungen verwendet werden. Die Wortleitungen können auch hier geradlinig geführt werden. Bei Verwendung der in F i g. I angegebenen Abmessungen wird für die Breite jeder Wortleitung etwa 5 μηι
Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. Speichermatrix mit einem oder ■ lreren in Zeilen und Spalten auf einer Oberfläci .ines, mit einem SubstratanschluD versehenen Substrats aus dotiertem Halbleitermaterial angeordneten Ein-T.ransistor-Speicherelementen, wobei jedes EinTransistor-Speicherelement aus einem Feldeffekttransistor mit Source-, Tor- und Drainelektrode und aus einem MIS-Speicherkondensator besteht, dessen Gateelektrode mit der Drainelektrode des Feldeffekttransistors elektrisch leitend verbunden ist und wobei die Sourceelektroden der Feldeffekttransistoren in jeweils einer Spalte durch mindestens eine Bitleitung miteinander verbunden sind, wobei die Torelektroden der Feldeffekttransistoren in jeweils einer Zeile durch mindestens eine Wortieitung miteinander verbunden sind, und bei der mindestens eine entgegengesetzt zum Substrat dotierte Leitung mit Anschlußkontakt zum Anlegen einer Bezugsspannung an sie an der Substratoberfläche vorhanden ist, die so geführt ist, daß sie den Gegenelektrodenbereich an der Substratoberfläche unter der Gateelektrode eines jeden Speicherkondensators wenigstens berührt, dadurch gekennzeichnet, daß die dotierte Leitung so ausgebildet oder geführt ist, daß sie mindestens die Drainelektrode jedes Feldeffekttransistors wenigstens U-förmig in einem Abstand umschließt, der mindestens so groß ist, daß bei den beim Betrieb auftretenden maximalen Spannungsdifferenzen zwischen der Drainelektrode und der dotierten Leitung keine elektrische Verbindung über das dazwischenliegende Substrat zustande kommen kann.
2. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, daß die dotierte Leitung jeweils zwischen zwei Bitleitungen an den Gegenelektroden der Speicherkondensatoren mindestens einer Spalte an der von der Drainelektrode des Feldeffekttransistors abgewandten Seite vorbeigeführt ist und daß diese Leitung bei jedem Speicherelement kammzinkenartige Auswüchse (20, 21, 201 bis 208) aufweist, wobei zwischen zwei solchen Auswüchsen mindestens der Speicherkondensator und die Drainelektrode des Feldeffekttransistors eines Speicherelementes sich befinden.
3. Speichermatrix nach Anspruch 1, dadurch gekennzeichnet, daß die dotierte Leitung jeweils zwischen zwei Bitleitungen mit mäanderförmigem Verlauf geführt ist, daß in jeder Mäanderbucht mindestens der Speicherkondensator und die Drainelektrode des Feldeffekttransistors eines Speicherelementes sich befinden und daß jedes Speicherelement jeweils über die offene Seite der Mäanderbucht an die dort vorbeigeführte Bitleitung angeschlossen ist.
4. Speichermatrix nach Anspruch 2, dadurch gekennzeichnet, daß die dotierte Leitung an beiden Längsseiten kammzinkenartige seitliche Auswüchse (201 bis 208) aufweist, daß jeweils zwischen zwei Auswüchsen an der einen Längsseite ein Auswuchs an der anderen Längsseite vorhanden ist, daß jeweils zwischen zwei Auswüchsen wenigstens ein Speicherkondensator und eine Drainelektrode eines Speicherelementes sich befinden und daß jedes Speicherelement an der einen Längsseite der dotierten Leitung an die auf dieser Seite liegenden Bitleitung und jedes Speicherelement an de anderen Längsseite an die auf dieser anderen Seit liegenden Bitleitung angeschlossen ist.
5. Speichermatrix nach Anspruch 2 oder t dadurch gekennzeichnet, daß die seitlichen Aus wüchse den Gegenelektrodenbereich des Speicher kondensator berühren.
6. Speichermatnx nach einem der Ansprüche 1 bi 5, dadurch gekennzeichnet, daß mindestens eini Bitleitung als dotierte Bitleitung an der Substrat oberfläche ausgeführt ist und daß die dotiert« Leitung nur bis auf einen Abstand an diese Bitleitunj heranreicht oder herangeführt ist, wobei de Abstand mindestens so groß ist, daß bei der bein Betrieb auftretenden maximalen Spannungsdifferen zen zwischen der Bitleitung und der dotierter Leitung keine elektrische Verbindung über da; dazwischenliegende Substrat zustande komme; kann.
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DE2720533A1 (de) * 1977-05-06 1978-11-09 Siemens Ag Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen
DE2728927C2 (de) * 1977-06-27 1984-06-28 Siemens AG, 1000 Berlin und 8000 München Ein-Transistor-Speicherelement
FR2554954B1 (fr) * 1983-11-11 1989-05-12 Hitachi Ltd Dispositif de memoire a semi-conducteurs
JP2650377B2 (ja) * 1988-12-13 1997-09-03 富士通株式会社 半導体集積回路

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