DE3916228A1 - Halbleiterspeichervorrichtung mit stapelkondensatorzellenstruktur und verfahren zu ihrer herstellung - Google Patents

Halbleiterspeichervorrichtung mit stapelkondensatorzellenstruktur und verfahren zu ihrer herstellung

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Description

Die Erfindung bezieht sich auf Halbleiterspeichervorrich­ tungen oder -elemente und betrifft insbesondere einen dynamischen Randomspeicher mit Stapelkondensatorzellen­ struktur.
Mit zunehmendem Bedarf nach hoher Leistung von Digital­ systemen streben Entwicklungen bei Halbleiterspeicher­ vorrichtungen, insbesondere Randomspeichern, eine immer höhere Integrationsdichte an. Wenn im Hinblick auf die Größenbegrenzungen eines Chip-Substrats zahlreiche Speicher­ zellen aus jeweils einem Transistor und einem Kondensator einfach dicht gepackt werden, wird die Belegungsfläche jeder Speicherzelle verkleinert. Durch Verkleinerung der Speicherzellengröße wird die Fläche des Zellenkondensators verkleinert, was eine Beeinträchtigung der Leistung bezüg­ lich des Aufspeicherns von Datenladungen mit sich zieht. Beispielsweise wird durch Verkleinerung der Elektroden (ober)fläche eines Kondensators die größtmögliche Menge der aufspeicherbaren Ladung herabgesetzt, was zu einer Fehl­ auslesung der Speicherinhalte und zu einer Erhöhung der Möglichkeit für die Herbeiführung von Datenschäden durch Strahlung führt. Hierdurch wird die Zuverlässigkeit des Datenzugriffs entsprechend beeinträchtigt.
Neuerdings wird für einen dynamischen Randomspeicher (im folgenden gemäß üblicher Praxis als "DRAM" bezeichnet) immer häufiger die "Stapelkondensatorzellen"-Struktur ange­ wandt, um eine größere Zahl von Speicherzellen auf einem Chip-Substrat einer begrenzten Größe packen bzw. unter­ bringen zu können, ohne dabei die Zuverlässigkeit des Datenzugriffs herabzusetzen. Gemäß dieser Technik wird ein Kondensator mit Isolierung über einem auf dem Chip-Substrat ausgebildeten Zellentransistor angeordnet. Eine zwischen den Transistor und den Kondensator eingefügte Isolier­ schicht ist mit einem darin ausgebildeten Kontaktloch ver­ sehen, über welches eine Elektrode des Kondensators elektrisch mit der Diffusionsschicht des darunterliegenden Transistors, welche als Source oder Drain desselben dient, gekoppelt bzw. verbunden ist.
Die Integration(sdichte) von DRAMs wird allgemein durch wirksame Vergrößerung der Effektivfläche einer Zellen­ kondensatorelektrode und damit Vergrößerung der Kapazität des Kondensators verbessert. Bei DRAMs mit der erwähnten Stapelkondensatorzellenstruktur ist jedoch eine höhere Integrationsdichte solcher DRAMs bei Anwendung dieser Technik aus den folgenden Gründen nicht zu erwarten: Zur Vergrößerung der Effektivfläche der Kondensatorelektrode ohne Vergrößerung der Belegungsfläche jedes Kondensators auf dem Substrat muß eine Ausnehmung in einer Isolierschicht für die elektrische Trennung des Transistors vom Kondensa­ tor ausgebildet werden, und die untere Elektrodenschicht des Zellenkondensators muß so geformt werden, daß sie an der Innenwand oder Flanke der Ausnehmung haftet bzw. diese bedeckt. Je höher die Integrationsdichte von DRAMs ist, um so kleiner wird die Oberfläche einer Zelle und um so schmäler wird natürlicherweise auch die Ausnehmung. Beim derzeitigen Stand der Technik ist es daher sehr schwierig, innerhalb der Ausnehmung effektiv eine Kondensatorelektroden­ schicht auszubilden, die vergleichsweise dick sein, d.h. eine über einer vorbestimmten Größe liegende Dicke aufweisen soll. Wenn die an den einander zugewandten Innen(wand)flä­ chen der Ausnehmung erzeugten Elektrodenschichtabschnitte miteinander in Kontakt gelangen, kann die gesamte Effektiv­ fläche der Kondensatorelektrode nicht vergrößert werden.
Aufgabe der Erfindung ist damit die Schaffung einer ver­ besserten Halbleiterspeichervorrichtung mit hoher Integra­ tionsdichte und ausgezeichneter Betriebszuverlässigkeit so­ wie eines Verfahrens zur Herstellung einer solchen Speicher­ vorrichtung.
Zur Lösung dieser Aufgabe sieht die Erfindung die Schaffung einer speziellen Halbleiterspeichervorrichtung vor, die eine Speicherzelle mit einer auf einem Halbleitersubstrat vor­ gesehenen Stapelkondensatorzellenstruktur aufweist. Diese Speicherzelle enthält einen Transistor und einen Kondensator. Der Zellentransistor weist im Substrat ausgebildete Source- und Drainschichten und eine unter Isolierung über dem Substrat angeordnete Gateelektrode auf. Der Zellentransistor ist unter Isolierung stapelartig auf den Transistor aufge­ setzt. Dabei wird eine Isolierschicht zur elektrischen Trennung des Transistors vom Kondensator auf dem Substrat erzeugt, worauf auf dieser Isolierschicht eine erste leit­ fähige Schicht bzw. Leiterschicht geformt wird. Diese Schichten werden einer gleichzeitigen Ätzung unterworfen, um damit ein Kontaktloch festzulegen, das durch diese Schichten hindurch mit einer der Source- und Drainschichten verbunden ist. Eine zweite Leiterschicht wird auf der ersten Leiterschicht so ausgebildet, daß sie praktisch gleichmäßig die Innen(wand)fläche des Kontaktlochs und den Oberflächen­ abschnitt einer der durch das Kontaktloch hindurch freige­ legten Source- und Drainschichten bedeckt. Die zweite Lei­ terschicht weist eine mit dem Kontaktloch korrespondierende Ausnehmung auf. Erste und zweite Leiterschicht werden einer Musterbildung unterworfen, um damit eine untere Elektrode des Kondensators zu bilden. Nach der Ausbildung eines dünnen Kondensatorisolierfilms auf dieser unteren Elektro­ denschicht wird auf ersterem eine dritte Leiterschicht in der Weise erzeugt, daß die Ausnehmung der zweiten Leiter­ schicht vergraben wird. Die dritte Leiterschicht stellt eine obere Elektrode des Zellenkondensators dar, durch wel­ che der Kondensator vervollständigt ist.
Im folgenden sind bevorzugte Ausführungsbeispiele der Er­ findung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine in vergrößertem Maßstab gehaltene schematische Darstellung der Flächen- oder Aufsichtstruktur eines wesentlichen Abschnitts eines DRAMs gemäß einer bevorzugten Ausführungsform der Erfindung,
Fig. 2 einen schematischen Schnitt längs der Linie I-I in Fig. 1,
Fig. 3A bis 3F Schnittansichten wesentlicher Strukturen oder Gebilde, die in einzelnen Verfahrensschritten eines erfindungsgemäßen Verfahrens zur Herstellung des DRAMs nach Fig. 1 und 2 erhalten werden,
Fig. 4A bis 4D Schnittansichten wesentlicher Strukturen oder Gebilde, die in einzelnen Verfahrensschritten eines DRAM-Herstellungsverfahrens gemäß einem anderen Aus­ führungsbeispiel der Erfindung erhalten werden, und
Fig. 5A bis 5G Schnittansichten wesentlicher Strukturen oder Gebilde, die in einzelnen Verfahrensschritten eines DRAM-Herstellungsverfahrens gemäß einem weiteren Ausführungsbeispiel der Erfindung erhalten werden.
Ein in den Fig. 1 und 2 allgemein mit 10 bezeichneter dynamischer Randomspeicher bzw. DRAM weist ein Silizium­ substrat 12 eines P-Leitfähigkeitstyps auf. Gemäß Fig. 2 sind Diffusionsschichten 14 und 16 eines N-Leitfähigkeits­ typs auf der Oberseite des Substrats 12 ausgebildet, die von einer Elementtrenn-Isolierschicht 18 unter Festlegung einer Speicherzelle umschlossen ist. Diese Diffusions­ schichten 14 und 16 dienen als Source bzw. Drain eines Metalloxidhalbleiter-Feldeffekttransistors bzw. MOSFETs Q einer Speicherzelle. Auf dem Substrat 12 ist ein Gate­ oxidfilm 20 erzeugt, auf welchem eine als Gateelektrode des MOSFETs Q dienende polykristalline Siliziumschicht 22 a abgelagert ist. Diese Gatelektrode 22 a ist mit Selbst­ justierung mit Source- und Drainschichten 14 bzw. 16 ausge­ bildet. Eine polykristalline Siliziumschicht 22 b dient als Gateelektrode eines benachbarten (angrenzenden) MOSFETs.
Der MOSFET Q ist mit einer Isolierschicht 24, z.B. einer SiO2-Schicht, bedeckt, die Öffnungen 26 und 28 an Source- und Drainschichten 14 bzw. 16 des MOSFETs Q aufweist. Die Öffnung 26 dient als Kondensatorrille und als Kontaktloch, während die Öffnung 28 ein Kontaktloch bildet. Um eine Öffnung 26 a in der Isolierschicht 24 herum ist eine erste Leiterschicht 30 abgelagert, die beispielsweise in Form einer polykristallinen Siliziumschicht vorliegen kann und eine in das Source-Kontaktloch 26 a übergehend ausgebildete Öffnung 26 b aufweist. Die Öffnungen 26 a und 26 b können im wesentlichen als ein einziges Kontaktloch angesehen werden, weil sie auf noch zu beschreibende Weise in einem Ätzvor­ gang gleichzeitig geformt werden. Eine zweite Leiterschicht 34 ist so ausgebildet, daß sie die Seiten(wand)flächen und die Sohle der Öffnung bzw. des Kontaktlochs 26 gleichmäßig bedeckt (oder daran anhaftet) und schichtweise über die erste Leiterschicht 30 gelegt ist. Diese zweite Leiter­ schicht kann eine dünne polykristalline Siliziumschicht sein. Gemäß Fig. 1 überlappen erste und zweite polykristalli­ ne Siliziumschicht 30 bzw. 34 einander, und sie dienen als untere Elektrode eines Zellenkondensators C.
Auf der unteren Kondensatorelektrode 30, 34 ist eine Isolier­ schicht 36 mit gleichmäßiger Dicke erzeugt. Diese Isolier­ schicht 36 ist so dünn, daß sie die Ausnehmungsform am Source- Kontaktloch 26 mit guter Nachbildungstreue einhält. Dieser dünne Isolierschichtfilm 36 erstreckt sich zum Umfangsrand­ abschnitt der unteren Elektrode. Eine vergleichsweise dicke dritte Leiterschicht 38 ist den dünnen Isolierfilm 36 be­ deckend ausgebildet. Die dritte Leiterschicht 38, die eben­ falls eine polykristalline Siliziumschicht sein kann, ver­ gräbt bzw. bedeckt das Innere der Kondensatorrille 26, der­ art, daß die Fläche der Schicht 38 in der Rille der Schicht 34 der unteren Kondensatorelektrodenstapelstruktur mit einer vergrößerten Fläche über den dünnen Kondensatorisolierfilm 36 zugewandt ist. Durch diese Stapelstruktur ist der Zellen­ kondensator C vervollständigt. Bei diesem Gebilde dienen der dünne Isolierfilm 36 als Kondensator-Isolierschicht und die polykristalline Siliziumschicht 38 als obere Kondensator­ elektrode.
Die Kondensatorstruktur oder -anordnung ist mit einer dicken Isolierschicht 40 bedeckt, die ein in das genannte Drain- Kontaktloch 28 a übergehend ausgebildetes Kontaktloch 28 b auf­ weist. Die Öffnungen 28 a und 28 b bilden praktisch ein ein­ ziges Kontaktloch. Eine auf der Isolierschicht 40 abgelager­ te dünne, langgestreckte Leiterschicht 42 (Fig. 1) steht über das Drain-Kontaktloch 28 in elektrischem Kontakt mit der Drainschicht 16.
Im folgenden ist das Verfahren zur Herstellung der beschrie­ benen DRAM-Stapelzellenstruktur anhand der Fig. 3A bis 3F im einzelnen beschrieben.
Fig. 3A veranschaulicht das Substrat 12 aus P-Typ-Silizium. Die durch einen Elementtrenn-Oxidfilm gebildete Isolier­ schicht 18 wird z.B. nach der selektiven Oxidationsmethode auf das Substrat 12 aufgebracht. Der freiliegende Substrat­ oberflächenbereich bildet einen Vorrichtungs- bzw. Element­ erzeugungsbereich, in welchem die Erzeugung einer DRAM- Speicherzelle möglich ist.
Anschließend wird die als Gateoxidfilm dienende Isolier­ schicht 20 einer Dicke von 12-24 nm durch thermische Oxidation auf der Substratoberfläche erzeugt. Der poly­ kristalline Siliziumfilm 22 wird auf der Schicht 20 abge­ lagert. Diese Schichten 20 und 22 werden einer Musterbildung durch gleichzeitiges Ätzen unterworfen, so daß die Gate­ elektroden 22 a und 22 b gemäß Fig. 3B entstehen. Sodann wird das Substrat 12 durch z.B. Ionenimplantation unter Heranziehung der Gateelektroden 22 a, 22 b als Masken mit einem N-Typ-Fremdatom dotiert, so daß N-Typ-Diffusions­ schichten 14 und 16 in ihm erzeugt werden. Diese Schichten 14, 16 dienen als Source bzw. Drain des MOSFETs Q (Zellen­ transistors). Mit dem obigen Verfahrensschritt ist der MOS- Transistor Q der Speicherzelle fertiggestellt. Aus Fig. 3B geht hervor, daß die Source- und Drainschichten 14 bzw. 16 praktisch mit Selbstjustierung mit der Gateelektrode 22 a ausgebildet sind. Gemäß Fig. 1 erstreckt sich die als Wort­ leitung dienende Gateelektrode 22 fortlaufend längs eines Arrays bzw. einer Reihe von Speicherzellen des DRAMs in der einen Richtung.
Hierauf wird gemäß Fig. 3C nach einem CVD-Verfahren die Siliziumoxidschicht 24 auf der Gesamtoberfläche des bisher erhaltenen Gebildes erzeugt. Die Siliziumoxidschicht 24 dient als Isolierschicht zum isolierenden Trennen des Zellen-MOS-Transistors Q vom darüberliegenden Zellenkonden­ sator C. (Diese Schicht 24 wird allgemein als "Schicht­ isolierschicht" bezeichnet). Die erste Leiterschicht 30 wird auf der Gesamtoberfläche dieser Isolierschicht 24 abgelagert; sie kann z.B. eine polykristalline Silizium­ schicht einer Dicke von 300 nm sein. Die erste Leiter­ schicht 30 wirkt als untere Elektrode des Zellenkonden­ sators C.
Danach wird ein an sich bekannter Ätzvorgang durchgeführt, in welchem das Kontaktloch 26 in den Schichten 24, 30 aus­ gebildet wird. Dieses Kontaktloch 26 durchsetzt die Schich­ ten 24, 30 und erstreckt sich bis zur Oberfläche des Substrats 12, wo die Sourceelektrode 14 geformt ist. Das so erhaltene Gebilde wird danach einer Behandlung mit ver­ dünnter Fluorwasserstoffsäure unterworfen, wodurch die zweite Leiterschicht 34 auf der Gesamtoberfläche der Schicht 30 abgelagert wird. Die Leiterschicht 34 kann z.B. eine 50 nm dicke polykristalline Siliziumschicht sein. Die zweite Leiterschicht 34 ist - wie dargestellt - so dünn, daß sie die Seitenflächen und die Sohle des Kontaktlochs 26 gleichmäßig bedeckt. Die zweite Leiterschicht 34 dient auch als untere Elektrode des Zellenkondensators C. Sodann wird das Substrat 12 durch Ionenimplantation mit Arsen dotiert, und zwar unter Implantationsbedingungen, mit denen etwa derselbe Dickenbereich wie bei der polykristallinen Silizium­ schicht 34 realisiert werden kann, beispielsweise bei einer Beschleunigungsspannung von 60keV und einer Dosis von 1×1016/cm2.
Erste und zweite polykristalline Siliziumschicht 30 bzw. 34 werden hierauf einer Musterbildung unterworfen, um damit die untere Kondensatorelektrode vorzusehen, deren Ränder die Elektroden 22 a, 22 b teilweise überlappen (vgl. Fig. 3E). Die Flächen- oder Aufsichtform des so erhaltenen Gebildes ist in Fig. 1 deutlich veranschaulicht. Die Stapelstruktur der unteren Kondensatorelektrode ist in Fig. 3E mit 50 be­ zeichnet.
Anschließend wird die als Kondensatorisolierfilm dienende dünne Isolieschicht 36 auf der unteren Kondensatorelektrode 50 erzeugt. Diese Isolierschicht 36 kann ein thermisch oxidierter Film oder vorteilhafter ein Schichtgebilde aus Si3N4- und SiO2-Filmen sein. Die dritte Leiterschicht 38 wird auf dieser Schicht 36 abgelagert, worauf der Zellen­ kondensator C fertiggestellt ist. Die Leiterschicht 38 kann z.B. eine 300 nm dicke polykristalline Siliziumschicht sein. Diese dritte Leiterschicht 38 wirkt als obere Elektrode des Zellenkondensators C.
Nachdem die Siliziumoxidschicht 40 (vgl. Fig. 2) nach dem CVD-Verfahren auf der Gesamtoberfläche des bisher erhaltenen Gebildes abgelagert worden ist, wird das Kontaktloch 28 für die Drainelektrode 16 des MOS-Transistors Q geformt. Mittels einer Behandlung mit verdünnter Fluorwasserstoffsäure wird die Leiterschicht 42 erzeugt, die über das Kontaktloch 28 unmittelbar mit der Drainelektrode 16 verbunden ist. Die Schicht 42 wird hierauf einer Musterbildung unterworfen, um eine die genannten Wortleitungsschichten 22 a, 22 b unter einem rechten Winkel schneidende Bitleitung vorzusehen. Mit dem beschriebenen Vorgang ist ein DRAM mit der Stapelkonden­ satorstruktur nach den Fig. 1 und 2 fertiggestellt.
Beim beschriebenen Ausführungsbeispiel der Erfindung ist die untere Elektrode 50 jedes Zellenkondensators C durch die polykristalline Siliziumschicht 30 gebildet; dabei erfolgt ein Verfahrensschritt zur gleichzeitigen Ausbildung der Schichtisolierschicht 24 und des Kontaktlochs 26, wobei die dünne polykristalline Siliziumschicht 34 nach der Formung des Kontaktlochs 26 so erzeugt wird, daß sie effektiv in das Kontaktloch 26 eingepaßt bzw. diesem angepaßt ist. Auch wenn bei dieser Anordnung die Fläche einer Zellenzone aufgrund der hohen Integrationsdichte des DRAMs verkleinert ist oder wird, kann die Effektivfläche der Kondensatorelektrode unter Erhöhung der Kapazität des Kondensators vergrößert sein. Im Vergleich zur bisherigen, unter gleichen Herstellungsbe­ dingungen zur Verfügung gestellten Kondensatorstruktur kann bei der erfindungsgemäßen Kondensatorstruktur beispiels­ weise die Kapazität ohne weiteres auf das 1,3- bis 1,4-fache derjenigen der bisherigen Anordnung erhöht werden.
Da weiterhin die als Teil der unteren Elektrode 50 jedes Zellenkondensators C dienende erste polykristalline Siliziumschicht 30 vor der Ausbildung des Drain-Kontakt­ lochs 26 erzeugt wird, dient diese Schicht 30 als ätzbe­ ständige Schutzschicht für die darunterliegende Silizium­ oxidschicht 24 bei der nach der Formung des Kontaktlochs 26 erfolgenden Behandlung mit verdünnter Fluorwasser­ stoffsäure, bei der somit die Siliziumoxidschicht 24 durch die Bedeckung mit der polykristallinen Siliziumschicht 30 effektiv vor einem unerwünschten Ätzen geschützt ist. Hierdurch wird sicher ein Isolationsdurchbruch vermieden, der anderenfalls einen elektrischen Kurzschluß zwischen Gateelektroden 22 a und 22 b über die Siliziumoxidschicht 24 herbeiführen würde. Dieses Merkmal trägt erheblich zur Ver­ besserung der Betriebszuverlässigkeit von DRAMs bei.
Eine Abwandlung des beschriebenen DRAM-Herstellungsver­ fahrens ist nachstehend anhand der Fig. 4A bis 4D beschrie­ ben, in denen den Einzelheiten von Fig. 3A bis 3F ent­ sprechende oder ähnliche Einzelheiten mit denselben Be­ zugsziffern wie vorher bezeichnet und daher nicht mehr im einzelnen beschrieben sind.
Fig. 4A veranschaulicht das Gebilde unmittelbar vor dem Verfahrensschritt nach Fig. 3C, d.h. einen Schnitt durch das resultierende Gebilde unmittelbar nach der nach dem CVD-Verfahren erfolgenden Ablagerung lediglich der Siliziumoxidschicht 24 auf den Gateelektroden 22 a, 22 b.
Diese Siliziumoxidschicht 24 wird dann etwa 1 min lang mittels einer Fluorwasserstoffsäure-Pufferlösung geätzt, wobei der Oberflächenabschnitt der Siliziumoxidschicht 24 leicht ausgeätzt und damit die Oberfläche glatter gestal­ tet wird.
Im folgenden Schritt wird gemäß Fig. 4B nach dem CVD- Verfahren auf der Siliziumoxidschicht 24 eine dünne Isolier­ schicht 60 abgelagert, bei der es sich z.B. um einen 20 nm dicken Si3N4-Film handeln kann. Sodann wird die als untere Elektrode des Zellenkondensators C dienende erste Leiter­ schicht 30 auf dem Si3Ni4-Film 60 erzeugt.
Die anschließenden Fertigungsschritte entsprechen im Grunde den vorher anhand der Fig. 3D bis 3F beschriebenen Vorgängen. Diese Vorgänge oder Verfahrensschritte sind nachstehend noch einmal kurz beschrieben. Die Schichten 24, 60 und 30 werden gleichzeitig geätzt, um das Kontaktloch 26 zu formen, das diese Schichten durchsetzt und bis an die Sourceschicht 14 des Zellen-MOS-Transistors Q heranreicht (vgl. Fig. 4C). Auf dem so erhaltenen Gebilde wird dann die zweite Leiter­ schicht 34 ausgebildet. Die Schichten 30, 34 werden hierauf einer Musterbildung unterworfen, um damit die Stapelstruktur 50 der unteren Kondensatorelektrode gemäß Fig. 3E festzu­ legen. Sodann wird die obere Kondensatorelektrodenschicht 38 erzeugt, worauf der Kondensator C fertiggestellt ist. Nach dem Ablagern der Isolierschicht 40 auf dem bisher erhaltenen Gebilde werden die Schichten 24, 60 und 40 gleichzeitig ge­ ätzt, um damit das Kontaktloch 28 zu formen, das diese Schichten durchsetzt und an die Drainschicht 16 des Zellen- MOS-Transistors Q heranreicht (vgl. Fig. 4D).
Bei dem nach dem beschriebenen Verfahren hergestellten DRAM kann ebenfalls ein Isolationsdurchbruch vermieden werden, der anderenfalls einen Kurzschluß zwischen der unteren Kon­ densatorelektrodenstruktur 50 und der Gateelektrode 22 über die Siliziumoxidschicht 24 in jeder Speicherzelle des DRAMs hervorrufen würde. Dieses Vorgehen trägt wesentlich zur Verbesserung der Betriebszuverlässigkeit von DRAMs bei, weil der Si3N4-Film 60 vor der Formung des Kontaktlochs 26 erzeugt wird und als ätzbeständige Schutzschicht für die darunterliegende Siliziumoxidschicht 24 bei der nach der Formung des Kontaktlochs 26 erfolgenden Behandlung mit verdünnter Fluorwasserstoffsäure wirkt.
Ein weiteres Ausführungsbeipiel der Erfindung ist nachste­ hend anhand der Fig. 5A bis 5G beschrieben, in denen den Einzelheiten gemäß den Fig. 3 und 4 entsprechende oder ähn­ liche Einzelheiten wiederum mit denselben oder ähnlichen Bezugsziffern bezeichnet und daher nicht mehr im einzelnen erläutert sind.
Die in Fig. 5A im Schnitt gezeigte Anordnung entspricht im wesentlichen derjenigen nach Fig. 3C. Die Isolierschicht 24 und die polykristalline Siliziumschicht 30, die als Teil der unteren Elektrode des Zellenkondensators dienen, werden zur Ausbildung eines Kontaktlochs 70 (Fig. 5B) geätzt. Die als Drain dienende N-Typ-Diffusionsschicht 16 ist dabei über dieses Kontaktloch 70 an der Oberseite teilweise frei­ gelegt.
Der Ätzvorgang für die Formung des Kontaktlochs 70 endet dabei nicht an dem Punkt, an dem die N-Typ-Diffusionsschicht 16 freigelegt ist, vielmehr wird die Sohle 72 des Kontakt­ lochs 70 durch die Schicht 16 hindurch tiefergelegt, wobei sogar das Substrat 12 erodiert (angeätzt) wird. Die Tiefe des Kontaktlochs 70 am freigelegten Flächenabschnitt kann z.B. etwa 1 µm betragen. Die durch das Kontaktloch 70 (von­ einander) getrennten Schichtabschnitte der Diffusionsschicht 16 sind dabei in Fig. 5C mit 16 a und 16 b bezeichnet.
Anschließend wird gemäß Fig. 5D die polykristalline Sili­ ziumschicht 34, als zweite Leiterschicht, auf der Gesamt­ oberfläche der Schicht 30 nach der Behandlung mit verdünn­ ter Fluorwasserstoffsäure in der Weise abgelagert, daß sie an den Seitenflächen und an der Sohle des tiefen Kontakt­ lochs 70 anhaftet. Hierauf wird der Gesamtbereich des Substrats 12 durch Ionenimplantation mit Arsen dotiert. Nach einer Wärmebehandlung des Substrats wird eine N-(Typ-)Diffusionsschicht 74, welche die Diffusions­ schichtabschnitte 16 a, 16 b kontaktiert und praktisch gleichmäßig die Sohle 72 des Kontaktlochs 70 umschließt, vergleichsweise flach im Substrat 12 erzeugt. Diese Schichten 16 a, 16 b und 74 werden sodann zu einer einheit­ lichen Diffusionsschicht.
Im folgenden Schritt werden die Schichten 30, 34 einer Musterbildung unterworfen, um die Stapelstruktur der unteren Kondensatorelektrode gemäß Fig. 5E zu bilden. Anschließend wird gemäß Fig. 5F der als Kondensatorisolierschicht dienende dünne Isolierfilm 36 auf dem bisher erhaltenen Gebilde er­ zeugt, und die als obere Kondensatorelektrode dienende dritte polykristalline Siliziumschicht 38 wird auf dem dünnen Film 36 erzeugt. Nach diesem Vorgang ist der Stapel­ kondensator C fertiggestellt. Die anschließende Verfahrens­ schritte entsprechen grundsätzlich den vorher beschriebenen Fertigungsvorgängen: Nach Erzeugung der das erhaltene Ge­ bilde vollständig bedeckenden Isolierschicht 40 wird in den Isolierschichten 20, 24, 40 ein Kontaktloch 76 gebildet (vgl. Fig. 5G). Nach der Behandlung mit der verdünnten Fluorwasserstoffsäure wird die Leiterschicht 42 erzeugt, die über das Kontaktloch 76 unmittelbar mit der Diffusions­ schicht 14 verbunden ist. Die Schicht 42 wird einer Muster­ bildung unterworfen, um eine die erwähnten Wortleitungs­ schichten 22 a, 22 b unter einem rechten Winkel schneidende Bitleitung auszubilden. Hierauf ist der die Stapelkonden­ satorstruktur aufweisende DRAM gemäß der dritten Ausfüh­ rungsform fertiggestellt.
Da die als Kondensatorrille dienende Öffnung 70 so tief ausgebildet ist, daß sie sogar in den Oberflächenab­ schnitt des Substrats 12 eindringt, bietet die beschrie­ bene Anordnung den zusätzlichen Vorteil, daß die effektive Kondensatorelektrodenfläche ohne Vergrößerung der Konden­ satorbelegungsfläche vergrößert ist. Die Ausbildung der Ausnehmung an bzw. in der Substratoberfläche trägt zur Verkleinerung des elektrischen Kontakts zwischen der N-Diffusionsschicht 74 und der darunterliegenden Elektrode des Kondensators C bei. Da insbesondere die auf dem Sub­ strat 12, diese Ausnehmung umschließend, ausgebildete N- Diffusionsschicht 74 durch Festphasendiffusion aus der als untere Kondensatorelektrode dienenden polykristallinen Siliziumschicht erzeugt wird, können Tiefe und/oder Fremd­ atomkonzentration der Diffusionsschicht 74 gut gesteuert bzw. eingestellt werden, so daß diese Diffusionsschicht mit geeigneter Flachheit geformt werden kann. Hierdurch können eine Beeinträchtigung der Transistorcharakteristik und ein Streustrom zwischen einander benachbarten Speicher­ zellen unterdrückt oder verhindert werden.

Claims (19)

1. Kondensatorstruktur mit einem Halbleiter-Substrat (12) und einer auf diesem erzeugten, eine Öffnung (26 a) auf­ weisenden Isolierschicht (24), gekennzeichnet durch
eine auf der Isolierschicht (24) und um die Öffnung (26 a) herum erzeugte erste Leiterschicht (30) mit einer in die Öffnung (26 a) der Isolierschicht (24) übergehend ausge­ bildeten Öffnung (26 b), so daß ein Kontaktloch (26, 70) festgelegt ist,
eine zweite Leiterschicht (34), die auf der ersten Leiter­ schicht (30) derart erzeugt ist, daß sie eine Innen(wand) fläche des Kontaktlochs (26, 70) und den durch das Kontakt­ loch (26, 70) freigelegten Oberflächenabschnitt des Substrats (12) bedeckt, wobei die zweite Leiterschicht im Kontaktloch (26, 70) eine vertiefte oder ausgesparte Fläche aufweist, und
eine unter Isolierung über der zweiten Leiterschicht (34) angeordnete dritte Leiterschicht (38) mit einem in das Kontaktloch (26, 70) eingepaßten Schichtabschnitt und einer der vertieften Fläche der zweiten Leiterschicht (34) zugewandten Fläche.
2. Kondensatorstruktur nach Anspruch 1, gekennzeichnet durch einen zwischen die zweite Leiterschicht (34) und die dritte Leiterschicht (38) eingefügten und eine im wesent­ lichen gleichmäßige Dicke aufweisenden dünnen Isolier­ film (36).
3. Kondensatorstruktur nach Anspruch 2, dadurch gekennzeich­ net, daß erste und zweite Leiterschicht (30, 34) als die eine Elektrode der Kondensatorstruktur dienen, während die dritte Leiterschicht (38) die andere Elektrode der Kondensatorstruktur bildet.
4. Kondensatorstruktur nach Anspruch 3, dadurch gekenn­ zeichnet, daß das Substrat (12) eine mit dem Kontaktloch (70) fortlaufend ausgebildete, einen Boden- oder Sohlen­ abschnitt (72) aufweisende Ausnehmung aufweist und die zweite Leiterschicht (34) in unmittelbarem Kontakt mit dem Sohlenabschnitt (72) steht.
5. Kondensatorstruktur nach Anspruch 4, dadurch gekenn­ zeichnet, daß erste bis dritte Leiterschichten (30, 34, 38) aus einem polykristallinen Halbleitermaterial herge­ stellt sind.
6. Kondensatorstruktur nach Anspruch 5, dadurch gekenn­ zeichnet, daß die ersten und zweiten Leiterschichten (30, 34) mit Selbstjustierung auf der Isolierschicht (24) ausgebildete Randabschnitte aufweisen und sich die dritte Leiterschicht (38) derart über die Isolierschicht (24) erstreckt, daß sie die Randabschnitte von erster und zweiter Leiterschicht (30, 34) bedeckt.
7. Kondensatorstruktur nach Anspruch 6, dadurch gekenn­ zeichnet, daß erste bis dritte Leiterschichten (30, 34, 38) aus einem polykristallinen Halbleitermaterial hergestellt sind.
8. Kondensatorstruktur nach Anspruch 7, dadurch gekenn­ zeichnet, daß erste und zweite Leiterschicht (30, 34) eine rechteckige Flächen- oder Aufsichtform (plane shape) aufweisen und das Kontaktloch (26) im wesentlichen im Zentrum dieser rechteckigen Aufsichtform angeordnet ist.
9. Kondensatorstruktur nach Anspruch 8, dadurch gekenn­ zeichnet, daß das Kontaktloch (26) eine rechteckige Flächen- oder Aufsichtform aufweist.
10. Halbleiterspeichervorrichtung mit einer Stapelkonden­ satorzellenstruktur, umfassend ein Halbleiter-Substrat (12) und eine auf letzterem vorgesehene Speicherzelle mit einem Transistor (Q), einem Kondensator (C) und einer auf dem Substrat (12) mit einer Öffnung (26 a) ausgebildeten Isolierschicht (24), die zwischen dem Transistor (Q) und dem Kondensator (C) angeordnet ist, wobei der Transistor (Q) erste und zweite, im Substrat (12) erzeugte aktive Halbleiter-Schichten (14, 16) und eine unter Isolierung über bzw. auf dem Substrat (12) abgelagerte Elektrodenschicht aufweist, wobei der Konden­ satorteil durch
eine auf der Isolierschicht (24) und um die Öffnung (26 a) herum ausgebildete erste Leiterschicht (30) mit einer fortlaufend mit der Öffnung (26 a) der Isolierschicht (24) ausgebildeten Öffnung (26 b), wodurch ein mit einer der aktiven Schichten (14, 16) verbundenes Kontaktloch (26, 70) festgelegt ist,
eine auf der ersten Leiterschicht (30) derart ausgebildete zweite Leiterschicht (34), daß sie eine Innen(wand)fläche des Kontaktlochs (26, 70) und den über das Kontaktloch (26, 70) freigelegten (oder exponierten) Oberflächenab­ schnitt einer der aktiven Schichten (14, 16) bedeckt, wobei die zweite Leiterschicht eine dem Kontaktloch (26, 70) entsprechende Ausnehmung aufweist und erste und zweite Leiterschicht (30, 34) eine erste Elektrode des Kondensators (C) bilden,
einen auf der zweiten Leiterschicht (34) erzeugten und als Kondensatorisolierschicht dienenden dünnen Isolier­ film (36) sowie
eine auf dem dünnen Isolierfilm (36) so ausgebildete dritte Leiterschicht (38), daß sie die Ausnehmung der zweiten Leiterschicht (34) bedeckt, wobei die dritte Leiterschicht eine zweite Elektrode des Kondensators bildet, gekennzeichnet ist.
11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß das Substrat (12) eine mit dem Kontaktloch (70) fort­ laufend ausgebildete Ausnehmung mit einem Boden- oder Sohlenabschnitt aufweist und die zweite Leiterschicht (34) in unmittelbarem Kontakt mit dem Sohlenabschnitt (72) steht.
12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die eine der aktiven Schichten aufweist:
eine in einer Fläche des Substrats (12) ausgebildete erste Diffusionsschicht (16) und
eine die erste Diffusionsschicht überlappende, die Aus­ nehmung des Substrats (12) umschließend ausgebildete zweite Diffusionsschicht (74).
13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Elektrodenschicht des Transistors (Q) als Gateelektro­ de und die aktiven Schichten als seine Source- und Drain­ elektroden dienen, so daß ein Metalloxidhalbleiter- Feldeffekttransistor gebildet ist.
14. Vorrichtung nach Anspruch 13, gekennzeichnet durch
eine den Kondensator (C) bedeckende zweite Isolierschicht (40), wobei die Isolierschicht (24, 40) eine zweite, als Kontaktloch für die andere der aktiven Schichten dienende Öffnung (28) aufweisen, und
eine auf der zweiten Isolierschicht (40) erzeugte vierte Leiterschicht (42), die über die zweite Öffnung (28) mit der anderen der aktiven Schichten elektrisch verbunden ist.
15. Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Gateelektrode (22) des Transistors (Q) und die vierte Leiterschicht (42) dünn ausgebildet sind und sich über eine solche Strecke erstrecken, daß sie einander praktisch unter einem rechten Winkel schneiden, wobei die Gate­ elektrode (22) als Wortleitung der Vorrichtung und die vierte Leiterschicht (42) als Bitleitung der Vorrichtung dienen.
16. Verfahren zur Herstellung einer Halbleiterspeichervor­ richtung mit Stapelkondensatorzellenstruktur, wobei auf einem Halbleiter-Substrat (12) ein Speicherzellen­ transistor (Q) ausgebildet ist und der Transistor (Q) erste und zweite, im Substrat (12) ausgebildete aktive Halbleiter-Schichten (14, 16) und eine unter Isolierung über dem Substrat angeordnete Elektrodenschicht auf­ weist, dadurch gekennzeichnet, daß
eine den Transistor (Q) bedeckende Isolierschicht (24) erzeugt wird,
auf der Isolierschicht (24) eine erste Leiterschicht (30) erzeugt wird,
in der Isolierschicht (24) und der ersten Leiterschicht (30) durch einen Ätzvorgang eine Öffnung (26) so geformt wird, daß eine Oberfläche einer der aktiven Schichten (14, 16) teilweise freigelegt (oder exponiert) ist,
auf der ersten Leiterschicht (30) eine zweite Leiter­ schicht (34) derart ausgebildet wird, daß sie eine Innen(wand)fläche der Öffnung (26) und den freigelegten Oberflächenabschnitt der einen der aktiven Schichten (14, 16) bedeckt, wobei die zweite Leiterschicht eine einem Kontaktloch entsprechende Ausnehmung aufweist,
erste und zweite Leiterschichten (30, 34) einer Muster­ bildung zur Festlegung einer ersten Elektrode eines Kondensators unterworfen werden,
auf der zweiten Leiterschicht (34) ein als Kondensator­ isolierschicht dienender dünner Isolierfilm (36) er­ zeugt wird und
auf dem dünnen Isolierfilm (36) eine dritte Leiter­ schicht (38) derart ausgebildet wird, daß sie die Aus­ nehmung der zweiten Leiterschicht (34) bedeckt, wobei die dritte Leiterschicht eine zweite Elektrode des Kondensators bildet, um damit einen Kondensator der Speicherzelle auszubilden.
17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß der Ätzvorgang bis zum Ätzen des Substrats (12) so lange fortgesetzt wird, bis im freigelegten Oberflächen­ abschnitt der einen der aktiven Schichten eine mit der Öffnung (26) fortlaufend ausgebildete Ausnehmung ent­ standen ist.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß die eine der aktiven Schichten durch die Ausbildung der Ausnehmung im Substrat (12) teilweise abgetragen wird und daß nach der Erzeugung der zweiten Leiterschicht (34) das Substrat (12) mit einem Fremdatom dotiert und damit im Substrat (12) eine Halbleiterschicht (74) er­ zeugt wird, welche die Ausnehmung des bzw. im Substrat(s) (12) umschließt und mit dem restlichen Schichtabschnitt der einen der aktiven Schichten in Kontakt steht.
19. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß vor der Ausbildung der ersten Leiterschicht (30) eine zweite Isolierschicht (60) auf der Isolierschicht (24) erzeugt, die erste Leiterschicht (30) auf der zweiten Isolierschicht (60) ausgebildet und die Isolierschich­ ten (24, 60) sowie die erste Leiterschicht (34) gleich­ zeitig dem Ätzvorgang unterworfen werden.
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