DE4314360A1 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung und Verfahren zur Herstellung derselben

Info

Publication number
DE4314360A1
DE4314360A1 DE4314360A DE4314360A DE4314360A1 DE 4314360 A1 DE4314360 A1 DE 4314360A1 DE 4314360 A DE4314360 A DE 4314360A DE 4314360 A DE4314360 A DE 4314360A DE 4314360 A1 DE4314360 A1 DE 4314360A1
Authority
DE
Germany
Prior art keywords
insulating layer
layer
contact hole
interlayer insulating
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4314360A
Other languages
English (en)
Other versions
DE4314360C2 (de
Inventor
Shinya Watanabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE4314360A1 publication Critical patent/DE4314360A1/de
Application granted granted Critical
Publication of DE4314360C2 publication Critical patent/DE4314360C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung und ein Verfahren zur Herstellung derselben und genauer auf eine Technik zur Lösung von Problemen, die durch den Unterschied der Tiefe von Kontaktlöchern bei der Ausbildung einer Halbleitervorrichtung mit einer Mehrzahl von Kontaktlö­ chern unterschiedlicher Tiefe verursacht werden.
Eine der Anmelderin bekannte Halbleitervorrichtung mit einer Mehrzahl von Kontaktlöchern unterschiedlicher Tiefe und ein Verfahren zur Herstellung derselben wird im folgenden unter Benutzung eines DRAM (Dynamic Random Access Memory) als Beispiel beschrieben.
Fig. 19 ist eine Schnittansicht eines Speicherzellenbereiches eines DRAM mit einer Stapelkondensatorstruktur genannten Spei­ cherzelle. Fig. 19 zeigt eine Speicherzelle mit einer bekannten Stapelkondensatorstruktur mit einem MOS (Metall Oxid Halblei­ ter)-Typ Feldeffekttransistor der in einem aktiven Bereich isoliert durch eine Feldisolierschicht 2 auf der Oberfläche eines Halbleitersubstrates 1 ausgebildet ist, und einen Kon­ densator mit einer Stapelstruktur, der in der Nähe davon aus­ gebildet ist. Der MOS-Typ Feldeffekttransistor weist in der Oberfläche des Halbleitersubstrates 1 ausgebildete Dotierstoff­ diffusionsbereiche 3 und 4, welche der Source/Drainbereich werden, und eine auf der Oberfläche des Halbleitersubstrates zwischen den Dotierstoffdiffusionsbereichen 3 und 4 mit einer Gateisolierschicht 5 darunter ausgebildete Gateelektrode 6a, welche eine Wortleitung wird, auf. Eine Mehrzahl von Wortlei­ tungen ist parallel angeordnet. Eine Gateelektrode 6b ist auf der Feldisolierschicht 2 parallel zur Gateelektrode 6a ange­ ordnet. Auf Isolierschichten 7a und 7b, die die Gateelektroden 6a bzw. 6b bedecken, sind eine untere Elektrode 8, eine obere Elektrode 10 und eine zwischen diesen liegende dielektrische Schicht 9 eines Kondensators ausgebildet.
Die untere Elektrode 8 des Kondensators ist mit dem Dotier­ stoffdiffusionsbereich 4 in einem Kontaktloch 4a elektrisch verbunden. Auf der oberen Elektrode 10 des Kondensators ist mit einer dazwischenliegenden Zwischenschicht-Isolierschicht 11 eine leitende Schicht 12, die eine Bitleitung wird, ausgebildet. Die leitende Schicht 12 ist in einem Kontaktloch 13, das in der Zwischenschicht-Isolierschicht 11 ausgebildet ist, elektrisch mit dem Dotierstoffdiffusionsbereich 3 verbunden.
Eine relativ plane Zwischenschicht-Isolierschicht 14 ist auf der leitenden Schicht 12 ausgebildet. Eine leitende Schicht 15 mit einer Zwei-Schicht-Struktur mit einer z. B. aus TiN bestehenden metallischen Sperrschicht 15a und mit einer z. B. aus Al-Si-Cu bestehenden Aluminiumlegierungsschicht 15b ist auf der Ober­ fläche der Zwischenschicht-Isolierschicht 14 ausgebildet. Die leitende Schicht 15 ist leitend mit den Gateelektroden 6a und 6b durch ein Kontaktloch, dessen Positionen der Schnittansicht von Fig. 19 nicht zu sehen ist, verbunden. Die leitende Schicht 15 ist eine Verbindung zum Zweck der Verbesserung der Leitfähigkeit einer Wortleitung und eine Verbindung, die elektrisch mit der Oberfläche des Halbleitersubstrates 1 oder der Oberfläche der oberen Elektrode 10 des Kondensators in einem peripheren Schaltungsbereich der Speicherzelle verbunden ist. Eine die leitende Schicht 15 bedeckende Passivierungsschicht 16 ist auf der Zwischenschicht-Isolierschicht 14 ausgebildet.
Bei dem wie oben beschriebenen strukturierten DRAM ist die leitende Verbindung 15 und das Halbleitersubstrat 1 oder die leitende Verbindung 15 und die obere Elektrode 10 des Konden­ sators elektrisch durch ein in der Zwischenschicht-Isolier­ schicht in einem peripheren Schaltungsbereich ausgebildetes Kontaktloch verbunden.
Das Kontaktloch 20 zur elektrischen Verbindung der leitenden Verbindung 15 und der Oberfläche des Halbleitersubstrates 1 ist relativ hoch (d. h. es hat eine Tiefe von d1), falls die Zwi­ schenschicht-Isolierschichten 17, 18 und 19 einem thermischen Prozeß zum Planieren (Ebenen) unterworfen werden und das Loch durch anisotropes Ätzen unter Benutzung einer Resistmaske 21 als Maske ausgebildet wird, wie in Fig. 20 gezeigt. Wenn der Pla­ nierungsprozeß der Zwischenschicht-Isolierschichten 17, 18 und 19 nicht ausgeführt wird, ist das Kontaktloch 20 wie in Fig. 21 gezeigt relativ niedrig (d. h. es hat eine Tiefe d2 : d2 < d1). Das Kontaktloch 22 zum elektrischen Verbinden der leitenden Verbindung 15 mit der oberen Elektrode (Zellplatte) 10 des Kondensators durchdringt die Zwischenschicht-Isolierschicht 17 nicht, wie in Fig. 22 gezeigt, und ist mit einer Resistmaske 23 als Maske relativ niedrig (d3 < d1, d2) ausgebildet, da die Zwischenschicht-Isolierschichten 18 und 19 in dieser Position im Vergleich zur in Fig. 20 gezeigten Position relativ dünn aus­ gebildet sind.
Der Unterschied in der Tiefe der Kontaktlöcher 20 und 22 im Verhältnis zur Dicke der Zwischenschicht-Isolierschichten 17, 18 und 19 ist in speziellen zahlenmäßigen Darstellungen in der folgenden Tafel 1 dargestellt.
Tafel 1
Vergleich von Kontaktlochtiefen (Einheit: 0,1 nm=1Å [1Å=10-10m])
Der Grund, warum die Zwischenschicht-Isolierschichten 18 und 19, durch die das Kontaktloch 20 dringt, eine Dicke in einem vorbe­ stimmten Bereich aufweisen, ist im folgenden beschrieben.
Für den Fall, daß das Kontaktloch 20 in einem Tal, das zwischen zwei Bereichen, in denen ein Element wie ein Transistor ausge­ bildet ist, wie in den Fig. 20 und 21 gezeigt, eingebettet ist, ausgebildet ist, werden die Zwischenschicht-Isolierschichten 18 und 19 durch (Auf-)Schmelzen in einer Wärmebehandlung oder durch Rückätzen der ganzen Oberfläche durch Trockenätzen planiert. Es kann aus einem Vergleich der Fig. 20 und 21 entnommen werden, daß die Dicke in der zur Ausbildung des Kontaktloches 20 in den Zwischenschicht-Isolierschichten 18 und 19 bestimmten Position in Fig. 20, wobei dort ein Planierungsprozeß ausgeführt wurde, im Vergleich zu Fig. 21, wobei dort kein Planierungsprozeß aus­ geführt wurde, erhöht ist. Wenn, wie in Fig. 21 gezeigt, ein Planierungsprozeß nicht ausgeführt wird, sind die Zwischen­ schicht-Isolierschichten 18 und 19 in der Position zur Ausbil­ dung des Kontaktloches 20 relativ dünn, wobei die Tiefe des Kontaktloches 20 kleiner als die Tiefe d1 im Fall von Fig. 20 ist. Obwohl dies vom Standpunkt der Reduzierung der zum Ätzen des Kontaktloches 20 benötigten Zeit aus vorteilhaft ist, wird zwischen dem Bereich zur Ausbildung des Kontaktloches 20 und dem benachbarten Bereich, in dem ein Element ausgebildet ist, auf­ grund der Differenz in der Dicke der Zwischenschicht-Isolier­ schichten 18 und 19 eine Stufe bzw. ein gestufter Bereich erzeugt. Dieser gestufte Bereich verursacht Auflösungsmängel in dem Resistmuster bei der Photolithographie zur Ausbildung des Kontaktloches oder bei einer späteren Photolithographie für eine leitende Verbindung bei einem späteren Prozeß, da ein die Fokustiefe überschreitender gestufter Bereich erzeugt wird. Außerdem tritt zusätzlich zu dem oben beschriebenen Auflö­ sungsmangel ein unerwünschtes, Lichthofbildung oder Haloeffekt genanntes Phänomen, dem das Resistmuster für die leitende Ver­ bindung ausgesetzt ist und bei dem es aufgrund von Lichtref­ lektion von dem untenliegenden Bereich während der Belichtung, entfernt wird auf, wenn die leitende Verbindung als Aluminium­ kontaktierung ausgebildet und der Photolithographieprozeß unter Benutzung eines positiven Resists ausgeführt wird.
Ein Planierungsprozeß für jede Zwischenschicht-Isolierschicht ist unerläßlich zur Unterdrückung des unerwünschten Phänomens und die Dicke der Oxidschicht in dem Bereich für die Ausbildung des Kontaktloches hängt von dem Planierungsprozeß ab.
Fig. 22 zeigt eine Schnittansicht eines Schrittes der Ausbildung des Kontaktloches 22 auf der oberen Elektrode (Zellplatte) 10 des Kondensators. Die Schichtdicke des Bereiches zur Ausbildung des Kontaktloches ist nach dem oben beschriebenen Planierungs­ prozeß nicht erhöht, da unter der oberen Elektrode 10 keine Wortleitung ausgebildet ist. Da das Kontaktloch 22 die Zwi­ schenschicht-Isolierschicht 17 nicht durchdringt, ist die Tiefe d3 des Kontaktloches 22 im Vergleich mit dem in Fig. 20 gezeig­ ten Fall, bei dem das Kontaktloch 20 eine Tiefe von d1 aufweist, um ungefähr 600-700 nm (6000-7000 Å) geringer.
Da eine bekannte Halbleitervorrichtung wie oben mit einem Kon­ taktloch 20 mit einer relativ großen Tiefe und einem Kontaktloch 22 mit einer relativ geringen Tiefe ausgebildet ist, führt ein simultaner Ätzprozeß beider Löcher dazu, daß das dotierte Poly­ silizium der untenliegenden oberen Elektrode 10 des Kondensators geätzt und ein Loch ausgebildet wird, wie in Fig. 23 gezeigt. Dies geschieht, da das Kontaktloch 22 übermäßig überätzt wird, wenn die Ätzzeit so gesetzt ist, daß das Kontaktloch 20 voll­ ständig ausgebildet wird. Darum wird, wenn eine leitende Ver­ bindung mit einer doppelten Struktur aus einer z. B. aus TiN bestehenden metallischen Sperrschicht 31 und einer Aluminiumle­ gierungsschicht 32 in dem Kontaktloch 22, wie in Fig. 24 ge­ zeigt, ausgebildet wird, die Verbindung zwischen der metalli­ schen Sperrschicht 31 und der oberen Elektrode 10 nur in einem schmalen Bereich entlang der inneren Begrenzung (Umfang) des Kontaktloches 20 hergestellt, was einen Leitfähigkeitsmangel verursacht.
Selbst wenn die dotierte Polysiliziumschicht der oberen Elek­ trode 10 nicht vollständig durchdrungen wird und die Schicht­ dicke der oberen Elektrode 10 auf weniger als ca. 70 nm (700 Å) reduziert wird, wie in Fig. 25 gezeigt, wird eine Verbindung des Ti der metallischen Sperrschicht und des Polysiliziums erzeugt, d. h. wie in den Fig. 26 und 27 gezeigt erfolgt aufgrund von Silizidbildung infolge der hohen Temperatur von 800°C bei dem Erhitzen mit einer Lampe in einer N2-Umgebung zur Ausbildung der metallischen Sperrschicht 31 die Ausbildung einer TiSi2-Schicht 33. Als ein Ergebnis wird das dotierte Polysilizium am Boden des Kontaktloches 20 und außerdem in der Umgebung des Seitenberei­ ches des Bodens des Kontaktloches von dem Ti absorbiert, wobei ein Hohlraum 34, der in der Vergrößerung in Fig. 27 gezeigt ist, erzeugt wird. Bei genügender Größe des Hohlraumes 34 wird die obere Elektrode 10 im schlimmsten Fall abgetrennt. Die Grenze der Schichtdicke einer dotierten Polysiliziumschicht in der ein Hohlraum 34 erzeugt wird ist im allgemeinen, obwohl dies von der Schichtbeschaffenheit des Ti und der Temperatur der Lampener­ hitzung abhängt, ungefähr 70 nm (700 Å). Es ist daher nötig die Schichtdicke der dotierten Polysiliziumschicht nach der Ausbil­ dung des Kontaktloches durch Trockenätzung auf ungefähr 100 nm (1000 Å) zu setzen und den Fehlerspielraum bei der Herstellung zu berücksichtigen. Es ist erwünscht, daß die Ausbildung des Hohl­ raumes 34 ohne Vergrößerung der Schichtdicke verhindert wird, um die Schichtdicke der Vorrichtung zu reduzieren.
Die Grenzen der Einstellung der Ätzzeit werden im folgenden beschrieben. Allgemein ist die Ätzzeit T für Trockenätzung zur Ausbildung eines Kontaktloches durch die Ätzzeit T1 zur Aus­ bildung des tiefsten Kontaktloches und die Überätzungszeit T2, wobei ein Fehler in der geplanten Schichtdicke jeder Zwischen­ schicht-Isolierschicht, welche die zu ätzenden Schichten sind, und ein Fehler durch die Variation der Ätzrate der Trocken­ ätzvorrichtung zu berücksichtigen sind, gesetzt, d. h. T = T1 + T2. Der Variationsfehler durch die Ätzrate der Troc­ kenätzvorrichtung wird durch Unterschiede in der Ätzrate zwi­ schen Wafern bzw. zwischen Halbleiterwafern und, im Fall eines Chargensystems für die Trockenätzung, durch Unterschiede in der Ätzrate zwischen Chargen verursacht. Die Schichtdickenverteilung bei Halbleiterwafern und die Ätzratenverteilung sind in Fig. 28A und 28B gezeigt. Für den Fall, daß die Dicke der zu ätzenden Schicht vom gewünschten Zielwert (spezifischer Wert) in die dünnere Richtung (in Richtung des Pfeiles A in Fig. 28) und die Ätzrate zur schnelleren Rate (in Richtung des Pfeiles D in Fig. 28B) abweicht, gibt es eine große Wahrscheinlichkeit, daß, wie in den Fig. 23 und 25 gezeigt, das dotierte Polysilizium der oberen Elektrode 10 (Zellplatte) des Kondensators überätzt wird. Im Gegensatz dazu wird für den Fall, daß die Dicke der Schicht in die dickere Richtung (in Richtung des Pfeiles B in Fig. 28A) und die Ätzrate zur langsameren Rate (die Richtung des Pfeiles C in Fig. 28B) vom gewünschten Zielwert (spezifischer Wert) abweicht, das tiefste Kontaktloch nicht vollständig ausgebildet. Im Fall des in Fig. 20 gezeigten Kontaktloches 20 besteht eine große Wahrscheinlichkeit, daß der Kontakt bzw. die Leitung zwi­ schen der auf der Zwischenschicht-Isolierschicht 19 ausgebil­ deten leitenden Verbindung und der Oberfläche des Halbleiter­ substrates 1 nicht hergestellt wird. Wenn die Überätzungszeit T2 erhöht wird, wird die Wahrscheinlichkeit für die nicht voll­ ständige Ausbildung des Kontaktloches reduziert, aber die Wahr­ scheinlichkeit für die Herstellung des Kontaktes wird erhöht. Im Gegensatz wird bei Reduzierung von T2 die Wahrscheinlichkeit für die Herstellung des Kontaktes reduziert aber die Wahrschein­ lichkeit der nicht vollständigen Ausbildung des Kontaktloches steigt. Bei einer Lösung von Testergebnissen einer guten Pro­ duktauswahl war die Wahrscheinlichkeit des Auftretens davon 5% bei 3É (3 Standardabweichungen).
Die Wahrscheinlichkeit dieses Problems wird reduziert, wenn die Dicke des dotierten Polysiliziums der oberen Elektrode 10 des Kondensators erhöht wird, wobei eine Erhöhung der Dicke in einem größeren gestuften Bereich resultiert, was eine größere Wahr­ scheinlichkeit von Schwierigkeiten bei einem späteren Prozeß­ schritt verursacht. Es ist nicht wünschenswert das Mittel der Erhöhung der Schichtdicke anzuwenden, da die Reduzierung der Schichtdicke jeder Schicht eine Pflichtbedingung bei der Ent­ wicklung von Halbleitervorrichtungen mit höherer Integrations­ dichte ist.
Das oben beschriebene Problem wird schwerwiegender im Fall der Koexistenz eines Kontaktloches 24, das in der Oberfläche des Halbleitersubstrates 1 ausgebildet ist, und eines Kontaktloches 25, das in der Oberfläche einer Bitleitung 12 ausgebildet ist, da die Differenz der daraus resultierten Tiefe größer ist.
Die folgende Tafel 2 zeigt die Schichtdicke der Zwischenschicht- Isolierschichten, durch welche das Kontaktloch 25 dringt und die Tiefe der Kontaktlöcher 24 und 25 unter der Annahme, daß die Schichtdicken der Zwischenschicht-Isolierschichten 17, 18 und 19, durch welche das Kontaktloch 24 in Fig. 29 dringt, identisch mit denen des Kontaktloches 20, welches in Fig. 23 gezeigt ist, sind.
Tafel 2
Vergleich von Kontaktlochtiefen (Einheit: 0,1 nm=1Å [1Å=10-10m])
Aufgabe der Erfindung ist es die Erzeugung von Beschädigungen in unterliegenden Schichten oder das Auftreten von ungenügendem Ätzen beim gleichzeitigen Ausbilden einer Mehrzahl von Kontakt­ löchern unterschiedlicher Tiefe durch einen Ätzprozeß bei einer Halbleitervorrichtung zu verhindern.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder Anspruch 5 oder Anspruch 6 oder durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 11 oder Anspruch 15 oder Anspruch 19.
Eine Halbleitervorrichtung entsprechend der vorliegenden Erfin­ dung weist zum Erreichen der oben beschriebenen Aufgabe eine zwischen leitenden Schichten ausgebildete Zwischenschicht-Iso­ lierschicht, ein die Zwischenschicht-Isolierschicht zum elek­ trischen Verbinden der leitenden Schichten durchdringend aus­ gebildetes erstes Kontaktloch und ein zweites Kontaktloch mit einer größeren Tiefe als das erste Kontaktloch auf. Das zweite Kontaktloch ist mit einem kleineren Durchmesser als das erste Kontaktloch ausgebildet.
Bei der Halbleitervorrichtung ist die Ätzrate durch Reduzierung des Durchmessers eines Kontaktloches im Verhältnis zu seiner Tiefe erhöht. Als ein Ergebnis wird bei der Ausbildung einer Mehrzahl von Kontaktlöchern durch gleichzeitiges Trockenätzen die Differenz der zur Ausbildung benötigten Zeit aufgrund ihrer unterschiedlichen Tiefe reduziert, so daß die Probleme der un­ genügenden Ausbildung bei einem tiefen Kontaktloch und des Überätzens bei einem kleinen Kontaktloch gelöst werden.
Nach einem weiteren Aspekt der Erfindung weist eine Halblei­ tervorrichtung eine erste Zwischenschicht-Isolierschicht, die auf einem Halbleitersubstrat ausgebildet ist, eine erste lei­ tende Verbindungsschicht, die auf der ersten Zwischenschicht- Isolierschicht ausgebildet ist, eine zweite Zwischenschicht- Isolierschicht, die auf der ersten leitenden Verbindungsschicht ausgebildet ist, und eine zweite leitende Verbindungsschicht, die auf der zweiten Zwischenschicht-Isolierschicht ausgebildet ist, auf. Eine Ausnehmung mit einer vorbestimmten Gestalt und Tiefe ist in einer vorbestimmten Position der ersten Zwischen­ schicht-Isolierschicht ausgebildet und ein Kontaktloch mit einem Durchmesser, der kleiner als der der Ausnehmung ist, ist in dem Bereich auf der Ausnehmung in der zweiten Zwischenschicht-Iso­ lierschicht ausgebildet. Die erste leitende Schicht und die zweite leitende Schicht sind durch dieses Kontaktloch elektrisch verbunden.
Bei der Halbleitervorrichtung ist ein Kontaktloch in einer Aus­ nehmung der ersten leitenden Verbindungsschicht, die dadurch erzeugt wird, daß die erste leitende Verbindungsschicht über einer in der ersten Zwischenschichtverbindungsschicht ausge­ bildeten Ausnehmung ausgebildet ist, so ausgebildet, daß das Kontaktloch eine größere Tiefe als die Tiefe der Ausnehmung aufweist. Darum ist es möglich die Tiefe des Kontaktloches durch entsprechendes Festlegen der Tiefe der in der ersten Zwischen­ schicht-Isolierschicht ausgebildeten Ausnehmung zu steuern.
Ein Verfahren zur Herstellung einer Halbleitervorrichtung ent­ sprechend der vorliegenden Erfindung weist ein Verfahren zur Ausbildung einer Mehrzahl von Kontaktlöchern mit jeweils un­ terschiedlicher Tiefe durch Trockenätzen auf. Bei diesem Ver­ fahren wird die Trockenätzungsrate eines Kontaktloches durch Bestimmung des Durchmessers der Mehrzahl der Kontaktlöcher gemäß ihrer entsprechenden Tiefe in Übereinstimmung mit einer im voraus erhaltenen Beziehung zwischen dem Durchmesser und der Trockenätzungsselektivität eines Kontaktloches gesteuert.
Entsprechend den beiden obigen Verfahren zur Herstellung der Halbleitervorrichtung kann die zur Ausbildung einer Mehrzahl von Kontaktlöchern unterschiedlicher Tiefe benötigte Zeit durch entsprechendes Festlegen der Durchmesser jedes Kontaktloches gemäß seiner Tiefe so gesteuert werden, daß sie im wesentlichen gleich ist. Darum können die Mittel der Herstellung einer Mehr­ zahl von Kontaktlöchern unterschiedlicher Tiefe in demselben Ätzschritt verbundenen Probleme leicht gelöst werden.
Nach einem weiteren Aspekt der vorliegenden Erfindung weist das Verfahren zur Herstellung einer Halbleitervorrichtung die Schritte Ausbilden einer ersten Zwischenschicht-Isolierschicht auf einem Halbleitersubstrat und Ausbilden einer Ausnehmung mit einer vorbestimmten Form und Tiefe in einer vorbestimmten Posi­ tion auf der Oberfläche der ersten Zwischenschicht-Isolier­ schicht auf. Dann wird eine erste leitende Verbindungsschicht auf der Oberfläche der ersten Zwischenschicht-Isolierschicht und entlang der Innenfläche der Ausnehmung ausgebildet und eine zweite Zwischenschicht-Isolierschicht wird auf der ersten lei­ tenden Verbindungsschicht ausgebildet. Als nächstes wird ein Kontaktloch, das die Oberfläche der ersten leitenden Verbin­ dungsschicht erreicht, in einem Bereich über der Ausnehmung ausgebildet und es folgt die Ausbildung einer zweiten leitenden Verbindungsschicht auf der Oberfläche der zweiten Zwischen­ schicht-Isolierschicht und in dem Kontaktloch.
Nach einem weiteren Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung die Schritte Ausbildung einer ersten Zwischenschicht-Isolierschicht auf einem Halbleitersubstrat, Ausbildung einer Ausnehmung mit einer vorbestimmten Form und Tiefe in einer vorbestimmten Posi­ tion auf der Oberfläche der ersten Zwischenschicht-Isolier­ schicht, Ausbildung einer ersten leitenden Verbindungsschicht in einem vorbestimmten Bereich, der die innere Oberfläche der Aus­ nehmung auf der Oberfläche der ersten Zwischenschicht-Isolier­ schicht umfaßt, Ausbildung einer zweiten Zwischenschicht-Iso­ lierschicht zum Bedecken der Oberfläche der ersten leitenden Verbindungsschicht und der Oberfläche der ersten Zwischen­ schicht-Isolierschicht, Ausbildung eines ersten Kontaktloches, das die Oberfläche der ersten leitenden Verbindungsschicht über dem Bereich der Ausnehmung in der zweiten Zwischenschicht-Iso­ lierschicht erreicht, und Ausbildung eines zweiten Kontakt­ loches, das die erste und zweite Zwischenschicht-Isolierschicht in einem Bereich, der den Bereich in dem die erste leitende Verbindungsschicht ausgebildet ist nicht umfaßt, durchdringt durch mit dem ersten Kontaktloch gleichzeitiges Trockenätzen auf. Die Tiefe der Ausnehmung ist so bestimmt, daß der Unter­ schied der zum Ätzen des ersten und zweiten Kontaktloches be­ nötigten Zeit sich innerhalb eines vorbestimmten Bereiches in Übereinstimmung mit dem Unterschied in der Tiefe des ersten und zweiten Kontaktloches befindet.
Nach dem Verfahren zur Herstellung einer Halbleitervorrichtung ist die Oberfläche der ersten leitenden Verbindungsschicht in dem Bereich der Ausnehmung niedriger, da in der ersten Zwi­ schenschicht-Isolierschicht entsprechend der Tiefe eines aus­ zubildenden Kontaktloches eine Ausnehmung ausgebildet ist, wobei die Tiefe eines zu bildenden Kontaktloches bei dem Schritt der Ausbildung eines Kontaktloches in dem Ausnehmungsbereich erhöht werden kann. Als ein Ergebnis kann bei der Ausbildung eine Mehrzahl von Kontaktlöchern unterschiedlicher Tiefe durch denselben Ätzprozeß die zur Ausbildung jedes Kontaktloches be­ nötigte Zeit durch entsprechendes Setzen der Tiefe der Aus­ nehmung im wesentlichen gleichgemacht werden, so daß das Problem des Uberätzens oder des ungenügenden Ätzens aufgrund der Unter­ schiede in der Tiefe der Kontaktlöcher gelöst werden kann.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1A eine Schnittansicht einer Struktur einer Halbleiter vorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung, und
Fig. 1B eine vergrößerte Teilansicht derselben.
Fig. 2-5 Schnittansichten der Halbleitervorrichtung nach der ersten Ausführungsform der vorliegenden Erfindung, die Herstellungsschritte dazu zeigen;
Fig. 6A die Beziehung zwischen der Größe der Öffnung des Kon­ taktloches und der Ätzselektivität, und
Fig. 6B die Beziehung zwischen der Größe der Öffnung des Kon­ taktloches und dem Winkel relativ zu einem Konus, wenn die erste Ausführungsform der vorliegenden Erfindung und ein bekanntes Verfahren angewendet werden;
Fig. 6C eine Darstellung zur Beschreibung der Dimension w der Öffnung eines Kontaktloches und eines Winkels R°;
Fig. 7 eine Schnittansicht einer Halbleitervorrichtung, die schematisch die Prozeßfolge einer Konusausbildung zeigt;
Fig. 8, 9, 10, 11A u. 12 Schnittansichten einer Halbleitervorrichtung entspre­ chend einer zweiten Ausführungsform der vorliegenden Erfindung, die Herstellungsschritte dazu zeigen;
Fig. 11B eine vergrößerte Schnittansicht einer Halbleitervor­ richtung direkt nach Ausbildung einer BPSG-Schicht 65 und vor dem Planierungsprozeß, und
Fig. 11C eine vergrößerte Schnittansicht einer Halbleitervor­ richtung bei der die Planierung durch Anwendung eines thermischen Verfahrens auf die BPSG-Schicht gefolgt von einem Rückätzungsprozeß ausgeführt wurde;
Fig. 13, 14, 15, 16, 17 u. 18 Schnittansichten einer Halbleitervorrichtung entspre­ chend einer dritten Ausführungsform der vorliegenden Erfindung, die Herstellungsschritte dazu zeigen;
Fig. 19 eine Schnittansicht einer Struktur eines DRAM in der Umgebung einer Speicherzelle als Beispiel einer Struk­ tur einer bekannten Halbleitervorrichtung;
Fig. 20 eine Struktur, bei der eine Resistmaske zur Ausbildung eines Kontaktloches in einer Zwischenschicht-Isolier­ schicht in einem Tal zwischen benachbarten Elementen ausgebildet ist, und dabei eine Schnittansicht, bei der die Zwischenschicht-Isolierschicht relativ planiert ist;
Fig. 21 eine Schnittansicht einer Struktur, bei der eine Re­ sistmaske in einem Tal zwischen benachbarten Elementen zur Ausbildung eines Kontaktloches in einer Zwischen­ schicht-Isolierschicht ausgebildet ist, bei der der Planierungsprozeß nicht auf die Zwischenschicht-Iso­ lierschicht angewendet wurde;
Fig. 22 eine Schnittansicht einer Resistmaske, die auf einem Tal zwischen benachbarten leitenden Verbindungen zur Ausbildung eines Kontaktloches relativ geringer Tiefe in einer Zwischenschicht-Isolierschicht ausgebildet ist;
Fig. 23 eine Schnittansicht der Struktur aus Fig. 22, die zur Ausbildung eines Kontaktloches einem anisotropen Ätzen unterworfen wurde, wobei der Fall in dem das Kontakt­ loch die dotierte Polysiliziumschicht aufgrund von Überätzung durchdringt gezeigt wird;
Fig. 24 eine Schnittansicht, die den Zustand in dem eine lei­ tende Verbindungsschicht einer doppelten Struktur aus einer metallischen Sperrschicht und einer Aluminiumle­ gierungsschicht auf der Oberfläche inklusive der inne­ ren Seitenwand des gebildeten Kontaktloches aus Fig. 23 ausgebildet ist;
Fig. 25 eine Schnittansicht, die im wesentlichen gleich zu der von Fig. 23 ist und die den Fall, in dem die dotierte Polysiliziumschicht von dem Kontaktloch nicht voll­ ständig durchdrungen sondern durch Überätzen reduziert ist, zeigt;
Fig. 26 eine Schnittansicht, die den Zustand, bei dem eine lei­ tende Verbindung mit einer doppelten Struktur aus einer metallischen Sperrschicht und einer Aluminiumlegie­ rungsschicht auf der Oberfläche inklusive der inneren Seitenwand des gebildeten Kontaktloches aus Fig. 25 ausgebildet ist, zeigt;
Fig. 27 eine vergrößerte Schnittansicht des in Fig. 26 durch den Kreis E angezeigten Bereiches;
Fig. 28A die Schichtdickenverteilung der zu ätzenden Schicht, die auf einer Mehrzahl von Halbleiterwafern ausgebildet ist, um einen spezifischen Wert, und
Fig. 28B die Variationsverteilung der Ätzrate um einen spezi­ fischen Wert;
Fig. 29 eine Schnittansicht einer Halbleitervorrichtung, die ein Beispiel einer Struktur, bei der Kontaktlöcher un­ terschiedlicher Tiefe vorhanden sind.
Eine Halbleitervorrichtung und ein Verfahren zur Herstellung dazu entsprechend einer ersten Ausführungsform der vorliegenden Erfindung werden im folgenden unter Bezugnahme auf die Fig. 1 bis 7 beschrieben.
Fig. 1A zeigt eine Schnittansicht einer Struktur einer Halblei­ tervorrichtung entsprechend der ersten Ausführungsform der vor­ liegenden Erfindung mit einem Kontaktloch 20, das die leitende Verbindung 15 und die Oberfläche eines Dotierstoffdiffusionsbe­ reiches 1a des Halbleitersubstrates 1, der durch Feldisolier­ schichten 2 umgeben ist, verbindet, und einem Kontaktloch 22, das die leitende Verbindung 15 und die obere Elektrode (Zell­ platte) 10 des Kondensators verbindet.
Fig. 1A zeigt, das Kontaktlöcher 20 und 22 in der Zwischen­ schicht-Isolierschicht 41 aus Siliziumoxid mit einer Tiefe von d1 bzw. d2 mit der Beziehung d1 < d2 ausgebildet sind. Die Kon­ taktlöcher 20 bzw. 22 weisen einen im wesentlichen quadratischen horizontalen Abschnitt in der Größe von w1 im Quadrat bzw. w2 im Quadrat an der Oberfläche der Zwischenschicht-Isolierschicht 41 mit der Beziehung w1 < w2 auf. Weiter weisen die Kontaktlöcher 20 und 22 Winkel R1 und R2 mit einer Beziehung R1 < R2 auf.
Ein Verfahren zur Herstellung der Halbleitervorrichtung der ersten in Fig. 1A gezeigten Ausführungsform wird im folgenden beschrieben. In Fig. 1 ist zu sehen, daß eine Resistmaske 42 mit einer w1 im Quadrat Öffnung und einer w2 im Quadrat Öffnung, die entsprechend den Gestalten der zu öffnenden Kontaktlöcher 20 und 22 durch Photolithographie gemustert ist, auf der Oberfläche der Zwischenschicht-Isolierschicht 41 ausgebildet ist. Dann werden Kontaktlöcher 20 und 22 durch anisotropes Trockenätzen unter Benutzung eines Gases vom CHF3/CF4/Ar-Typ gebildet. Das Mi­ schungsverhältnis von CHF3/CF4/Ar (Durchflußrate) ist auf 67/53/800 (cm3/s) gesetzt.
Die Ätzeigenschaften bei Verwendung eines solchen Gastyps sind in den Fig. 6A und 6B im Vergleich zum Gebrauch eines gemischten Gases aus CHF3/O2 (O2-Konzentration ca. 10%), welches der be­ kannte benutzte Typ von Gas ist, dargestellt. Die vorliegende Erfindung und der bekannte Fall sind in einer durchgezogenen Linie bzw. in einer gestrichelten Linie in den Fig. 6A und 6B gezeigt. In Fig. 6A ist die Größe w des Kontaktloches entlang der Abszisse aufgetragen und die Ätzselektivität ist entlang der Ordinate mit einer auf 1,0 normierten maximalen Ätzrate aufge­ tragen. In Fig. 6B ist die Abszisse ähnlich der aus Fig. 6A und die Ordinate zeigt den Winkel R des Kontaktloches. Die HF(RF)- Frequenz der Hochfrequenzleistung ist 13,56 MHz in bekannten Fall und 380 kHz in der vorliegenden Ausführungsform. In beiden Fällen wird das Kathodenkopplungsverfahren verwendet und die Ausgabe ist 800 W. Der Druck ist beim bekannten Fall auf 5,332 Pa-10,664 Pa (40 mTorr-80 mTorr) und bei der vor­ liegenden Ausführungsform auf 106,64 Pa (800 mTorr) gesetzt.
Es kann dem Graph aus Fig. 6A entnommen werden, daß die Ätz­ selektivität in den Bereichen F und G, in denen die Größe w des Kontaktloches klein ist, monoton ansteigt um bei im wesentlichen 1,0 im Bereich von H, der ein größeres w hat, in Sättigung zu gehen. Im Gegensatz steigt bei der vorliegenden Ausführungsform die Ätzselektivität monoton in den Regionen F und G und fällt dann monoton in der Region H. Entsprechend dem Verfahren der vorliegenden Ausführungsform ist die Ätzselektivität für ein Kontaktloch ca. 0,7 am rechten Ende des Bereiches H, wo der Wert von w 3 µm ist. Das Merkmal der vorliegenden Ausführungsform liegt darin, daß die durch den Unterschied in der Tiefe verur­ sachte Differenz in der zur Ausbildung von Kontaktlöchern benö­ tigten Zeit durch Festlegen eines größeren Wertes von w für ein Kontaktloch mit einer kleineren Tiefe d und durch Festlegen von w für ein Kontaktloch mit einer größeren Tiefe d auf einen der Region H entsprechenden kleineren Wert reduziert wird.
Entsprechend dem Verfahren der Steuerung der Ätzrate abhängig von der Größe des Kontaktloches bei der vorliegenden Ausfüh­ rungsform kann die Ätzselektivität des Kontaktloches 22 im Vergleich zu der Kontaktloches 20 um ungefähr 30% reduziert werden und die Differenz der zum Ätzen des Kontaktloches 22 und der zum Ätzen des Kontaktloches 20 benötigten Zeit kann im Vergleich mit dem bekannten Fall reduziert werden. Darum kann verhindert werden, daß das dotierte Polysilizium der oberen Elektrode 10, die am Boden des Kontaktloches 22 angeordnet ist, überätzt wird.
Das heißt die Dicke Δd1 der Zwischenschicht-Isolierschicht 41, die unter dem Kontaktloch 20 verbleibt, wenn das Kontaktloch 22 genau bis zur Oberfläche der oberen Elektrode 10 geätzt wird, kann, wie in Fig. 3 gezeigt, im Vergleich zum Ätzen mit einem bekannten Verfahren reduziert werden. Wenn das Ätzen weiter fortgesetzt wird bis das Kontaktloch genau die Oberfläche des Halbleitersubstrates 1 erreicht, ist der Ätzbetrag an dem do­ tierten Polysilizium der oberen Elektrode 10, die am Boden des Kontaktloches 22 angeordnet ist, wie in Fig. 5 gezeigt, im Ver­ gleich mit dem bekannten Fall weiter reduziert. Wie oben be­ schrieben sind eine metallische Sperrschicht 15a und eine Aluminiumlegierungsschicht 15b auf dem gesamten Halbleiter­ substrat 1, wie in Fig. 5 gezeigt, ausgebildet. Sogar nachdem eine vorbestimmte Musterung zur Ausbildung einer Passivie­ rungsschicht 43 zur Vollendung der Fig. 1A gezeigten Struktur angewendet ist, ist die am Boden des Kontaktloches 22 ausge­ bildete Wolframsilizidschicht 44, wie in der vergrößerten An­ sicht von Fig. 1B gezeigt, verhältnismäßig klein. Darum wird nicht wie im Fall des in Fig. 27 gezeigten bekannten Verfahrens ein Hohlraum 34 gebildet und die Abtrennung bzw. Verbindungs­ unterbrechung der oberen Elektrode 10 wird verhindert.
Die Ausbildung eines Quadrates für die Öffnung des Kontaktloches mit der Dimension eines Quadrates, das durch w für eine Seite repräsentiert wird, in der obigen Ausführungsform ist nur eine Gestaltungsfrage. In der Praxis wird ein Kontaktloch, das mit einer Öffnungsgestalt mit einem Quadrat mit einer Seite w ge­ plant wurde, aufgrund der Begrenzung der Auflösung bei der Photolithographie gerundete Ecken haben, was zu einer Öffnungs­ gestalt, die ungefähr einem Kreis mit dem Durchmesser w ent­ spricht, führt. Darum wird die Größe der Öffnung eines Kon­ taktloches, die mit Durchmesser w ausgedrückt wird, in der Praxis dieselbe Bedeutung haben. Dies gilt genauso für die folgenden Ausführungsformen.
Die in Fig. 6B gezeigte Beziehung zwischen der Größe w und dem Winkel R des Kontaktloches wird nun erörtert. Es kann dem Graph aus Fig. 6B entnommen werden, daß der Winkel R bei dem bekannten Verfahren in den Bereichen G und H bei ungefähr 87° gesättigt ist, während bei dem Verfahren der vorliegenden Ausführungsform der Winkel R im Vergleich dazu in den Bereichen G und H monoton fällt. Das heißt, das die Menge der Ablagerungsschicht während des Ätzens im Bereich H monoton steigt. Die Beziehung zwischen der abgelagerten Menge der Ablagerungsschicht und dem Winkel R wird unter Bezugnahme auf die Fig. 7 im Detail beschrieben.
Die Fig. 7A, 7B und 7C sind Diagramme zur Beschreibung des Me­ chanismus zur Erzeugung des Winkels R unter Berücksichtigung der Abscheidung eines Filmes. Sie zeigen die Schritte des Trocken­ ätzens nachdem ein Photoresist 52 auf der Siliziumoxidschicht 51 durch Photolithographie gemustert und durch tiefes UV ausgehär­ tet wurde. Dieses "tiefes UV-Aushärten" ist ein Prozeß zur Ver­ besserung der Stärke eines Photoresists durch Richten von UV- Licht (ultraviolettes Licht) auf den Photoresist zur Förderung der Vernetzungsreaktion von Basismaterial und Photoresist, um Mängel des Musters, die auftreten, da der Photoresist zu schwach ist, zu verhindern.
Wie in Fig. 7A gezeigt, erfolgt die Trockenätzung und die Abla­ gerung einer Schicht (organische Schicht) gleichzeitig. Die Ab­ lagerungsschicht 54, die auf dem Boden des Kontaktloches 53 abgeschieden wird, wird durch kinetische Energie von Ionen 56 (durch Ionenhülle eines Plasmas beschleunigte Ionen) aktiviert.
Die Ionen 56 werden das Siliziumsubstrat 55 zur Reaktion mit dem Sauerstoff der Siliziumoxidschicht 51 eingebracht, verdampft und als Kohlenmonoxid oder Kohlendioxid 57 entfernt. Die Silizium­ oxidschicht 51, der durch diese Reaktion Sauerstoff entzogen wird, wird zu Silizium. Dieses Silizium reagiert mit dem Ätz­ mittel wie z. B. einem F-Radikal und wird als SiF4 verdampft. Obwohl am Boden des Kontaktloches 53 durch den oben beschrie­ benen Prozeß ein Ätzen durchgeführt wird, wird die Ablagerungs­ schicht 54 an der Seitenwand des Kontaktloches während des Ätzprozesses nicht entfernt, da die Einfallswahrscheinlichkeit der Ionen 56 an der Seitenwand gegenüber dem Boden signifikant geringer ist. Die Ablagerungsschicht 54 verbleibt auf der Sei­ tenwand des Kontaktloches und dient während des Ätzens als Mas­ ke, wodurch der Durchmesser des Bodens des Kontaktloches während des in den Fig. 7B und 7C gezeigten Ätzprozesses allmählich kleiner wird. Fig. 7D ist eine Schnittansicht nach einem Ent­ fernungs(Asch)-Prozeß (Sauerstoffplasmaprozeß), der auf den Schritt aus Fig. 7C folgend angewendet wird. Es kann der Fig. 7D entnommen werden, daß der Photoresist 52 genauso wie die Abla­ gerungsschicht 54 durch das Äschen entfernt wird, wodurch ein Winkel von R entsteht. Obwohl die Seitenwand des Kontaktloches in den Fig. 7B-7D zur Beschreibung der Erzeugung eines Konus in gestuften Bereichen dargestellt ist, erfolgt die oben be­ schriebene Reaktion in der Praxis kontinuierlich, so daß die Seitenwand eine glatte schräge Oberfläche ist. Aus dem Vorher­ gehenden ist zu entnehmen, daß die Ablagerungsschicht auf der Seitenwand des Kontaktloches proportional zur Ablagerungsmenge dicker wird, was in einem kleineren Winkel R resultiert.
Die Beziehung zwischen einer Ablagerungsschicht und Silizium­ selektivität wird im folgenden beschrieben.
Obwohl die Ablagerungsschicht auf der Siliziumoxidschicht durch Reaktion mit dem Sauerstoff in der Oxidschicht entfernt wird, wird die auf dem Siliziumsubstrat abgeschiedene Ablagerungs­ schicht nicht leicht entfernt, da dort kein Sauerstoff dazu vorhanden ist, und die Entfernung wird nur durch physikalisches Sputtern durch Mittel der einfallenden Energie der Ionen aus­ geführt, wie in Fig. 7C gezeigt. Das Silizium befindet sich in einem durch die Ablagerungsschicht geschützten Zustand, so daß eine Reaktion mit dem Ätzmittel, wie z. B. F-Radikalen, nicht leicht erfolgt. Da die Ablagerungsschicht durch das Ionen­ sputtern nur leicht entfernt wird, gibt es nur einen geringen Fortschritt im Ätzen des Siliziums. Dies ist der Mechanismus der Vergrößerung der Siliziumselektivität in Bezug auf eine Sili­ ziumoxidschicht beim Ätzen. Darum kann eine höhere Ätzselekti­ vität der Siliziumoxidschicht im Bezug auf das Silizium erreicht werden und der Winkel R kann durch Bestimmung der Ätzbedingun­ gen, die die Ablagerungsmenge erhöhen, reduziert werden. Die Ätzselektivität jedes Kontaktloches kann durch Überprüfen des Winkels R dargestellt werden.
Die oben beschriebene Ausführungsform ist nicht auf das be­ schriebene Öffnen eines Kontaktloches begrenzt und kann auf jeden Schritt zur Ausbildung eines Loches angewandt werden. Speziell im Fall der Ausbildung eines Durchgangsloches, welches als Kontaktloch zur Ausbildung eines Kontaktes zwischen leiten­ den Verbindungen aus Aluminium eines Multilayers dient, gibt es das Problem, daß das Fluorid des Aluminiums, das an der Ober­ fläche der untenliegenden leitenden Verbindung aus Aluminium gebildet wird, die Zuverlässigkeit der Verbindung nachteilig beeinflußt, wenn die Überätzungszeit vergrößert ist. Da es kritisch ist den Betrag der Überätzung soweit wie möglich zu reduzieren, erlaubt die Anwendung des oben beschriebenen Ver­ fahrens der Auswahl einer geeigneten Querschnittsfläche eines Durchgangsloches aus der Beziehung zwischen der Dimension der Querschnittsfläche des Durchgangsloches und der Ätzrate günstige Resultate.
Obwohl ein Gas vom CHF3/CF4/Ar-Typ bei den Ätzbedingungen ver­ wendet ist, können ähnliche Effekte durch Reduzierung der Durchflußrate von O2 (nicht mehr als 5%) mit einem Gas vom CHF3/O2-Typ erreicht werden. Es ist möglich einen der oben beschriebenen Ausführungsform ähnlichen Effekt mit jedem Gas durch Bestimmen der Bedingungen wie z. B. der Durchflußrate in Richtung des Ansteigens der Ablagerungsschicht zu realisieren.
Eine zweite Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf die Fig. 8-12 beschrieben. In Fig. 8 ist gezeigt, daß eine Resistmaske 61 mit einem vorbestimmten Muster durch Photolithographie nach der Ausbildung einer Zwischen­ schicht-Isolierschicht 17 über das ganze Halbleitersubstrat 1 ausgebildet wird und dann ein Kontaktloch 62 zur Herstellung einer Verbindung zwischen einem Speicherknoten, der in einem späteren Schritt ausgebildet wird, und der Oberfläche des Do­ tierstoffdiffusionsbereiches 4, der in dem Halbleitersubstrat 1 ausgebildet ist, ausgebildet wird. Gleichzeitig wird eine Aus­ nehmung 63 in der Feldisolierschicht 2 in der peripheren Schal­ tung ausgebildet. Hier wird die Öffnungsgröße der Ausnehmung 63 auf ein Quadrat mit einer Seite von 3,5 µm und die Öffnungsgröße des Kontaktloches 62 auf ein Quadrat mit einer Seite von 2 µm gesetzt. Nach einem reaktiven Ionenätzungsprozeß der Zwischen­ schicht-Isolierschicht 17 unter Benutzung der Resistmaske 61 wird die Resistmaske 61 durch einen Entfernungsprozeß (Sauer­ stoffplasma) entfernt, zur Erzeugung der in Fig. 9 gezeigten Struktur. Da die Dicke der Zwischenschicht-Isolierschicht 17 ungefähr 130 nm (1300 Å) ist und bei der Ausbildung der Ausnehmung 63 ein Überätzen von ungefähr 20% ausgeführt wird, wird die Tiefe der Ausnehmung 63 ungefähr 150 nm (1500 A).
Als nächstes werden ein Speicherknoten 8, eine dielektrische Schicht 9 und eine Zellplatte 10 ausgebildet, was in der in Fig. 10 gezeigten Struktur resultiert. Dann wird eine Bitleitung 12 nach der Ausbildung einer Zwischenschicht-Isolierschicht 11 zwischen der Bitleitung 12 und der Zellplatte 10 ausgebildet. Dann wird eine Zwischenschicht-Isolierschicht aus einer drei­ schichtigen Struktur aus einer untenliegenden TEOS(Tetra­ ethylorthosilikat)-Schicht 64, einer BPSG(Borphosphorsilikat­ glas)-Schicht 65 und einer TEOS-Schicht 66 mit einer Dicke von 100 nm (1000 Å), 600 nm (6000 Å) bzw. 100 nm (1000 Å) zwischen der Bitleitung 12 und der Aluminiumverbindung ausgebildet, was in der in Fig. 11A gezeigten Struktur resultiert. Nach der Aus­ bildung der BPSG-Schicht und vor der Ausbildung der TEOS-Schicht 66 wird die Oberfläche, wie in Fig. 11C gezeigt, direkt nach der Ablagerung der BPSG-Schicht (siehe Fig. 11B) durch Ausführen einer Planierung durch einen thermischen Prozeß und ein Rück­ ätzen auf ca. 40 nm (400 Å) plan gemacht. Fig. 12 zeigt, daß ein Kontaktloch 24, das direkt die Oberfläche des Halbleitersub­ strates 1 kontaktiert, und ein Kontaktloch 25, das die Zell­ platte 10 im Bereich der Ausnehmung 63 kontaktiert, gleichzeitig durch anisotropes Ätzen ausgebildet werden. Durch die Existenz der Ausnehmung 63 ist die Tiefe d4 des Kontaktloches 25 ungefähr 150 nm (1500 Å) (d. h. die Tiefe der Ausnehmung 63) tiefer als die Tiefe d3, welche die Dicke des bekannten Falles ist. Darum ist die Differenz der Tiefe unter Bezug auf die Tiefe d5 des Kon­ taktloches 24 reduziert.
Durch mehrmaliges Ausführen des Trockenätzens von Kontaktlöchern entsprechend der vorliegenden Ausführungsform wurde die Ausbeute um ungefähr 5% im Vergleich zum Ätzen mit dem bekannten Verfah­ ren verbessert. Das ist so, da der Betrag des unter dem Kon­ taktloch 25 liegenden dotierten Polysiliziums der Zellplatte 10 aufgrund der um ungefähr 150 nm (1500 Å) im Vergleich mit der bekannten Tiefe d3 tieferen Tiefe d4 des Kontaktloches 25 um ungefähr 30 nm (300 Å) reduziert wird.
Eine dritte Ausführungsform der vorliegenden Erfindung wird im folgenden unter Bezugnahme auf die Fig. 13-18 beschrieben. In der obigen zweiten Ausführungsform wurde der Effekt des Verhin­ derns der Beschädigung des dotierten Polysiliziums durch Über­ ätzung beschrieben. In der vorliegenden Ausführungsform wird der Effekt des Rückätzens bei der Ausbildung eines Wolframstopfens oder -stöpsels beschrieben.
Fig. 13 zeigt, das folgend auf die in Fig. 10 gezeigte Ausbil­ dung der Zellplatte 10 eine Zwischenschicht-Isolierschicht 11 zwischen der Zellplatte 10 und der Bitleitung 12 ausgebildet wird. Dann werden ein Kontaktloch 67 zum Erhalt von Kontakt zwischen der Bitleitung 12 und der Oberfläche des Halbleiter­ substrates 1 und eine Ausnehmung 68 in einer vorbestimmten Po­ sition auf der Feldisolierschicht 2 in der peripheren Schaltung gleichzeitig durch Ätzen ausgebildet. Die Größe der Öffnung der Ausnehmung 68 wird auf ein Quadrat von 5 µm festgesetzt, was in der seitlichen Größe um 2 µm größer als das Quadrat von 3 µm der Öffnung des Kontaktloches 67 ist. Die Ätzzeit wird so bestimmt, daß die 450 nm (4500 Å)-Schichtdicke der Zwischenschicht-Iso­ lierschicht 11 um 20% überätzt werden und die Tiefe der Ausneh­ mung 68 auf ungefähr 540 nm (5400 Å) festgelegt ist. Nach der Ausbildung der Bitleitung 12 werden die untenliegenden TEOS- Schicht 64 und die BPSG-Schicht 65 mit einer Dicke von 100 nm bzw. 600 nm (1000 Å und 6000 Å) ausgebildet (Fig. 14). Nach der Ausbildung der BPSG-Schicht 65 wird durch ein thermisches Verfahren und eine Rückätzung auf ungefähr 400 nm (4000 Å) eine Planierung durchgeführt, die von der Ablagerung einer TEOS- Schicht 66 von ungefähr 100 nm (1000 Å) gefolgt wird, was in der in Fig. 15 gezeigten planierten Struktur resultiert.
Fig. 16 zeigt, das ein Kontaktloch 69 in direktem Kontakt mit der Oberfläche des Halbleitersubstrates 1 und ein Kontaktloch 70 in Kontakt mit der Bitleitung 12 in dem Bereich der Ausnehmung 68 gleichzeitig durch Ätzen ausgebildet werden. Fig. 17 zeigt, das Wolfram 71 für einen Wolframstopfen überall auf dem Halb­ leitersubstrat 1 abgelagert wird. Dann wird das Wolfram 71 zur Ausbildung von Wolframstopfen 72 und 73 in den Kontaktlöchern 69 und 70 rückgeätzt.
Die Schichtdicke d9 in der Nähe des Kontaktloches 70 bzw. die Schichtdicke d10 des Wolframs 71 auf dem Kontaktloch 69 direkt nach der Ablagerung des Wolframs 71 aus Fig. 17 hängen von der Größe der Öffnungen der Kontaktlöcher ab. Unter der Annahme das d9 < d10 wird die Bitleitung 12 nicht geätzt (Fig. 18), sogar dann, wenn das Wolfram (Dicke d10) über dem Kontaktloch 69 vollständig rückgeätzt wird (der Betrag des Rückätzens e1 ist in Fig. 18 gezeigt), da die Tiefe d7 des Kontaktloches 70 ent­ sprechend der Struktur der vorliegenden Ausführungsform im Vergleich mit der Tiefe d6 beim bekannten Verfahren ungefähr 540 nm (5400 Å) tiefer ist. Das Rückätzen des Wolframs muß genügend ausgeführt werden, so daß der Rückstand des Wolframs (der Rückstand des Titannitrids im Fall einer doppelschichtigen Struktur mit einer Titannitridschicht als Sperrmetall in der unteren Schicht des Wolframs) nicht auf der Oberfläche der TEOS- Schicht 66 zurückbleibt. Zum Beispiel falls d9 500 nm (5000 Å) und d10 750nm (7500 Å) ist, wird der Rückätzbetrag e1 auf ungefähr 1050 nm (10 500 Å) gesetzt. Die Spezifizierung eines solchen Ätzbetrages wird Reduzierungen r1 und r2 von ungefähr 300 nm- 500 nm von der Oberfläche der TEOS-Schicht 66 ab erzeugen, wobei r1 und r2 sind;
r1 = e1-d9 = 550 nm (5500 Å),
r2 = e1-d10 = 300 nm (3000 Å).
Die Schichtdicke des Wolframrückstandes auf der Bitleitung 12 im Kontaktloch 70 ist:
Schichtdicke des Wolframrückstandes, = d7-r1 = 440 nm (4400 Å).
Das heißt, das es einen genügenden Ätzabstand zur Bitleitung 12 gibt.
Obwohl bei den oben beschriebenen zweiten und dritten Ausfüh­ rungsformen die Ausbildung der Ausnehmungen 63 und 68 gleich­ zeitig mit der Ausbildung jeder Zwischenschicht-Isolierschicht ausgeführt wird, kann auch nur die Ausnehmung in einem separaten Schritt durch Ausbildung einer separaten Maske unabhängig her­ gestellt werden.
Entsprechend den oben beschriebenen Ausführungsformen ist es möglich die Ätzrate durch entsprechendes Wählen der Größe der Öffnung des Kontaktloches in Übereinstimmung mit der Tiefe so zu steuern, daß Beschädigung in der untenliegenden Schicht oder Öffnungsmängel bei der Ausbildung einer Mehrzahl von Kontakt­ löchern mit verschiedenen Tiefen verhindert werden kann.
Es ist möglich die Tiefe des Kontaktloches durch Ausbildung einer Ausnehmung mit einer entsprechenden Tiefe, die unter einem Bereich, in dem das Kontaktloch ausgebildet wird, liegt, zu erhöhen, so daß verschiedene Probleme bei der Ausbildung einer Mehrzahl von Kontaktlöchern verschiedener Tiefe auch gelöst werden. Desweiteren kann das Problem der Beschädigung der untenliegenden Schicht, die durch Überätzen bei der Ausbildung eines Wolframstopfens in einem Kontaktloch verursacht wird, durch Anwendung des Verfahrens in einem Rückätzschritt von Wolfram gelöst werden.
Soweit in der vorliegenden Beschreibung der Begriff konisch oder Konus verwendet wird, soll darunter nicht nur ein Körper mit rotationssymetrischen Querschnitt verstanden werden. Der Begriff soll vielmehr auch Körper mit anderer Querschnittsfläche umfas­ sen, wobei jeweils die Seitenflächen zueinander geneigt sind, so daß eine Verjüngung des Körpers in eine Richtung wie bei einem Konus bzw. einer Pyramide entsteht.

Claims (22)

1. Halbleitervorrichtung mit
einer zwischen leitenden Schichten ausgebildeten Zwischen­ schicht-Isolierschicht (41),
einem ersten Kontaktloch (22), das zum elektrischen Verbinden der leitenden Schichten die Zwischenschicht-Isolierschicht (41) durchdringend ausgebildet ist, und
einem zweiten Kontaktloch (20) mit einer Tiefe, die größer als die des ersten Kontaktloches (22) ist, das zum elektrischen Verbinden der leitenden Schichten die Zwischenschicht-Isolier­ schicht (41) durchdringend ausgebildet ist, wobei das zweite Kontaktloch (20) mit einem Durchmesser, der kleiner als der des ersten Kontaktloches (22) ist, ausgebildet ist.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeich­ net, daß der Neigungswinkel der inneren Umfangswandung des ersten Kontaktloches (22) größer als der des zweiten Kontakt­ loches (20) ist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß eine leitende Verbindung (15), die aus einer metallischen Barrierenschicht (15a) und einer Aluminiumlegie­ rungsschicht (15b) geschichtet ist, in dem ersten Kontaktloch (22) und in dem zweiten Kontaktloch (20) begraben ist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste Kontaktloch (22) zur Freilegung der Oberfläche einer leitenden Schicht (10), die auf einem Halbleitersubstrat (1) mit einer Feldisolierschicht (2) dazwischen ausgebildet ist, ausgebildet ist, und daß das zweite Kontaktloch (20) zur Freilegung der Oberfläche einer Dotierstoffdiffusionsschicht (1a), die auf der Oberfläche des Halbleitersubstrates (1) ausgebildet ist, ausgebildet ist.
5. Halbleitervorrichtung mit
einer ersten Zwischenschicht-Isolierschicht (11, 17), die auf einem Halbleitersubstrat (1) ausgebildet ist,
einer leitenden Verbindungsschicht (10, 12), die auf der ersten Zwischenschicht-Isolierschicht (11, 17) ausgebildet ist,
einer zweiten Zwischenschicht-Isolierschicht (64, 65), die auf der leitenden Verbindungsschicht (10, 12) ausgebildet ist,
wobei eine Ausnehmung mit einem vorbestimmten Durchmesser und vorbestimmter Tiefe in einer vorbestimmten Position auf der ersten Zwischenschicht-Isolierschicht (11, 17) ausgebildet ist,
wobei ein Kontaktloch (25, 70) mit einem Durchmesser, der kleiner als der der Ausnehmung (63, 68) ist, in einem Bereich der Ausnehmung (63, 68) auf der zweiten Zwischenschicht-Iso­ lierschicht (64, 65) ausgebildet ist.
6. Halbleitervorrichtung mit
einer ersten Zwischenschicht-Isolierschicht (11, 17), die sich über eine erste Region eines Halbleitersubstrates (1) erstreckt und auf einer von der Oberfläche des Halbleitersubstrates (1) aus höher als die erste Region gelegenen zweiten Region aus­ gebildet ist,
einer leitenden Verbindungsschicht (10, 12), die auf der ersten Zwischenschicht-Isolierschicht (11, 17) ausgebildet ist, und einer zweiten Zwischenschicht-Isolierschicht (64, 65), die auf der leitenden Verbindungsschicht (10, 12) ausgebildet ist,
wobei eine Ausnehmung (63, 68) mit einem vorbestimmten Durch­ messer und vorbestimmter Tiefe auf der zweiten Region der ersten Zwischenschicht-Isolierschicht (11, 17) ausgebildet ist, und
wobei ein Kontaktloch (25, 70) mit einem Durchmesser, der kleiner als der der Ausnehmung (63, 68) ist, auf dem Bereich der Ausnehmung (63, 68) der zweiten Zwischenschicht-Isolierschicht (64, 65) ausgebildet ist.
7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeich­ net, daß der erste Bereich einen aktiven Bereich auf einer Hauptoberfläche des Halbleitersubstrates (1) und der zweite Bereich einen Feldisolierbereich auf einer Hauptober­ fläche des Halbleitersubstrates (1) bildet.
8. Halbleitervorrichtung nach Anspruch 6 oder 7, dadurch ge­ kennzeichnet, daß die leitende Verbindungsschicht (10, 12) eine obere Elektrode (10) eines Kondensators einer Speicherzelle eines DRAM bildet.
9. Halbleitervorrichtung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die erste leitende Verbindungs­ schicht (10, 12) eine Bitleitung einer Speicherzelle eines DRAM bildet.
10. Halbleitervorrichtung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die Ausnehmung (63, 68) die erste Zwischenschicht-Isolierschicht (64, 65) durchdringt und der Boden davon im Inneren der Feldisolierschicht (2) angeordnet ist.
11. Verfahren zur Herstellung einer Halbleitervorrichtung mit dem Schritt des Ausbildens einer Mehrzahl von Kontaktlöchern (24, 25, 69, 70) unterschiedlicher Öffnungstiefen in einer Zwischenschicht-Isolierschicht (11, 17) durch Trockenätzen, wobei die Trockenätzungsrate der Kontaktlöcher (24, 25, 69, 70) durch Bestimmung der Offnungsdurchmesser der Mehrzahl von Kontakt­ löchern (24, 25, 69, 70) abhängig von der Öffnungstiefe jedes der Kontaktlöcher (24, 25, 69, 70) in Übereinstimmung mit einer im Voraus erhaltenen Beziehung zwischen einem Kontaktlochdurch­ messer und einer Trockenätzungsselektivität gesteuert ist.
12. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß beim Schritt des Trockenätzens der Kontaktlöcher CHF3/CF4/Ar-Gas als Ätzgas benutzt wird.
13. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß beim Schritt des Trockenätzens der Kontaktlöcher (25, 70) CHF3/O2-Gas als Ätzgas benutzt wird und die Durchflußrate von O2 auf nicht mehr als 5% festgesetzt ist.
14. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß als eine Ätzbedingung für die Kontaktlöcher (25, 70) ein Bereich ausgewählt ist, in dem die Trockenätzungsselektivität unter Berücksichtigung des Anstiegs des Kontaktlochdurchmesser monoton fällt.
15. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Ausbildung einer ersten Zwischenschicht-Isolierschicht (11, 17) auf einem Halbleitersubstrat (1),
Ausbildung einer Ausnehmung (63, 68) mit vorbestimmten Durch­ messer und vorbestimmter Tiefe in einer vorbestimmten Position auf der Oberfläche der ersten Zwischenschicht-Isolierschicht (11, 17), Ausbildung einer leitenden Verbindungsschicht (10, 12) auf der Oberfläche der ersten Zwischenschicht-Isolierschicht (11, 17) und entlang der inneren Oberfläche der Ausnehmung (63, 68), Ausbildung einer zweiten Zwischenschicht-Isolierschicht (64, 65) auf der leitenden Verbindungsschicht (10, 12), und
Ausbildung eines Kontaktloches (25, 70) mit einem kleineren Durchmesser als der der Ausnehmung (63, 68), das sich zur Oberfläche der leitenden Verbindungsschicht in einem Bereich der Ausnehmung (63, 68) erstreckt und in die zweite Zwischenschicht- Isolierschicht (64, 65) reicht.
16. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Zwischen­ schicht-Isolierschicht (11, 17) auf dem Halbleitersubstrat (1) mit einer Feldisolierschicht (2) dazwischen ausgebildet ist, und daß der Schritt des Ausbildens der Ausnehmung (63, 68) den Schritt des Ätzens zum Durchdringen der ersten Zwischenschicht- Isolierschicht (11, 17) zum Inneren der Feldisolierschicht (2) aufweist.
17. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet,
daß der Schritt des Ausbildens der zweiten Zwischenschicht- Isolierschicht (64, 65) den Schritt des Ablagerns einer Sili­ ziumoxidschicht aufweist, und
daß der Schritt des Bildens eines Kontaktloches (25, 70) CHF3/CF4/Ar-Gas als Ätzgas benutzt.
18. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet,
daß der Schritt des Ausbildens der zweiten Zwischenschicht- Isolierschicht (64, 65) den Schritt des Ablagerns einer Sili­ ziumoxidschicht aufweist, und
daß beim Schritt des Ausbildens eines Kontaktloches (25, 70) CHF3/O2-Gas als Ätzgas benutzt wird und die Durchflußrate von O2 auf nicht mehr als 5% gesetzt ist.
19. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Ausbildung einer ersten Zwischenschicht-Isolierschicht (11, 17) auf einem Halbleitersubstrat (1),
Ausbildung einer Ausnehmung (63, 68) mit vorbestimmten Durch­ messer und vorbestimmter Tiefe in einer vorbestimmten Position auf der Oberfläche der ersten Zwischenschicht-Isolierschicht (11, 17), Ausbildung einer leitenden Verbindungsschicht (10, 12) in einem vorbestimmten Bereich, der die innere Oberfläche der Ausnehmung (63, 68) umfaßt, auf der Oberfläche der ersten Zwischenschicht-Isolierschicht (11, 17),
Ausbildung einer zweiten Zwischenschicht-Isolierschicht (64, 65) zur Bedeckung der Oberfläche der leitenden Verbindungsschicht (10, 12) und der Oberfläche der ersten Zwischenschicht-Isolier­ schicht (11, 17),
Ausbildung eines ersten Kontaktloches (25, 70), das die Ober­ fläche der leitenden Verbindungsschicht (10, 12) in einem Be­ reich der Ausnehmung (63, 68) in der zweiten Zwischenschicht- Isolierschicht (64, 65) erreicht, und
Ausbildung eines zweiten Kontaktloches (64, 69), das die erste Zwischenschicht-Isolierschicht (11, 17) und die zweite Zwi­ schenschicht-Isolierschicht (64, 65) in einem anderen Bereich als dem Bereich in dem die leitende Verbindungsschicht (10, 12) ausgebildet ist durchdringt, durch Trockenätzen zur selben Zeit wie die Ausbildung des ersten Kontaktloches (25, 70),
wobei die Tiefe der Ausnehmung (63, 68) so bestimmt ist, daß der Unterschied in der für das Ätzen des ersten Kontaktloches (25, 70) und des zweiten Kontaktloches (24, 69) benötigten Zeit sich innerhalb eines vorbestimmten Bereiches entsprechend dem Unter­ schied zwischen den Tiefen des ersten Kontaktloches (25, 70) und des zweiten Kontaktloches (24, 69) befindet.
20. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 19, dadurch gekennzeichnet,
daß die erste Zwischenschicht-Isolierschicht (11, 17) auf dem Halbleitersubstrat (1) mit einer Feldisolierschicht (2) da­ zwischen ausgebildet wird, und
daß der Schritt des Ausbildens der Ausnehmung (63, 68) den Schritt des Ätzens zur Durchdringung der ersten Zwischenschicht- Isolierschicht (11, 17) zum Inneren der Feldisolierschicht (2) aufweist.
21. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 19 oder 20, dadurch gekennzeichnet,
daß der Schritt des Ausbildens der zweiten Zwischenschicht- Isolierschicht (64, 65) den Schritt des Ausbildens einer Si­ liziumoxidschicht aufweist, und
daß der Schritt des Ausbildens des ersten und zweiten Kontakt­ loches (24, 25, 69, 70) CHF3/CF4/Ar-Gas als Ätzgas benutzt.
22. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 19 oder 20, dadurch gekennzeichnet,
daß der Schritt des Ausbildens der zweiten Zwischenschicht- Isolierschicht (64, 65) den Schritt des Ablagerns einer Si­ liziumoxidschicht aufweist, und
daß beim Schritt des Ausbildens des ersten und zweiten Kon­ taktloches (24, 25, 69, 70) CHF3/O2-Gas als Ätzgas benutzt wird und die Durchflußrate von O2 auf nicht mehr als 5% festgesetzt ist.
DE4314360A 1992-05-07 1993-04-30 Halbleitervorrichtung mit einer Mehrzahl von Kontaktlöchern unterschiedlicher Tiefe und Verfahren zur Herstellung derselben Expired - Lifetime DE4314360C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04114945A JP3086747B2 (ja) 1992-05-07 1992-05-07 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE4314360A1 true DE4314360A1 (de) 1993-11-11
DE4314360C2 DE4314360C2 (de) 1997-07-17

Family

ID=14650548

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4314360A Expired - Lifetime DE4314360C2 (de) 1992-05-07 1993-04-30 Halbleitervorrichtung mit einer Mehrzahl von Kontaktlöchern unterschiedlicher Tiefe und Verfahren zur Herstellung derselben

Country Status (4)

Country Link
US (1) US5317193A (de)
JP (1) JP3086747B2 (de)
KR (1) KR0118209B1 (de)
DE (1) DE4314360C2 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4442652A1 (de) * 1994-11-30 1996-01-25 Siemens Ag Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung
WO1996027901A1 (en) * 1995-03-07 1996-09-12 Micron Technology, Inc. Improved semiconductor contacts to thin conductive layers

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5512710A (en) * 1992-08-21 1996-04-30 Cts Corporation Multilayer package with second layer via test connections
KR940010197A (ko) * 1992-10-13 1994-05-24 김광호 반도체 장치의 제조방법
US5897376A (en) * 1993-09-20 1999-04-27 Seiko Instruments Inc. Method of manufacturing a semiconductor device having a reflection reducing film
JPH07235645A (ja) * 1993-12-29 1995-09-05 Mitsubishi Electric Corp スタティック型半導体記憶装置およびその製造方法
US5668413A (en) * 1994-02-18 1997-09-16 Ricoh Company, Ltd. Semiconductor device including via hole
JP2679680B2 (ja) * 1995-04-24 1997-11-19 日本電気株式会社 半導体装置の製造方法
US6130482A (en) * 1995-09-26 2000-10-10 Fujitsu Limited Semiconductor device and method for fabricating the same
JPH09139429A (ja) * 1995-11-10 1997-05-27 Nippon Steel Corp 半導体装置の製造方法
US7126195B1 (en) 1996-06-03 2006-10-24 Micron Technology, Inc. Method for forming a metallization layer
US5662788A (en) 1996-06-03 1997-09-02 Micron Technology, Inc. Method for forming a metallization layer
JPH1032316A (ja) * 1996-07-16 1998-02-03 Nec Corp 半導体記憶装置及びその製造方法
US5903058A (en) * 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application
US5811350A (en) * 1996-08-22 1998-09-22 Micron Technology, Inc. Method of forming contact openings and an electronic component formed from the same and other methods
JP3382114B2 (ja) * 1997-02-27 2003-03-04 株式会社東芝 半導体装置及びその製造方法
US5970340A (en) * 1997-06-24 1999-10-19 Micron Technology, Inc. Method for making semiconductor device incorporating an electrical contact to an internal conductive layer
DE19728474A1 (de) * 1997-07-03 1999-01-07 Siemens Ag Elektrodenanordnung
JPH1140765A (ja) * 1997-07-16 1999-02-12 Toshiba Corp 半導体記憶装置及びその製造方法
US5994780A (en) 1997-12-16 1999-11-30 Advanced Micro Devices, Inc. Semiconductor device with multiple contact sizes
US5939335A (en) * 1998-01-06 1999-08-17 International Business Machines Corporation Method for reducing stress in the metallization of an integrated circuit
KR100276387B1 (ko) * 1998-01-08 2000-12-15 윤종용 반도체 장치의 자기정렬 콘택 형성 방법
KR100526574B1 (ko) * 1998-06-30 2006-01-12 주식회사 하이닉스반도체 반도체 소자의 콘택 홀 형성 방법
US6261948B1 (en) 1998-07-31 2001-07-17 Micron Technology, Inc. Method of forming contact openings
US6380023B2 (en) * 1998-09-02 2002-04-30 Micron Technology, Inc. Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits
US6080676A (en) * 1998-09-17 2000-06-27 Advanced Micro Devices, Inc. Device and method for etching spacers formed upon an integrated circuit gate conductor
US6281132B1 (en) 1998-10-06 2001-08-28 Advanced Micro Devices, Inc. Device and method for etching nitride spacers formed upon an integrated circuit gate conductor
JP2000188383A (ja) * 1998-10-14 2000-07-04 Fujitsu Ltd 半導体装置およびその製造方法、半導体集積回路およびその製造方法
KR20000012252U (ko) * 1998-12-16 2000-07-05 전주범 압전소자를 사용한 커넥터
US6720660B1 (en) * 1998-12-22 2004-04-13 Seiko Epson Corporation Semiconductor device and method for manufacturing the same
JP3296324B2 (ja) * 1999-04-07 2002-06-24 日本電気株式会社 半導体メモリ装置の製造方法
JP2002296609A (ja) * 2001-03-29 2002-10-09 Nec Corp 液晶表示装置及びその製造方法
FR2828764B1 (fr) * 2001-08-16 2004-01-23 St Microelectronics Sa Circuit integre et son procede de fabrication, et cellule de memoire incorporant un tel circuit
US6828240B2 (en) * 2002-08-02 2004-12-07 Advanced Micro Devices, Inc. Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits
CN100437251C (zh) * 2002-08-16 2008-11-26 Nec液晶技术株式会社 在涂覆形成的夹层绝缘膜上具有透明导电膜的液晶显示器
JP2007521630A (ja) * 2003-07-02 2007-08-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 集積回路におけるコンタクトサイズをサイジングすることによって多層コンタクトを製造するための方法
US7497973B2 (en) * 2005-02-02 2009-03-03 Lumination Llc Red line emitting phosphor materials for use in LED applications
DE102009032854B4 (de) * 2009-07-13 2015-07-23 Texas Instruments Deutschland Gmbh Verfahren zur Herstellung von Bipolartransistorstrukturen in einem Halbleiterprozess
JP5945873B2 (ja) * 2015-02-17 2016-07-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置とその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3916228A1 (de) * 1988-05-18 1989-11-30 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit stapelkondensatorzellenstruktur und verfahren zu ihrer herstellung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60224245A (ja) * 1984-04-20 1985-11-08 Toshiba Corp 半導体装置の製造方法
US4640738A (en) * 1984-06-22 1987-02-03 International Business Machines Corporation Semiconductor contact protection
US5063175A (en) * 1986-09-30 1991-11-05 North American Philips Corp., Signetics Division Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material
US4872050A (en) * 1988-03-15 1989-10-03 Mitsubishi Denki Kabushiki Kaisha Interconnection structure in semiconductor device and manufacturing method of the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3916228A1 (de) * 1988-05-18 1989-11-30 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit stapelkondensatorzellenstruktur und verfahren zu ihrer herstellung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4442652A1 (de) * 1994-11-30 1996-01-25 Siemens Ag Verfahren zur Herstellung eines Kontaktloches auf eine Metallisierungsebene einer dreidimensionalen Schaltungsanordnung
WO1996027901A1 (en) * 1995-03-07 1996-09-12 Micron Technology, Inc. Improved semiconductor contacts to thin conductive layers

Also Published As

Publication number Publication date
JPH05315457A (ja) 1993-11-26
US5317193A (en) 1994-05-31
KR940006278A (ko) 1994-03-23
DE4314360C2 (de) 1997-07-17
KR0118209B1 (ko) 1997-09-30
JP3086747B2 (ja) 2000-09-11

Similar Documents

Publication Publication Date Title
DE4314360C2 (de) Halbleitervorrichtung mit einer Mehrzahl von Kontaktlöchern unterschiedlicher Tiefe und Verfahren zur Herstellung derselben
DE19638684C2 (de) Halbleitervorrichtung mit einem Kontaktloch
DE68919549T2 (de) Verfahren zum Herstellen einer Halbleiteranordnung.
DE10014315B4 (de) Verfahren zum Herstellen eines Halbleiterspeichers
DE10021385B4 (de) Verfahren zur Herstellung eines Kondensators mit Erzeugung einer unteren Kondensatorelektrode unter Verwendung einer CMP-Stoppschicht
DE4016686C2 (de) Verfahren zum Herstellen eines Halbleiterspeichers
DE4340419C2 (de) Herstellungsverfahren für eine Halbleitervorrichtung mit einer Isolierschicht, in der ein Kontaktloch gebildet ist
DE19719699A1 (de) Verfahren zur Bildung eines dynamischen Speichers mit hoher Dichte und wahlfreiem Zugang
DE4236814A1 (de)
DE4220497A1 (de) Halbleiterspeicherbauelement und verfahren zu dessen herstellung
EP1128428B1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE19930295A1 (de) Säulenförmiger Speicherknoten eines Kondensators und Verfahren zur Herstellung desselben
DE10104204A1 (de) Halbleiter-Vorrichtung und Verfahren zur Herstellung derselben
DE4007582A1 (de) Verfahren zum herstellen eines halbleiterbauelements
DE4203565C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE19712540C1 (de) Herstellverfahren für eine Kondensatorelektrode aus einem Platinmetall
DE10145173C2 (de) Verfahren zur Bildung von Kontakten bei der Herstellung einer integrierten DRAM-Schaltung
DE4238404A1 (en) Semiconductor memory mfr. with increased cell storage capacity - forming dynamic random-access memory with metallisation lines on borophosphosilicate glass or oxide film coated structure
DE10120302A1 (de) Halbleiter-Bauteil und Verfahren zu dessen Herstellung
DE19845858A1 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
DE19710491C2 (de) Herstellungsverfahren für Halbleiterspeichervorrichtung
DE4223878C2 (de) Herstellverfahren für eine Halbleiterspeicheranordnung
DE4200284C2 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE10066082B4 (de) Gezielte lokale Erzeugung von Öffnungen in einer Schicht
DE19640448C1 (de) Verfahren zum Herstellen einer Halbleiteranordnung mit einem Kondensator

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
R071 Expiry of right
R071 Expiry of right