KR20040031367A - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 21
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 238000005498 polishing Methods 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 13
- 238000002955 isolation Methods 0.000 abstract description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 랜딩 플러그 분리 공정시 디싱 현상을 방지하는데 적합한 반도체 소자의 콘택 플러그 형성 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 최상부에 하드마스크를 구비하고 양측벽에 절연막스페이서를 구비하는 복수개의 적층 게이트라인을 형성하는 단계, 상기 복수개의 적층 게이트라인을 포함한 상기 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬방식으로 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀을 채울때까지 상기 층간절연막상에 감광막을 도포하는 단계, 상기 콘택홀 형성시 손상된 상기 하드마스크의 일부분이 제거될때까지 상기 감광막을 화학적기계적연마하는 단계, 상기 감광막을 제거하는 단계, 상기 복수개의 게이트라인 사이를 채울때까지 상기 감광막이 제거된 결과물상에 도전층을 형성하는 단계, 및 상기 화학적기계적연마후 잔류하는 상기 하드마스크의 표면이 드러날때까지 상기 도전층을 에치백하여 콘택플러그들을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩플러그(Landing plug) 구조를 갖는 반도체소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 워드라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 콘택 플러그 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 게이트산화막(12), 게이트전극(13), 하드마스크(14)의 순서로 적층된 게이트 구조물을 형성한다.
다음에, 게이트 구조물의 양측벽에 접하는 절연막 스페이서(15)를 형성하고, 절연막 스페이서(15) 및 게이트 구조물을 포함한 반도체 기판(11) 상부에 층간절연막(16)을 증착 및 평탄화한다.
다음에, 층간절연막(16)상에 랜딩플러그 콘택(Landing Plug Contact; LPC)을 정의하는 콘택마스크(17)를 형성한 후, 콘택마스크(17)를 식각마스크로 층간절연막(16)을 자기정렬콘택(SAC) 식각하여 게이트 구조물 사이의 반도체 기판(11)을 노출시키는 콘택홀(18)을 형성한다.
이때, 콘택홀(18) 형성을 위한 식각과정중에서 반도체 기판(11)을 노출시키기 위해 과도 식각(over etch)을 진행하므로 게이트구조물 상부의 하드마스크(14)가 일부분 손상됨과 아울러 절연막 스페이서(16)의 상측도 일부분 손상된다(도 1a의 'A1' 참조). 이때, 하드마스크(14) 및 절연막스페이서(15)의 불균일한 식각프로파일의 종말점인 'X1'는 후속 화학적기계적연마(Chemical Mechanical Polishing; CMP)시 연마 타겟이 된다.
도 1b에 도시된 바와 같이, 콘택마스크(17)를 제거한 후, 콘택홀(18)을 채울때까지 층간절연막(16)상에 폴리실리콘막(19)을 증착한다.
도 1c에 도시된 바와 같이, 랜딩플러그 폴리실리콘 분리(Landing Plug Polysilicon Isolation) 공정을 진행한다. 즉, 폴리실리콘막(19)의 화학적기계적연마(CMP)를 진행하여 이웃한 폴리실리콘 플러그(19a)와 서로 분리되는 폴리실리콘 플러그(19a)를 형성한다. 이때, 폴리실리콘막(19)의 화학적기계적연마(CMP)는 콘택홀(18) 형성시 발생된 하드마스크(14) 및 절연막스페이서(15)의 불균일한 식각프로파일을 제거하기 위해 'X1'까지 진행한다. 이때, 게이트 구조물 상부에는 하드마스크패턴(14a)이 잔류한다.
그러나, 상술한 종래기술은 폴리실리콘막(19)의 화학적기계적연마(CMP)시 폴리실리콘막(19)과 하드마스크(14)의 연마율(CMP rate) 차이에 의해 폴리실리콘 플러그(19a)가 하드마스크(14) 아래로 꺼지는 디싱(dishing) 현상(도 1c의 'B1' 참조)이 발생되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 랜딩 플러그 분리 공정시 디싱 현상을 방지하는데 적합한 반도체 소자의 콘택 플러그 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 랜딩 플러그 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트산화막
23 : 게이트전극 24a : 하드마스크 패턴
25 : 절연막 스페이서 26 : 층간절연막
30 : 폴리실리콘막 30a : 폴리실리콘 플러그
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택 플러그 형성 방법은 반도체 기판 상부에 최상부에 하드마스크를 구비하고 양측벽에 절연막스페이서를 구비하는 복수개의 적층 게이트라인을 형성하는 단계, 상기 복수개의 적층 게이트라인을 포함한 상기 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 자기정렬방식으로 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀을 채울때까지 상기 층간절연막상에 감광막을 도포하는 단계, 상기 콘택홀 형성시 손상된 상기 하드마스크의 일부분이 제거될때까지 상기 감광막을 화학적기계적연마하는 단계, 상기 감광막을 제거하는 단계, 상기 복수개의 게이트라인 사이를 채울때까지 상기 감광막이 제거된 결과물상에 도전층을 형성하는 단계, 및 상기 화학적기계적연마후 잔류하는 상기 하드마스크의 표면이 드러날때까지 상기 도전층을 에치백하여 콘택플러그들을 형성하는 단계를 포함함을 특징으로 하며, 상기 콘택플러그들을 형성하는 단계는 상기 도전층과 상기 하드마스크의 식각율이 1:1인 조건으로 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상부에 게이트산화막(22), 게이트전극(23), 하드마스크(24)의 순서로 적층된 게이트라인을 형성한다. 이때, 하드마스크(24)는 실리콘질화막 또는 실리콘산화막을 이용하며, 후속 층간절연막(26)이 산화물인 경우 식각선택비를 갖는 실리콘질화막을 이용한다.
다음에, 게이트라인을 포함한 반도체 기판(21)상에 절연막을 증착한 후 에치백하여 게이트라인의 양측벽에 접하는 절연막 스페이서(25)를 형성한다. 그리고, 절연막 스페이서(25) 및 게이트라인을 포함한 반도체 기판(21) 상부에 층간절연막(26)을 증착 및 평탄화한다.
이때, 절연막 스페이서(25)로는 실리콘산화막, 실리콘질화막 또는 실리콘산화막과 실리콘질화막의 조합을 이용하며, 층간절연막(26)은 BPSG(Boro Phospho Silicate Glass), USG(Undoped Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate), HDP CVD(High Density Plasma Chemical Vapor Deposition)막을 이용한다.
다음에, 층간절연막(26)상에 랜딩플러그 콘택을 정의하는 콘택마스크(27)를 형성한 후, 콘택마스크(27)를 식각마스크로 층간절연막(26)을 자기정렬콘택(SAC)식각하여 하드마스크(24)의 일부 표면과 게이트라인 사이의 반도체 기판(21)을 노출시키는 콘택홀(28)을 형성한다.
이때, 콘택홀(28) 형성을 위한 식각과정중에서 반도체 기판(21)을 노출시키기 위해 과도 식각을 진행하므로 게이트라인 상부의 하드마스크(24)가 일부분 손상됨과 아울러 절연막 스페이서(26)의 상측도 일부분 손상된다(도 2a의 'A2' 참조). 이때, 하드마스크(24) 및 절연막스페이서(25)의 불균일한 식각프로파일의 종말점인 'X2'는 후속 화학적기계적연마(CMP)시 연마 타겟이 된다.
도 2b에 도시된 바와 같이, 콘택마스크(27)를 제거한 후, 콘택홀(28)을 채울때까지 층간절연막(26)상에 감광막(29)을 증착한다.
도 2c에 도시된 바와 같이, 'X2'까지 감광막(29)을 화학적기계적연마(CMP)한다. 이때, 도 2b의 콘택홀(28)에 표면이 평탄화된 감광막패턴(29a)이 잔류하며, 아울러 게이트라인 상부에 하드마스크패턴(24a)이 잔류한다.
이와 같이 감광막(29)의 화학적기계적연마를 통해 하드마스크(24) 및 절연막스페이서(25)의 불균일한 식각프로파일을 균일하게 만들어준다.
도 2d에 도시된 바와 같이, 감광막패턴(29a)을 스트립(strip)한 후 세정(cleaning) 공정을 진행한다.
다음에, 감광막패턴(29a)이 제거된 결과물 상부에 폴리실리콘막(30)을 증착한다.
도 2e에 도시된 바와 같이, 폴리실리콘막(30)을 에치백하여 이웃한 폴리실리콘 플러그(30a)와 서로 분리되는 폴리실리콘 플러그(30a)를 형성한다. 이때, 폴리실리콘막(30)의 에치백시 폴리실리콘막(30)과 하드마스크패턴(24a)의 식각률(etch rate)이 1:1로 동일한 식각레시피(etch recipe)를 사용한다. 이에 따라 하드마스크패턴(24a)의 추가적인 손실은 발생되지 않고, 에치백 공정이므로 폴리실리콘 플러그(30a)의 디싱 현상또한 발생되지 않는다.
폴리실리콘막(30)의 에치백은, 등방성 식각(isotropic etch) 특성을 갖는 식각장치를 이용하며, 감광막 스트립 장치를 이용해도 된다.
이러한 장치를 이용한 폴리실리콘막(30)의 에치백시 레시피(recipe)의 일예를 살펴보면, 식각가스로 CF4와 O2를 적절히 혼합하여 사용하며, 압력은 수 백 mtorr 이상의 고압을 사용하고, 마이크로웨이브(Microwave)의 파워는 800W∼1200W의 비교적 낮은 범위에서 조절하고, RF(Radio Frequency) 파워는 100W∼500W의 범위에서 조절한다.
바람직하게는, 마이크로웨이브의 파워를 800W, RF 바이어스 파워를 360W로 하고, 압력을 840mtorr로 하며, CF4와 O2의 유량을 각각 200sccm 및 300sccm으로 하여 에치백 과정을 진행한다. 이때, 파워와 식각가스의 유량을 조절하여 폴리실리콘막(30)과 하드마스크패턴(24a)의 식각률이 1:1이 되는 레시피 조건을 만들 수 있다.
이와 같이, 감광막(29)의 화학적기계적연마후 게이트라인의 상부가 평탄해져 있기 때문에 에치백만으로도 용이하게 디싱 현상없이 폴리실리콘 플러그(30a)를 분리시킬 수 있다.
또한, 이러한 에치백공정으로 화학적기계적연마(CMP) 공정을 대체할 수 있어 경제적인 효과를 얻을수 있다. 또한, 폴리실리콘 플러그 형성시 향상된 균일도를 확보할 수 있어 양산성이 증가된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 디싱현상이 없는 폴리실리콘 플러그를 형성할 수 있으므로 소자의 수율을 향상시킬 수 있는 효과가 있다.
또한, 고비용이 요구되는 화학적기계적연마대신 폴리실리콘막의 에치백만으로 폴리실리콘 플러그를 분리시키므로 제조 비용을 절감할 수 있는 효과가 있다.
Claims (5)
- 반도체 기판 상부에 최상부에 하드마스크를 구비하고 양측벽에 절연막스페이서를 구비하는 복수개의 적층 게이트라인을 형성하는 단계;상기 복수개의 적층 게이트라인을 포함한 상기 반도체 기판 상부에 층간절연막을 형성하는 단계;상기 층간절연막을 자기정렬방식으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 채울때까지 상기 층간절연막상에 감광막을 도포하는 단계;상기 콘택홀 형성시 손상된 상기 하드마스크의 일부분이 제거될때까지 상기 감광막을 화학적기계적연마하는 단계;상기 감광막을 제거하는 단계;상기 복수개의 게이트라인 사이를 채울때까지 상기 감광막이 제거된 결과물상에 도전층을 형성하는 단계; 및상기 화학적기계적연마후 잔류하는 상기 하드마스크의 표면이 드러날때까지 상기 도전층을 에치백하여 콘택플러그들을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1 항에 있어서,상기 콘택플러그들을 형성하는 단계는,상기 도전층과 상기 하드마스크의 식각률이 1:1인 레시피 조건으로 이루어짐을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제1 항에 있어서,상기 도전층은 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
- 제3 항에 있어서,상기 도전층이 폴리실리콘막인 경우, 상기 폴리실리콘막을 에치백하여 콘택플러그들을 형성하는 단계는,식각가스로 CF4와 O2를 혼합하여 사용하며, 마이크로웨이브 파워는 800W∼1200W의 비교적 낮은 범위에서 조절하고, RF 파워는 100W∼500W의 범위에서 조절하면서 실시함을 특징으로 하는 반도체 소자의 콘택플러그 형성 방법.
- 제4 항에 있어서,상기 폴리실리콘막의 에치백시,상기 폴리실리콘막과 상기 하드마스크의 식각률이 1:1인 레시피 조건을 만족하도록 상기 식각가스와 상기 파워를 조절하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020060779A KR20040031367A (ko) | 2002-10-05 | 2002-10-05 | 반도체 소자의 콘택 플러그 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020060779A KR20040031367A (ko) | 2002-10-05 | 2002-10-05 | 반도체 소자의 콘택 플러그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040031367A true KR20040031367A (ko) | 2004-04-13 |
Family
ID=37331599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020060779A KR20040031367A (ko) | 2002-10-05 | 2002-10-05 | 반도체 소자의 콘택 플러그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040031367A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753084B1 (ko) * | 2006-06-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100753084B1 (ko) * | 2006-06-29 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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