KR20050106875A - 반도체소자의 랜딩플러그 제조 방법 - Google Patents
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Abstract
본 발명은 랜딩플러그폴리의 단차를 제거하는데 적합한 반도체소자의 랜딩플러그 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 자신의 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계, 상기 평탄화된 층간절연막을 포함한 반도체 기판의 전면에 바타입의 랜딩플러그콘택마스크를 형성하는 단계, 상기 랜딩플러그콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 감광막을 도포하는 단계, 및 상기 폴리실리콘을 에치백하여 랜딩플러그콘택을 형성하되, 상기 감광막, 폴리실리콘막 및 상기 게이트하드마스크질화막 상호간에 낮은 선택비를 갖는 레시피를 이용하여 에치백하는 단계를 포함한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 랜딩플러그 제조 방법에 관한 것이다.
일반적으로 반도체소자 제조시 트랜지스터의 소스/드레인에 연결된 콘택(contact)을 통해 캐패시터 및 비트라인과의 전기적 동작이 가능하다.
최근에 반도체 소자의 집적도가 증가함에 따라 게이트라인과 같은 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; SAC) 공정을 진행하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(Landing Plug Contact; LPC) 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자간 분리를 위한 필드산화막(12)을 형성한 후, 반도체 기판(11) 상에 게이트산화막(13), 게이트전극(14) 및 게이트하드마스크질화막(15)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트라인의 양측벽에 접하는 게이트스페이서(16)를 형성한다.
다음으로, 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(Inter Layer Dielectric, 17)을 증착한다. 계속해서, 게이트라인의 표면이 드러날때까지 층간절연막(17)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 평탄화시킨다. 이상의 층간절연막(17)을 평탄화시키기 위한 화학적기계적연마 공정을 'ILD-CMP'라고 약칭한다.
다음에, 평탄화된 층간절연막(17) 상에 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 하드마스크질화막(18)을 형성한 후, 하드마스크질화막(18) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 랜딩플러그콘택마스크(19)를 형성한다. 여기서, 랜딩플러그콘택마스크(19)는 'T' 또는 'I'와 같은 바타입(Bar type) 콘택마스크이다.
계속해서, 랜딩플러그콘택마스크(19)를 식각마스크로 하드마스크질화막(18)을 패터닝한 후 랜딩플러그콘택마스크(19)와 하드마스크질화막(18)을 식각마스크로 층간절연막(17)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(20)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다.
도 1b에 도시된 바와 같이, 랜딩플러그콘택마스크(19)를 제거한 후에, 콘택홀(20)을 충분히 채울때까지 하드마스크질화막(18)을 포함한 전면에 폴리실리콘(21)을 증착한다.
도 1c에 도시된 바와 같이, 게이트라인의 최상부층인 게이트하드마스크질화막(15)의 표면이 드러날때까지 폴리실리콘막(21)을 에치백하여 콘택홀에 매립되는 랜딩플러그콘택(LPC), 즉 랜딩플러그폴리실리콘(Landing Plug Polysilicon; LPP)(21a)을 형성한다.
상기한 종래기술은 랜딩플러그콘택(LPC) 공정시에 질화막패턴의 리프팅문제를 해결하고 후속 공정 마진 확보를 위해 ILD CMP시에 질화막 스탑 CMP방법을 적용하는 바타입 질화막 하드마스크 배리어 SAC 공정을 적용하고 있다.
그리고, 랜딩플러그폴리실리콘 형성시 CMP가 아닌 에치백공정을 적용하므로써 게이트하드마스크의 손실 두께를 줄일 수 있을 뿐만 아니라 CMP 공정을 생략할 수 있는 장점이 있다.
그러나, 종래기술은 폴리실리콘막을 증착할때 랜딩플러그 콘택식각이 된 부분을 따라 폴리실리콘의 증착시 굴곡(seam)이 발생하므로 랜딩플러그콘택 분리를 위하여 폴리실리콘 에치백을 실시할 때, 이 굴곡을 따라서 단차('D')가 발생하여 에치백의 적정 타겟을 설정하기가 어렵다. 또한, 후속 ILD 증착시 스텝커버리지 문제를 일으켜 비트라인콘택 형성을 어렵게 한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 랜딩플러그폴리의 단차를 제거하는데 적합한 반도체소자의 랜딩플러그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 랜딩플러그콘택 제조 방법은 반도체 기판 상부에 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계, 상기 평탄화된 층간절연막을 포함한 반도체 기판의 전면에 바타입의 랜딩플러그콘택마스크를 형성하는 단계, 상기 랜딩플러그콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 감광막을 도포하는 단계, 및 상기 폴리실리콘막을 에치백하여 랜딩플러그콘택을 형성하되, 상기 감광막, 폴리실리콘막 및 상기 게이트하드마스크질화막 상호간에 낮은 선택비를 갖는 레시피를 이용하여 에치백하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판 상부에 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계, 상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계, 상기 게이트라인 상부에 일정 두께로 잔류할때까지 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계, 상기 평탄화된 층간절연막을 포함한 반도체 기판의 전면에 홀타입의 랜딩플러그콘택마스크를 형성하는 단계, 상기 랜딩플러그콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 감광막을 도포하는 단계, 및 상기 폴리실리콘막을 에치백하여 랜딩플러그콘택을 형성하되, 상기 감광막, 폴리실리콘막 및 상기 층간절연막 상호간에 낮은 선택비를 갖는 레시피를 이용하여 에치백하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 폴리실리콘막의 에치백시 상기 감광막, 폴리실리콘막 및 상기 게이트하드마스크질화막 상호간에 낮은 선택비를 얻기 위해 등방성 에처를 이용하는 것을 특징으로 하며, 상기 등방성 에처 이용시, CF4와 O2의 혼합가스를 이용하는 것을 특징으로 하고, 상기 등방성 에처 이용시, 바이어스파워를 인가해주는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트라인의 양측벽에 접하는 게이트스페이서(36)를 형성한 후, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(ILD1, 37)을 증착한다.
이어서, 게이트라인의 표면이 드러날때까지 층간절연막(37)을 화학적기계적연마(CMP)를 통해 평탄화시킨다. 여기서, 도면부호 37a는 화학적기계적연마를 진행하기전 층간절연막(37)의 최초 증착 두께이다.
위와 같이, ILD CMP 공정을 게이트하드마스크질화막(35)에서 정지하는 방법으로 진행한다.
다음에, 평탄화된 층간절연막(37) 상에 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 하드마스크질화막(38)을 증착한 후, 하드마스크질화막(38) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 바타입(Bar type)의 랜딩플러그콘택마스크(39)를 형성한다.
계속해서, 랜딩플러그콘택마스크(39)를 식각마스크로 하드마스크질화막(38)을 패터닝한 후, 랜딩플러그콘택마스크(39)와 패터닝된 하드마스크질화막(38)을 식각마스크로 게이트라인 사이의 층간절연막(37)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(40)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다.
도 2c에 도시된 바와 같이, 랜딩플러그콘택마스크(39)를 제거한 후에, 콘택홀(40)을 충분히 채울때까지 하드마스크질화막(38)을 포함한 전면에 폴리실리콘막(41)을 증착한다.
다음으로, 폴리실리콘막(41)을 에치백하기 전에 폴리실리콘막(41) 상에 감광막(42)을 도포한다.
도 2d에 도시된 바와 같이, 감광막(42), 폴리실리콘막(41), 하드마스크질화막(38) 및 층간절연막(37) 상호간에 선택비를 각각 1∼2 정도의 낮은 선택비를 갖게 하는 레시피(recipe)를 만들어 적절한 타겟으로 폴리실리콘막(41)을 에치백하는 폴리실리콘막 에치백 공정을 진행한다.
이때, 폴리실리콘막 에치백 공정시, 감광막(42), 폴리실리콘막(41), 하드마스크질화막(38) 및 층간절연막(37) 상호간에 선택비를 각각 1∼2 정도의 낮은 선택비를 얻기 위해 등방성 에처(isotropic etcher)를 사용하고, CF4와 O2의 혼합 가스를 사용하며, 바이어스파워(Bias power)를 적정량 인가해준다.
상기한 레시피를 이용하여 폴리실리콘막 에치백공정을 진행하면, 감광막, 폴리실리콘막, 하드마스크질화막이 동일한 식각속도로 에치백되어 에치백공정후에 형성되는 랜딩플러그폴리실리콘(41a), 게이트하드마스크질화막, 층간절연막 간에 단차가 발생하지 않는다.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 반도체 기판(31) 상에 게이트산화막(33), 게이트전극(34) 및 게이트하드마스크질화막(35)의 순서로 적층된 게이트라인을 복수개 형성한다.
다음으로, 게이트라인의 양측벽에 접하는 게이트스페이서(36)를 형성한 후, 게이트라인을 포함한 전면에 게이트라인 사이의 갭(gap)을 충분히 채울때까지 층간절연막(ILD1, 37)을 증착한다.
이어서, 게이트라인의 상부에서 일정 두께로 잔류할때까지 층간절연막(37)을 화학적기계적연마(CMP)를 통해 평탄화시킨다. 여기서, 도면부호 37a는 화학적기계적연마를 진행하기전 층간절연막(37)의 최초 증착 두께이다.
위와 같이, ILD CMP 공정을 게이트하드마스크질화막(35)에서 정지하는 방법으로 진행한다.
다음에, 평탄화된 층간절연막(37) 상에 랜딩플러그콘택 식각시 패터닝을 용이하기 진행하기 위한 하드마스크질화막(38)을 증착한 후, 하드마스크질화막(38) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 홀타입(hole type)의 랜딩플러그콘택마스크(39)를 형성한다.
계속해서, 랜딩플러그콘택마스크(39)를 식각마스크로 하드마스크질화막(38)을 패터닝한 후, 랜딩플러그콘택마스크(39)와 패터닝된 하드마스크질화막(38)을 식각마스크로 게이트라인 사이의 층간절연막(37)을 식각하여 랜딩플러그콘택(LPC)을 위한 콘택홀(40)을 오픈시키는 자기정렬콘택식각(SAC) 공정을 진행한다.
도 3c에 도시된 바와 같이, 랜딩플러그콘택마스크(39)를 제거한 후에, 콘택홀(40)을 충분히 채울때까지 하드마스크질화막(38)을 포함한 전면에 폴리실리콘막(41)을 증착한다.
다음으로, 폴리실리콘막(41)을 에치백하기 전에 폴리실리콘막(41) 상에 감광막(42)을 도포한다.
도 3d에 도시된 바와 같이, 감광막(42), 폴리실리콘막(41), 하드마스크질화막(38) 및 층간절연막(37) 상호간에 선택비를 각각 1∼2 정도의 낮은 선택비를 갖게 하는 레시피(recipe)를 만들어 적절한 타겟으로 폴리실리콘막(41)을 에치백하는 폴리실리콘막 에치백 공정을 진행한다.
이때, 폴리실리콘막 에치백 공정시, 감광막(42), 폴리실리콘막(41), 하드마스크질화막(38) 및 층간절연막(37) 상호간에 선택비를 각각 1∼2 정도의 낮은 선택비를 얻기 위해 등방성 에처(isotropic etcher)를 사용하고, CF4와 O2의 혼합 가스를 사용하며, 바이어스파워(Bias power)를 적정량 인가해준다.
상기한 레시피를 이용하여 폴리실리콘막 에치백공정을 진행하면, 감광막, 폴리실리콘막, 하드마스크질화막이 동일한 식각속도로 에치백되어 에치백공정후에 형성되는 랜딩플러그폴리실리콘(41a), 게이트하드마스크질화막, 층간절연막 간에 단차가 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 랜딩플러그폴리실리콘과 주변 구성요소간에 단차를 발생시키지 않으므로 후속 층간절연막 증착 및 비트라인콘택 공정을 용이하게 진행할 수 있는 효과가 있다.
또한, 본 발명은 랜딩플러그폴리실리콘 형성시 에치백공정을 적용하므로 CMP 공정을 도입하지 않아도 되므로 비용을 절감할 수 있는 효과가 있다. 이로써, CMP 공정 적용시 발생하는 디싱과 같은 결함발생의 원인을 근본적으로 제거하여 수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도,
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 반도체소자의 랜딩플러그콘택(LPC) 형성 방법을 도시한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드산화막
33 : 게이트산화막 34 : 게이트전극
35 : 게이트하드마스크질화막 36 : 게이트스페이서
37 : 층간절연막 38 : 하드마스크질화막
39 : 랜딩플러그콘택마스크 40 : 콘택홀
41 : 폴리실리콘막 41a : 랜딩플러그폴리실리콘
Claims (8)
- 반도체 기판 상부에 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;상기 게이트하드마스크질화막의 표면이 드러날때까지 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계;상기 평탄화된 층간절연막을 포함한 반도체 기판의 전면에 바타입의 랜딩플러그콘택마스크를 형성하는 단계;상기 랜딩플러그콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전면에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에 감광막을 도포하는 단계; 및상기 폴리실리콘막을 에치백하여 랜딩플러그콘택을 형성하되, 상기 감광막, 폴리실리콘막 및 상기 게이트하드마스크질화막 상호간에 낮은 선택비를 갖는 레시피를 이용하여 에치백하는 단계를 포함하는 반도체소자의 랜딩플러그콘택 형성 방법.
- 제1항에 있어서,상기 폴리실리콘막의 에치백시,상기 감광막, 폴리실리콘막 및 상기 게이트하드마스크질화막 상호간에 낮은 선택비를 얻기 위해 등방성 에처를 이용하는 것을 특징으로 하는 랜딩플러그콘택 형성 방법.
- 제2항에 있어서,상기 등방성 에처 이용시, CF4와 O2의 혼합가스를 이용하는 것을 특징으로 하는 랜딩플러그 콘택 형성 방법.
- 제2항에 이어서,상기 등방성 에처 이용시, 바이어스파워를 인가해주는 것을 특징으로 하는 반도체소자의 랜딩플러그 콘택 형성 방법.
- 반도체 기판 상부에 최상부층이 게이트하드마스크질화막인 복수개의 게이트라인을 형성하는 단계;상기 게이트라인을 포함한 전면에 층간절연막을 형성하는 단계;상기 게이트라인 상부에 일정 두께로 잔류할때까지 상기 층간절연막을 화학적기계적연마하여 평탄화시키는 단계;상기 평탄화된 층간절연막을 포함한 반도체 기판의 전면에 홀타입의 랜딩플러그콘택마스크를 형성하는 단계;상기 랜딩플러그콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 상기 게이트라인 사이의 반도체 기판 표면을 오픈시키는 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 전면에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에 감광막을 도포하는 단계; 및상기 폴리실리콘막을 에치백하여 랜딩플러그콘택을 형성하되, 상기 감광막, 폴리실리콘막 및 상기 층간절연막 상호간에 낮은 선택비를 갖는 레시피를 이용하여 에치백하는 단계를 포함하는 반도체소자의 랜딩플러그콘택 형성 방법.
- 제5항에 있어서,상기 폴리실리콘막의 에치백시,상기 감광막, 폴리실리콘막 및 상기 층간절연막 상호간에 낮은 선택비를 얻기 위해 등방성 에처를 이용하는 것을 특징으로 하는 랜딩플러그콘택 형성 방법.
- 제6항에 있어서,상기 등방성 에처 이용시, CF4와 O2의 혼합가스를 이용하는 것을 특징으로 하는 랜딩플러그 콘택 형성 방법.
- 제6항에 이어서,상기 등방성 에처 이용시, 바이어스파워를 인가해주는 것을 특징으로 하는 반도체소자의 랜딩플러그 콘택 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114361027A (zh) * | 2021-12-14 | 2022-04-15 | 北京北方华创微电子装备有限公司 | 刻蚀方法 |
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2004
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