TWI662686B - 集成記憶體、集成總成及形成記憶體陣列之方法 - Google Patents
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Abstract
一些實施例包含具有一電容器陣列之一集成記憶體。該陣列具有邊緣。沿該等邊緣之電容器係邊緣電容器，且其他電容器係內部電容器。該等邊緣電容器具有面向該等內部電容器之內邊緣，且具有與該等內邊緣成對置關係之外邊緣。一絕緣樑橫向延伸於該等電容器之間。該絕緣樑係沿該等電容器之上區域。第一空隙區域位於該絕緣樑下方，沿該等內部電容器之下區域，且沿該等邊緣電容器之該等內邊緣。該絕緣樑之周邊延伸部橫向延伸至該等邊緣電容器之外部，且第二空隙區域位於該等周邊延伸部下方且沿該等邊緣電容器之該等外邊緣。一些實施例包含具有彼此上下堆疊之兩個或兩個以上記憶體陣列層疊之集成總成。一些實施例包含形成記憶體陣列之方法。
Description
本發明係關於集成記憶體、集成總成及形成記憶體陣列之方法。記憶體陣列可包含記憶體單元，其個別包括電容器及電晶體。
記憶體係一類型之積體電路且在電腦系統中用於儲存資料。記憶體可製造成個別記憶體單元之一或多個陣列。記憶體單元可使用數位線(其亦可指稱位元線、資料線、感測線或資料/感測線)及存取線(其亦可指稱字線)來被寫入或讀取。數位線可使沿陣列之行之記憶體單元導電地互連，且存取線(即，字線)可使沿陣列之列之記憶體單元導電地互連。可透過一數位線及一存取線之組合來唯一地定址各記憶體單元。 記憶體單元可為揮發性或非揮發性的。非揮發性記憶體單元可長時間儲存資料，其包含在關閉電腦時。揮發性記憶體被消耗且因此需要被再新/重寫，在諸多例項中，每秒多次再新/重寫。無論如何，記憶體單元經組態以將記憶保存或儲存成至少兩種不同可選狀態。在二進位系統中，狀態被認為是「0」或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存資訊之兩個以上位準或狀態。 一電容器係可用於一記憶體單元中之一類型之電子組件。一電容器具有由電絕緣材料分離之兩個電導體。作為一電場之能量可靜電儲存於此材料內。取決於絕緣體材料之成分，儲存電場將為揮發性或非揮發性的。例如，僅包含SiO2
之一電容器絕緣體材料將為揮發性的。一類型之非揮發性電容器係具有鐵電材料作為絕緣材料之至少部分之一鐵電電容器。鐵電材料以具有兩種穩定極化狀態為特徵且藉此可包括一電容器及/或記憶體單元之可程式化材料。鐵電材料之極化狀態會因施加適合程式化電壓而改變且在移除程式化電壓之後保持(至少一段時間)。各極化狀態具有彼此不同之一電荷儲存電容且理論上可用於寫入(即，儲存)及讀取一記憶體狀態且不使極化狀態反轉，直至期望使此極化狀態反轉。在具有鐵電電容器之一些記憶體中，讀取記憶體狀態之動作無法令人滿意地使極化反轉。據此，在決定極化狀態之後，進行記憶體單元之一重寫以使記憶體單元在其決定之後即時進入預讀取狀態。無論如何，併入一鐵電電容器之一記憶體單元歸因於形成電容器之一部分之鐵電材料之雙穩態特性而理論上為非揮發性的。其他可程式化材料可用作為電容器絕緣體以使電容器呈非揮發性。
一些實施例包含集成記憶體，其具有包括電容器之記憶體單元。該等電容器配置成一陣列。空隙區域設置於該陣列之電容器之間以提供相鄰電容器之間之隔離。與固體或半固體絕緣材料相比，空隙區域可提供相鄰電容器之間之更佳隔離。具體言之，若利用固體或半固體絕緣材料，則會存在跨相鄰電容器之電容耦合問題。電容耦合可歸因於記憶體單元電容器之電容狀態在程式化或依其他方式存取相鄰電容器時受干擾而引起自記憶體單元損失資料。利用相鄰電容器之間之空隙區域可減輕或甚至完全防止跨相鄰電容器之電容耦合問題。在一些實施例中，電容器可包括鐵電絕緣材料，且在一些實施例中，電容器可僅包括非鐵電絕緣材料。 一些實施例包含具有堆疊記憶體陣列層疊之集成總成。該等層疊在所利用之電容器類型方面彼此不同(例如，層疊之一者可利用具有鐵電絕緣材料之電容器，且層疊之另一者可利用僅具有非鐵電絕緣材料之電容器)及/或在電容器及電晶體之配置方面彼此不同(例如，層疊之一者可具有一1T1C配置且另一者可具有一2T1C配置、一2T2C配置等等)。 一些實施例包含形成在相鄰電容器之間具有空隙區域之記憶體陣列之方法。 參考圖1至圖21來描述實例性實施例。 參考圖1，一建構10包括一記憶體陣列區域12之部分，其位於一區域14之一部分上方。區域14可被視為記憶體陣列區域12之周邊。周邊區域14經展示為與記憶體陣列區域12間隔一間隙。在一些實施例中，此間隙用於指示周邊區域14與記憶體陣列區域12之間可存在其他材料或結構。儘管周邊區域14經展示為位於記憶體陣列區域12下方，但在其他實施例中，周邊區域14之至少一部分可位於記憶體陣列區域12旁邊及/或周邊區域14之至少一部分可位於記憶體陣列區域12上方。 記憶體陣列區域12包含複數個記憶體單元16。記憶體單元16之各者包含位於一電晶體20上方且與電晶體20電耦合之一電容器18。記憶體單元16 (例如電容器18及電晶體20)配置於一陣列22內。 電容器18之各者包含一第一電極24、一第二電極26及第一電極24與第二電極26之間之一電容器絕緣材料28。 第一電極24可包括任何適合成分或成分之組合，諸如(例如)各種金屬(例如鈦、鎢、鈷、鎳、鉑等等)、含金屬成分(例如金屬矽化物、金屬氮化物、金屬碳化物等等)及/或導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺等等)之一或多者。在一些實施例中，第一電極24可包括氮化鈦，基本上由氮化鈦組成，或由氮化鈦組成。 第二電極26可包括任何適合成分或成分之組合，諸如(例如)各種金屬(例如鈦、鎢、鈷、鎳、鉑等等)、含金屬成分(例如金屬矽化物、金屬氮化物、金屬碳化物等等)及/或導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺等等)之一或多者。在一些實施例中，第二電極26可包括以下之一或多者，基本上由以下之一或多者組成，或由以下之一或多者組成：矽化鉬、氮化鈦、氮化鈦矽、矽化釕、釕、鉬、氮化鉭、氮化鉭矽及鎢。 儘管在圖1之實施例中第一電極24及第二電極26經展示為均質的，但應瞭解，電極24及26之任一者或兩者可代以包括兩種或兩種以上不同材料。 第一電極24及第二電極26可包括任何適合厚度，且在一些實施例中可包括自約20 Å至約100 Å之一範圍內之厚度。 電容器絕緣材料28可包括任何適合成分或成分之組合。例如，在一些實施例中，電容器絕緣材料28可包括非鐵電絕緣材料，基本上由非鐵電絕緣材料組成，或由非鐵電絕緣材料組成，諸如(例如)二氧化矽、氮化矽、高介電係數材料(例如氧化鋁、氧化鉿、氧化鋯等等)之一或多者。在一些實施例中，電容器絕緣材料28之至少部分可包括鐵電絕緣材料。鐵電絕緣材料可包含過渡金屬氧化物、鋯、氧化鋯、鈮、氧化鈮、鉿、氧化鉿、鈦酸鉛鋯及鈦酸鋇鍶之一或多者，且其內可具有包括矽、鋁、鑭、釔、鉺、鈣、鎂、鍶及稀土元素之一或多者之摻雜劑。 在其中電容器絕緣材料僅包括非鐵電成分之實施例中，記憶體單元16可為揮發性的(例如，電容器18可具有對應於與傳統動態隨機存取記憶體(DRAM)相關聯之揮發特性之操作特性)。 在其中電容器絕緣材料包括一或多種鐵電成分之實施例中，記憶體單元16可為非揮發性的，或與傳統DRAM相關聯之揮發性相比，至少可具有減少揮發性。 在其中電容器絕緣材料28包括一鐵電成分之實施例中，陣列22可指稱鐵電記憶體；及在其中電容器絕緣材料28僅包括一或多種非鐵電成分之實施例中，陣列22可指稱非鐵電記憶體。 儘管在圖1之實施例中電容器絕緣材料28經展示為均質的，但應瞭解，電容器絕緣材料28可代以包括兩種或兩種以上不同成分。 電容器絕緣材料28可包括任何適合厚度，且在一些實施例中可包括自約30 Å至約100 Å之一範圍內之一厚度。 電容器18可形成為任何適合高度H，諸如(例如)自約200奈米(nm)至約1500 nm之一範圍內之一高度。 所繪示之電容器18係電容器型電容器(即，各電容器之第一電極24經塑形為一開口向上容器，且絕緣材料28及第二電極26延伸至此開口向上容器內)。在其他實施例中，電容器18可具有諸如(例如)柱式電容器組態之其他組態。 沿圖1之橫截面之電容器18之兩者經展示為位於陣列22之邊緣處，且此等電容器可指稱邊緣電容器30。剩餘電容器18可指稱內部電容器32，因為此等剩餘電容器位於陣列22內而非位於陣列之邊緣處。據此，陣列22之所有電容器可指稱電容器18，或電容器18之群組可分成子群組，其中此等子群組之一者係邊緣電容器30且其他子群組係內部電容器32。除邊緣電容器30係沿陣列22之邊緣且內部電容器32不是沿陣列22之邊緣之外，邊緣電容器30在所有方面與內部電容器32結構相同。 邊緣電容器30可被視為具有面向內部電容器32之內邊緣31且具有與內邊緣31成對置關係之外邊緣33。 所有電容器18可被視為具有上區域34及下區域36 (區域34/36經繪示為相對於邊緣電容器30之一者，但應瞭解，所有電容器18包括類似區域34/36)。 一絕緣樑38橫向延伸於電容器18之間且係沿電容器18之上區域34。絕緣樑38包括一材料40。此材料40可為任何適合絕緣成分或絕緣成分之組合，其包含(例如)二氧化矽、氮化矽、氧化鋁等等。材料40可為均質的(如圖中所展示)或可包括兩種或兩種以上離散成分。 絕緣樑38具有延伸於電容器18之間之一中央區域42，且具有橫向延伸至邊緣電容器30外之周邊延伸部44。在一些應用中，絕緣樑38可被視為支撐電容器18之一柵格結構(例如，此可減輕或防止電容器18之一或多者之非所要傾倒)。在一些實施例中，電容器可具有充足支撐，使得可省略此柵格結構。在一些實施例中，電容器可受益於除樑38之所繪示單一柵格之外之額外支撐，且據此可提供額外柵格結構(如下文將參考圖21更詳細討論)。 導電板材料46位於電容器18上方且與電容器之第二電極26電耦合。在所展示之實施例中，導電板材料46分割成兩個導電板48。在其他實施例中，可僅存在一單一導電板48或可存在兩個以上導電板48 (下文將參考圖7及圖8來描述此等其他實施例之實例)。若電容器18僅包括非鐵電絕緣材料28 (即，係用於習知DRAM中之一類型之電容器)，則可較佳地具有跨陣列22之所有電容器延伸之僅一單一板48。替代地，若電容器18包括鐵電絕緣材料28，則可較佳地具有與陣列22相關聯之兩個或兩個以上板48。板48之各者可指稱一共同板(CP)。(若干)共同板可與任何適合電壓(諸如(例如)自大於或等於接地至小於或等於VCC之一範圍(即，接地≤CP≤VCC)內之一電壓)耦合。在一些應用中，一共同板具有約一半VCC (即，約VCC/2)之一電壓。 導電板材料46可包括任何適合導電成分，諸如(例如)各種金屬(例如鈦、鎢、鈷、鎳、鉑等等)、含金屬成分(例如金屬矽化物、金屬氮化物、金屬碳化物等等)及/或導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺等等)之一或多者。在一些實施例中，導電板材料46可包括鎢、銅、氮化鈦、矽化鎢等等之一或多者。導電板材料46可為均質的(如圖中所展示)或可包括兩種或兩種以上離散成分。 一絕緣結構52位於導電板48上方。絕緣結構52包括絕緣材料50。此絕緣材料可包括任何適合成分或成分之組合，其包含(例如)氮化矽、氧化鋁等等。絕緣材料50可為均質的(如圖中所展示)或可包括兩種或兩種以上離散成分。 絕緣結構52具有向下延伸且環繞陣列22之電容器18之橫向邊緣區域(即，垂直區域) 54。儘管區域54可指稱「垂直區域」，但應瞭解，此等垂直區域可或可不相對於下伏材料之上表面正交地延伸。相反地，術語「垂直區域」用於指示區域54沿陣列22之邊緣向下延伸，而非跨陣列22橫向延伸。 陣列22內之電容器18藉由空隙區域56彼此電隔離。具體言之，空隙區域56位於絕緣樑38下方及內部電容器32之間，且亦位於邊緣電容器30之內邊緣31與內部電容器32之間。 額外空隙區域58位於邊緣電容器之外邊緣33與絕緣結構52之橫向邊緣區域54之間。此等額外空隙區域58位於絕緣樑38之周邊延伸部44下方。 在一些實施例中，空隙區域56可指稱第一空隙區域，且空隙區域58可指稱第二空隙區域。 空隙區域56/58可為充氣區域，且在此等實施例中可含有空氣、氮氣及/或任何其他適合氣體。 一絕緣支撐結構62位於電容器18下方。支撐結構62可包括任何適合絕緣材料60，其包含(例如)二氧化矽、氮化矽、氧化鋁等等之一或多者。材料60可為均質的(如圖中所展示)或可包括兩種或兩種以上離散成分。 電晶體20支撐於絕緣支撐結構62內。電晶體20之各者包括半導體材料66之一柱64。半導體材料66可包括任何適合成分或成分之組合，其包含(例如)矽、鍺等等之一或多者。 柱64之各者內之半導體材料66大致經摻雜以包括一第一源極/汲極區域68、一第二源極/汲極區域70及第一源極/汲極區域與第二源極/汲極區域之間之一通道區域72。虛線設置於柱64內以圖解繪示源極/汲極區域68及70與通道區域72之間之大致邊界。儘管源極/汲極區域經繪示為不同實體結構，但在其他實施例中，源極/汲極區域可無實體差異。 第一源極/汲極區域68與電容器18之第一電極24電耦合。 電晶體20之各者具有沿通道區域66且藉由閘極絕緣體材料76與通道區域間隔開之閘極材料74。 閘極材料74可包括任何適合成分或成分之組合，諸如(例如)各種金屬(例如鈦、鎢、鈷、鎳、鉑等等)、含金屬成分(例如金屬矽化物、金屬氮化物、金屬碳化物等等)及/或導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺等等)之一或多者。閘極材料74可為均質的(如圖中所展示)或可包括兩種或兩種以上離散成分。 閘極絕緣體材料76可包括任何適合成分或成分之組合，其包含(例如)二氧化矽、氧化鋁、氧化鉿、氧化鋯、鐵電材料等等。閘極絕緣體材料76可為均質的(如圖中所展示)或可包括兩種或兩種以上離散成分。 閘極材料74由相對於圖1之橫截面圖進出頁面延伸之字線組成。在圖1之圖式中，此等字線示意性地繪示為字線WL-1、WL-2、WL-3、WL-4及WL-5。 一位元線BL-1位於電晶體20下方且與此等電晶體之第二源極/汲極區域70電耦合。位元線BL-1包括位元線材料78。此位元線材料可包括任何適合成分或成分之組合，諸如(例如)各種金屬(例如鈦、鎢、鈷、鎳、鉑等等)、含金屬成分(例如金屬矽化物、金屬氮化物、金屬碳化物等等)及/或導電摻雜半導體材料(例如導電摻雜矽、導電摻雜鍺等等)之一或多者。位元線材料78可為均質的(如圖中所展示)或可包括兩種或兩種以上離散成分。 所繪示之記憶體單元16係可跨陣列22延伸之大量複數個記憶體單元之若干者之實例。例如，陣列22可包括數百個、數千個、數百萬個等等記憶體單元。所繪示之字線(例如WL-1、WL-2、WL-3、WL-4及WL-5)係可跨陣列22延伸之大量複數個字線之實例，且所繪示之位元線(例如BL-1)係可跨陣列22延伸之大量複數個位元線之一實例性位元線。字線可沿陣列22之列延伸，且位元線可沿陣列22之行延伸。字線及位元線線性地延伸，且在一些應用中可為筆直的或在其他應用中為彎曲的、波狀的等等。字線及位元線彼此交叉，且在一些實施例中，位元線可實質上相對於字線正交地延伸。可透過一字線及一位元線之組合來唯一地定址各記憶體單元16。 位元線(例如BL-1)及電容器及其上方之字線可被視為由一層疊80組成。在所繪示之實施例中，周邊14由支撐層疊80之一基底82組成。此基底82可包括半導體材料，且可(例如)包括單晶矽。基底82可指稱一半導體基板。術語「半導體基板」意謂包括半導電材料之任何建構，其包含(但不限於)塊體半導電材料(諸如一半導電晶圓(單獨地或在包括其他材料之總成中))及半導電材料層(單獨地或在包括其他材料之總成中)。術語「基板」係指任何支撐結構，其包含(但不限於)上述半導體基板。在一些應用中，基底82可對應於含有與積體電路製造相關聯之一或多種材料之一半導體基板。此等材料可包含(例如)耐熔金屬材料、障壁材料、擴散材料、絕緣體材料等等之一或多者。例如，在所繪示之實施例中，基底82包括周邊區域14，其具有用於驅動字線(例如WL-1、WL-2、WL-3、WL-4及WL-5)之電路84及用於驅動位元線(例如BL-1)之電路86。電路84及86可包括(例如) CMOS及/或任何其他適合電路。電路84及86可彼此橫向間隔開(如圖中所展示)或可重疊。 圖1之組態展示由第一空隙區域56橫向環繞之內部電容器32，且展示由第一空隙區域56及第二空隙區域58之組合橫向環繞之邊緣電容器30。一電容器周圍之環境會影響該電容器之電性質。據此，若第二空隙區域58足夠類似於第一空隙區域56，則邊緣電容器30可具有類似於或甚至相同於內部電容器32之電性質。在此等實施例中，邊緣電容器30及內部電容器32可全部併入至集成記憶體之功能記憶體單元16中。替代地，若空隙區域58實質上不同於空隙區域56或完全缺失，則邊緣電容器30可具有不同於內部電容器32之電性質。在此等應用中，問題邊緣電容器可併入至虛設結構中而非由集成記憶體之功能記憶體單元組成。虛設結構在結構上類似於記憶體單元16，但在功能上係不同的。具體言之，虛設結構僅充當沿陣列22之邊緣之占位者且未經程式化、定址或依其他方式用於功能記憶體單元中。 樑38之周邊延伸部44之組態會影響第二空隙區域58之特性，且據此可決定邊緣電容器30之一或多者是否用作為一虛設結構而非併入至一功能記憶體單元中。圖2及圖3展示沿由圖1之線A-A指示之一方向之俯視圖，且展示電容器18之實例性陣列22 (在圖2及圖3之各視圖中僅標記電容器18之部分以簡化圖式)。圖2及圖3之視圖未按相同於圖1之視圖之比例繪製。圖2及圖3之陣列22包括25個電容器。實際上，陣列可包括更多電容器(例如數百個、數千個、數百萬個、數千萬個等等)，但僅繪示25個電容器以簡化圖式。 圖2及圖3之各陣列呈方形且具有邊緣88至91。 圖2之實施例具有向外延伸超出陣列22之所有邊緣88至91之樑38 (材料40)，且周邊延伸部44據此向外延伸超出所有邊緣電容器。因此，空隙區域58 (圖1)可設置於所有邊緣電容器之外部，且在一些實施例中，所有邊緣電容器可併入至功能記憶體單元16中(圖1)。 相比而言，圖3之實施例具有僅向外延伸超出陣列22之邊緣88及90且未向外延伸超出陣列22之邊緣89及91之樑38 (材料40)。因此，周邊延伸部44向外延伸通過沿邊緣88及90之邊緣電容器，但未向外延伸超出沿邊緣89及91之邊緣電容器。據此，空隙區域58 (圖1)可設置於沿邊緣88及90之邊緣電容器之外部，而未設置於沿邊緣89及91之邊緣電容器之外部。此可引起沿邊緣89及90之邊緣電容器具有不同於陣列22內之其他電容器之電性質，且可藉由將邊緣電容器併入至虛設結構而非功能記憶體單元中來有利地有效「隔離」此等邊緣電容器。 再次參考圖1，記憶體陣列22之記憶體單元16及電晶體20可用於各種配置XTYC中，其中X及Y係整數，T係電晶體，且C係電容器。此等配置可包含(例如) 1T1C、2T1C及2T2C，任何配置可與鐵電記憶體或非鐵電記憶體一起使用。參考圖4至圖6來描述實例性1T1C、2T1C及2T2C組態。 參考圖4，一陣列22經展示為包括呈1T1C組態之記憶體單元。具體言之，各記憶體單元16包括與一電容器18組合之一電晶體20。陣列22之繪示區域包括字線WL-1及WL-2且包括位元線BL-1及BL-2。藉由一字線及一位元線之組合來唯一地定址各記憶體單元16。 參考圖5，一陣列22經展示為包括呈2T1C組態之一記憶體單元。具體言之，記憶體單元16包括與一單一電容器18組合之兩個電晶體20。陣列22之繪示區域包括字線WL-1且包括位元線BL-1及BL-2。位元線BL-1及BL-2可指稱比較位元線，因為兩者之電性質(例如電壓)經比較(利用電路92)以確定記憶體單元16之一記憶體狀態。 參考圖6，一陣列22經展示為包括呈2T2C組態之一記憶體單元。具體言之，記憶體單元16包括與兩個電容器18組合之兩個電晶體20。陣列22之繪示區域包括字線WL-1且包括位元線BL-1及BL-2。位元線BL-1及BL-2可為類似於上文參考圖5所描述之比較位元線的比較位元線。 再次參考圖1，導電板材料46可設置為一單一導電板48或多個導電板。圖7及圖8展示沿由圖1之線B-B指示之一方向之俯視圖，且展示電容器18之實例性陣列22 (電容器18以虛線展示以指示其位於圖7及圖8之橫截面之平面下方)。圖7及圖8之視圖未按相同於圖1之視圖之比例繪製。 圖7展示再分為跨陣列22之四個不同導電板48之導電板材料46，且圖8展示作為一單一導電板跨整個陣列22延伸之導電板材料46。 可跨陣列22利用任何適合數目個導電板48。導電板48之適當數目可部分取決於電容器18之電容及組態。例如，可有利地利用跨非鐵電記憶體之所有電容器18延伸之僅一單一導電板48，且可有利地利用跨一鐵電記憶體陣列延伸之多個不同導電板48。若利用多個不同導電板48，則導電板可全部彼此大小及形狀相同(如圖7中所展示)，或在其他實施例中，導電板48之至少一者可具有不同於導電板48之至少另一者之一大小及/或形狀。 再次參考圖1，第一空隙56及第二空隙58經展示為沿電容器18之下區域36延伸且停止於延伸於電晶體20之間之絕緣材料60上。在其他實施例中，第一空隙區域56 (及可能第二空隙區域58)可向下延伸至電晶體20之間，且亦可向下延伸至電晶體20下方之位元線(例如BL-1)之間。例如，圖9及圖10分別展示沿由圖1中之線C-C及D-D指示之方向之俯視圖，且展示向下延伸至字線與位元線之間之空隙區域。圖9及圖10之視圖未按相同於圖1之視圖之比例繪製。 參考圖9，空隙區域56經展示為向下延伸至相鄰列之間(即，字線(例如WL-2、WL-3及WL-4)之間)之區域94中且亦向下延伸至沿列之區域96中。在一些實施例中，固體或半固體絕緣材料(例如氮化矽、二氧化矽等等)可位於沿列之區域96內且空隙區塊56可位於列之間之區域94內，或固體/半固體絕緣材料可位於區域94內且空隙區域可位於區域96內。 參考圖10，空隙區域56經展示為向下延伸至位元線(例如BL-1、BL-2及BL-3)之間。 在一些實施例中，可有利地使空隙區域56 (及/或58)向下延伸至字線之間(如圖9中所展示)，因為此可相較於利用固體或半固體絕緣材料而減少相鄰字線之間之電容耦合。類似地，在一些實施例中，可有利地使空隙區域56 (及/或58)向下延伸至位元線之間(如圖10中所展示)。 在一些實施例中，多個記憶體陣列層疊(例如圖1之層疊80)可彼此上下堆疊成一集成結構。層疊之至少一者可不同於電晶體及電容器之記憶體單元配置中之層疊之另一者(例如，層疊之一者可具有呈一1T1C配置之記憶體單元，而層疊之另一者具有呈一2T1C配置或一2T2C配置之記憶體單元)，及/或層疊之至少一者可包括鐵電記憶體，而另一者包括非鐵電記憶體。在一些實施例中，層疊之至少部分可包括彼此相同之電晶體及電容器之一記憶體單元配置，且在一些實施例中，所有層疊可包括彼此相同之電晶體及電容器之一記憶體單元配置。參考圖11至圖14來描述堆疊記憶體層疊配置之實例性實施例。 參考圖11，一建構10a包含位於一第二堆疊D2
上方之一第一層疊D1
，第二堆疊D2
繼而位於與一基底82相關聯之一周邊區域14上方。層疊D1
及D2
之各者包括具有上文參考圖1所描述之類型之電容器18及電晶體20之記憶體單元16。層疊D1
及D2
之各者亦包括導電板材料46且包括位元線材料78。 在所繪示之實施例中，電容器18藉由固體及/或半固體絕緣材料98 (例如二氧化矽、氮化矽等等)來彼此間隔開，且未展示圖1之支撐柵格(絕緣樑38)。在其他實施例中，層疊D1
及D2
之至少一者可包括絕緣樑38，且可包括位於電容器18之間及亦可位於電容器下方之字線之間及亦可位於字線下方之位元線之間之空隙區域。換言之，層疊D1
/D2
之至少一者可具有類似於參考圖1相對於層疊80所描述之組態的一組態。 下層疊D2
包括延伸至與周邊區域14相關聯之電路84之字線(例如WL-1、WL-2及WL-3)且包括延伸至與周邊區域14相關聯之電路86之位元線(例如BL-1)。上層疊D1
包括延伸至與周邊區域14相關聯之電路100之字線(例如WL-4、WL-5及WL-6)，且包括延伸至與周邊區域14相關聯之電路102之位元線(例如BL-2)。 所繪示之記憶體陣列層疊D1
及D2
可為一配置之部分，該配置包括位於上層疊D1
上方之多個額外記憶體陣列層疊。 在一些實施例中，周邊區域可再分為多個分段(例如分段104、106等等)，其中各分段具有經組態以用於定址個別記憶體陣列層疊之電路。例如，層疊D1
/D2
之一者可包括鐵電記憶體，而層疊D1
/D2
之另一者包括非鐵電記憶體，且繪示區域104/106之一者可包括適合與鐵電記憶體(例如其中電容器絕緣材料28包括至少一鐵電材料之記憶體)一起使用之電路，而區域104/106之另一者包括適合與非鐵電記憶體(例如其中電容器絕緣材料28僅包括非鐵電材料之記憶體)一起使用之電路。在一些實施例中，鐵電記憶體可與上層疊D1
相關聯，而非鐵電記憶體與下層疊D2
相關聯，且在其他實施例中，非鐵電記憶體可與上層疊D1
相關聯，而鐵電記憶體與下層疊D2
相關聯。 舉另一實例，層疊D1
/D2
之一者可包括呈一1T1C配置之記憶體單元，而層疊D1
/D2
之另一者包括呈一不同配置(例如2T1C、2T2C等等)之記憶體單元，且繪示區域104/106之一者可包括適合與1T1C配置一起使用之電路，而區域104/106之另一者包括適合與其他配置一起使用之電路。在此等實施例中，層疊D1
/D2
之一者可被認為包括與一第一配置XTYC (其中X及Y係整數，T係電晶體，且C係電容器)中之第一電容器電耦合之第一電晶體，且層疊D1
/D2
之另一者可被認為包括與一第二配置PTQC (其中P及Q係整數，T係電晶體，且C係電容器)中之第二電容器電耦合之第二電晶體，其中第二配置包括不同於第一配置之電晶體數目(即，其中X不同於P)，及/或其中第二配置包括不同於第一配置之電容器數目(即，其中Y不同於Q)。在一些實施例中，配置XTYC及PTQC係選自由1T1C、2T1C及2T2C組成之群組之配置。 儘管圖11之實施例展示延伸至不同於來自下層疊D2
之字線及位元線之周邊區域14之一分段(104或106)之來自上層疊D1
之字線及位元線，但在其他實施例中，來自層疊D1
及D2
兩者之字線及位元線可延伸至與周邊區域相關聯之共同電路，如圖12之一建構10b中所展示。 圖13展示示意性地繪示一實施例之一建構10c，其中多個記憶體層疊D1
至Dn
堆疊於與一基底82相關聯之一周邊區域14上方，且其中層疊之各者具有延伸至與周邊區域14相關聯之共同電路84/86之字線(WL(1)至WL(n))及位元線(BL(1)至(BL(n))。層疊之任何者可具有類似於圖1中之層疊80之組態的一組態，且據此可具有延伸於電容器之間及可延伸至電容器下方之字線之間及亦可延伸至字線下方之位元線之間之空隙區域56/58。層疊D1
至Dn
可包括鐵電記憶體或非鐵電記憶體。 在一些實施例中，層疊D1
至Dn
之一或多者與層疊之另一者之不同點可在於具有空隙區域56/58 (圖1)之一不同組態。例如，層疊之一者可具有空隙區域56/58，而層疊之另一者缺乏此等空隙區域；層疊之一者可具有向下延伸至字線之間之空隙區域56/58，而層疊之另一者不具有向下延伸至字線之間之空隙區域；層疊之一者可具有向下延伸至位元線之間之空隙區域56/58，而層疊之另一者不具有向下延伸至位元線之間之空隙區域；等等。 圖14展示示意性地繪示一實施例之一建構10d，其中多個記憶體層疊D1
至Dn
堆疊於與一基底82相關聯之一周邊區域14上方，且其中層疊之部分具有延伸至與周邊區域14相關聯之共同電路84/86之字線(WL(1)至WL(n))及位元線(BL(1)至BL(n))，而層疊之至少另一者具有延伸至與周邊區域14相關聯之不同電路100/102之字線(WL(1)至WL(n))及位元線(BL(1)至BL(n))。層疊之任何者可具有類似於圖1中之層疊80之組態的一組態，且據此可具有延伸至電容器之間及可延伸至電容器下方之字線之間及亦可延伸至字線下方之位元線之間之空隙區域56/58。層疊D1
至Dn
可包括鐵電記憶體或非鐵電記憶體。 在一些實施例中，圖14之層疊D1
至Dn
之一或多者與層疊之另一者之不同點可在於具有空隙區域56/58 (圖1)之一不同組態。在一些實施例中，具有延伸至不同電路100/102之字線及位元線之層疊(層疊D2
)可在記憶體之類型方面不同於其他層疊(例如，層疊D2
可包括鐵電記憶體，而其他層疊包括非鐵電記憶體，或反之亦然)。在一些實施例中，具有延伸至不同電路100/102之字線及位元線之層疊(層疊D2
)可在電晶體及電容器之配置方面不同於其他層疊(例如，層疊D2
可包括一XTYC配置，而其他層疊包括PTQC配置，其中P、Q、X及Y係整數，T係電晶體，且C係電容器，且其中X不同於P及/或Y不同於Q)。 可利用任何適合方法來形成本文所描述之各種結構。圖15至圖18描述可用於形成圖1之組態之實例性方法。 參考圖15，建構10經展示為包括位於電晶體20及電晶體之間之支撐材料60上方之一矩陣200。矩陣200包含絕緣樑38之絕緣材料40，且包含絕緣材料40下方之犧牲材料202。在一些實施例中，支撐材料60可由犧牲材料202替換，且在一些實施例中，犧牲材料202亦可向下延伸至電晶體20下方及位元線(例如BL-1)之間。 犧牲材料202可包括任何適合成分或成分之組合，且在一些實施例中可包括硼磷矽酸鹽玻璃。在一些實例性實施例中，樑38之絕緣材料40可基本上由氮化矽組成或由氮化矽組成，且犧牲材料202可基本上由硼磷矽酸鹽玻璃組成或由硼磷矽酸鹽玻璃組成。接著，可利用(例如)包括氫氟酸之一濕式蝕刻來相對於樑38之氮化矽選擇性地輕易移除犧牲材料202。在一些實施例中，絕緣支撐材料60可包括氮化矽及/或對用於移除犧牲材料202之一蝕刻具抵抗性之另一成分；且在其他實施例中，絕緣支撐材料60可包括藉由用於移除犧牲材料202之蝕刻來移除之一或多種成分。 參考圖16，電容器18經形成以延伸穿過矩陣200，其中電容器分佈於陣列22內。可藉由以下操作來形成電容器18：利用界定開口之位置之一圖案化遮罩(例如一圖案化光阻遮罩(圖中未展示))來蝕刻穿過矩陣200之開口，移除遮罩，且接著將適合材料沈積於開口內以形成電極24/26及電容器絕緣材料28。電容器18之材料之沈積可利用任何適合化學反應及方法，且在一些實施例中可利用原子層沈積(ALD)、化學汽相沈積(CVD)、物理汽相沈積(PVD)等等之一或多者。用於形成電容器18之材料之特定沈積技術可包含多個步驟。例如，可形成第一電極24且接著回蝕第一電極24，使得第一電極之上表面凹入開口內(且在所展示之實施例中凹入至絕緣材料40之一底層處或其下方之一層)。隨後，可使電容器絕緣材料28形成於由第一電極24界定之一開口向上容器內，其中電容器絕緣材料28形成另一開口向上容器。接著，可形成第二電極26以填充電容器絕緣材料28之開口向上容器。 使導電板材料46形成於絕緣材料40上方且跨電容器18之上表面以與第二電極26電耦合。在所繪示之實施例中，將電容器板材料46圖案化成沿圖16之橫截面之兩個電容器板48。在其他實施例中，電容器板材料46可僅圖案化成跨整個陣列22延伸之一單一導電板48或可圖案化成兩個以上導電板48。 電容器18及電晶體20一起形成記憶體單元16之陣列。 電容器18之兩者係類似於上文參考圖1所描述之邊緣電容器的邊緣電容器30，且剩餘電容器18係內部電容器32。邊緣電容器具有面向內部電容器32之內表面(即，內邊緣) 31，且具有與內表面31成對置關係之外表面(即，外邊緣) 33。 絕緣樑38橫向延伸於電容器30/32之間，且具有橫向向外延伸超出邊緣電容器30之周邊延伸部44。 在一些實施例中，其內具有電容器30/32之矩陣200可指稱一總成。 參考圖17，移除犧牲材料202 (圖16)以在絕緣樑38下方形成第一空隙區域56且沿邊緣電容器30之外表面33形成第二空隙區域58。可藉由包含(例如)上述氫氟酸蝕刻之任何適合蝕刻來移除犧牲材料202。在所展示之實施例中，材料60在移除犧牲材料202之後保留下來，但在其他實施例中，亦可移除材料60，使得空隙區域56/58向下延伸至字線(例如WL-1、WL-2、WL-3、WL-4及WL-5)之間以形成類似於上文參考圖9所描述之結構的結構。此外，在一些實施例中，空隙區域56/58向下延伸至位元線(例如BL-1)之間以形成類似於上文參考圖10所描述之結構的結構。 接著參考圖18，使絕緣材料50形成於導電板材料46上方且跨絕緣樑38以形成絕緣結構52。可利用包含(例如)一電漿增強程序(例如電漿增強化學汽相沈積(PECVD))之任何程序來沈積絕緣材料50。絕緣材料50可經沈積以具有低(拙劣)階梯覆蓋以形成具有絕緣結構52之垂直區域54之繪示結構，垂直區域54藉由第二空隙區域58來與邊緣電容器30之外表面33保持間隔開。 在圖15至圖18之實施例中，在形成導電板48之後且在形成絕緣材料50之前移除犧牲材料202 (圖15)。在其他實施例中，可在其他處理階段中移除犧牲材料202。例如，在一些實施例中，可在形成導電板48之前移除犧牲材料202。舉另一實例，在一些實施例中，可在形成絕緣材料50之後移除犧牲材料202，只要犧牲材料202及絕緣材料50具有不同成分，使得可相對於絕緣材料50選擇性地移除犧牲材料202。 圖18之實施例具有沿邊緣電容器30之外表面33之大第二空隙區域58。此可使邊緣電容器30能夠具有與內部電容器32相當之電性質，使得邊緣電容器可併入至陣列22之功能記憶體單元16中。若邊緣電容器30不具有與內部電容器32相當之電性質，則內部電容器32可併入至功能記憶體單元16中，而邊緣電容器30代以併入至虛設裝置中。 圖19及圖20繪示其中使絕緣樑38之周邊延伸部44大小減小(圖19)或完全消除(圖20，其展示其中消除整個絕緣樑38之一實施例)之替代實施例。圖19及圖20之實施例具有位於內部電容器32之間之第一空隙區域56，但完全缺少沿邊緣電容器30之外表面33之第二空隙區域58 (圖20)或具有僅沿外表面33之部分延伸之明顯較小空隙區域58 (圖19)。 在一些實施例中，邊緣電容器30可仍具有適合於併入至陣列22之功能記憶體單元16中之圖19及圖20之實施例之任一者或兩者中之電性質。在其他實施例中，圖19及圖20之實施例之任一者或兩者之邊緣電容器30將不具有適合用於功能記憶體單元中之電性質，而是將僅為沿陣列22之邊緣之虛設結構。 在一些實施例中，可期望形成除絕緣樑38之外之額外支撐柵格。圖21展示一建構10e，其除具有沿電容器30/32之頂部之絕緣樑38之支撐柵格之外，亦具有沿電容器30/32之底部之一支撐柵格220。在其他實施例中，其他柵格可形成於柵格220與絕緣樑38之間，或柵格220可由位於電容器上之較高處而非沿電容器之底部之另一柵格替換。柵格220包括絕緣材料222。絕緣材料222在一些實施例中可包括相同於樑38之絕緣材料40之一成分，且可(例如)包括氮化矽，基本上由氮化矽組成，或由氮化矽組成。隨著電容器30/32因集成層增加而變得越來越高及越來越薄，利用多個柵格來支撐電容器30/32可變得越來越有利。 上文所討論之結構、陣列及總成可併入至電子系統中。此等電子系統可用於(例如)記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及專用模組中，且可包含多層多晶片模組。電子系統可為各種系統之任何者，諸如(例如)相機、無線裝置、顯示器、晶片組、視訊轉換器、遊戲、照明、車輛、時鐘、電視機、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等等。 除非另外指出，否則本文所描述之各種材料、物質、成分等等可藉由目前已知或尚待開發之任何適合方法(其包含(例如)原子層沈積(ALD)、化學汽相沈積(CVD)、物理汽相沈積(PVD)等等)來形成。 術語「介電」及「電絕緣」兩者可用於描述具有絕緣電性質之材料。該等術語在本發明中被視為同義的。在一些例項中利用術語「介電」及在其他例項中利用術語「電絕緣」可提供本發明內之語言變異以簡化以下申請專利範圍內之前置基礎，且不用於指示任何重要化學或電差異。 圖式中之各種實施例之特定定向僅供繪示，且在一些應用中，實施例可相對於所展示之定向旋轉。[實施方式]及以下申請專利範圍係針對具有各種特徵之間之描述關係之任何結構，不論結構是否在圖式之特定定向上或相對於此定向旋轉。 除非另外指示，否則附圖之橫截面圖僅展示橫截面之平面內之特徵且未展示橫截面之平面後方之材料以簡化圖式。 當上文將一結構指稱「在另一結構上」或「抵靠另一結構」時，其可直接在該另一結構上或亦可存在介入結構。相比而言，當將一結構指稱「直接在另一結構上」或「直接抵靠另一結構」時，不存在介入結構。 一些實施例包含一種集成記憶體，其包含一電容器陣列。該陣列具有邊緣，且沿該等邊緣之電容器係邊緣電容器。未沿該等邊緣之電容器係該陣列之內部電容器。該等邊緣電容器具有面向該等內部電容器之內邊緣且具有與該等內邊緣成對置關係之外邊緣。該等電容器具有上區域且具有位於該等上區域下方之下區域。一絕緣樑橫向延伸於該等電容器之間。該絕緣樑係沿該等電容器之該等上區域。第一空隙區域位於該絕緣樑下方，沿該等內部電容器之該等下區域，且沿該等邊緣電容器之該等內邊緣。該絕緣樑之周邊延伸部橫向延伸至該等邊緣電容器之至少部分之外部，且第二空隙區域位於該等周邊延伸部下方且沿該等邊緣電容器之該至少部分之外邊緣。 一些實施例包含一種集成記憶體，其包含電容器。該等電容器具有第一電極、第二電極及該等第一電極與該等第二電極之間之絕緣電容器材料。該等電容器具有下區域且具有位於該等下區域上方之上區域。該等電容器配置成陣列。該陣列包括邊緣，且沿該等邊緣之電容器係邊緣電容器。未沿該等邊緣之電容器係該陣列之內部電容器，該等邊緣電容器具有面向該等內部電容器之內邊緣且具有與該等內邊緣成對置關係之外邊緣。一絕緣樑橫向延伸於該等電容器之間。該絕緣樑係沿該等電容器之該等上區域。第一空隙區域位於該絕緣樑下方，沿該等內部電容器之該等下區域，且沿該等邊緣電容器之該等內邊緣。該絕緣樑之周邊延伸部橫向延伸至該等邊緣電容器之外部，且第二空隙區域位於該等周邊延伸部下方且沿該等邊緣電容器之該等外邊緣。電晶體位於該等電容器下方。該等電晶體具有第一源極/汲極區域、第二源極/汲極區域及該等第一源極/汲極區域與該等第二源極/汲極區域之間之通道區域。該等第一源極/汲極區域與該等電容器之該等第一電極電耦合。字線(即，存取線)係沿該等通道區域且沿該陣列之列延伸。位元線(即，數位線)與該等電晶體之該等第二源極/汲極區域電耦合且沿該陣列之行延伸。至少一導電板位於該陣列上方且與該等電容器之該等第二電極電耦合。一絕緣結構位於該至少一導電板上方且具有向下延伸且環繞該陣列之橫向邊緣區域。該絕緣結構之該等橫向邊緣區域藉由該等第二空隙區域來與該等邊緣電容器之該等外邊緣間隔開。 一些實施例包含一種集成總成，其包含：一第一記憶體陣列層疊，其包括第一記憶體單元，該等第一記憶體單元具有僅含有非鐵電絕緣材料之第一電容器；及一第二記憶體陣列層疊，其包括第二記憶體單元，該等第二記憶體單元具有含有鐵電絕緣材料之第二電容器。一基底支撐該第一記憶體陣列層疊及該第二記憶體陣列層疊。 一些實施例包含一種集成總成，其包含在一第一配置XTYC中具有與第一電容器電耦合之第一電晶體之一第一記憶體陣列層疊，其中X及Y係整數，T係電晶體，且C係電容器。該集成總成亦包含在一第二配置PTQC中具有與第二電容器電耦合之第二電晶體之第二記憶體陣列層疊，其中P及Q係整數，T係電晶體，且C係電容器，且其中P不同於X及/或Q不同於Y。一基底支撐該第一記憶體陣列層疊及該第二記憶體陣列層疊。 一些實施例包含一種形成一記憶體陣列之方法。形成包括延伸至一矩陣內之電容器之一總成。該等電容器具有第一電極、第二電極及該等第一電極與該等第二電極之間之絕緣電容器材料。該等電容器配置成陣列。該陣列包括邊緣，且沿該等邊緣之電容器係邊緣電容器。未沿該等邊緣之電容器係該陣列之內部電容器。該等邊緣電容器具有面向該等內部電容器之內邊緣且具有與該等內邊緣成對置關係之外邊緣。該矩陣包含位於一犧牲材料上方之一絕緣樑，該絕緣樑橫向延伸於該等電容器之間且沿該等電容器之上區域。該絕緣樑具有橫向延伸超出該等邊緣電容器之周邊延伸部。移除該犧牲材料以：在絕緣樑下方，沿該等內部電容器之下區域，且沿該等邊緣電容器之該等內邊緣形成第一空隙區域；及沿該等邊緣電容器之該等外邊緣形成第二空隙區域。至少一導電板形成於該絕緣樑上方且與該等第二電極電耦合。一絕緣結構形成於該至少一導電板上方。該絕緣結構包含沿該等邊緣電容器之該等外邊緣且藉由該等第二空隙區域與該等邊緣電容器之該等外邊緣間隔開之實質上垂直區域。
10‧‧‧建構
10a‧‧‧建構
10b‧‧‧建構
10c‧‧‧建構
10d‧‧‧建構
10e‧‧‧建構
12‧‧‧記憶體陣列區域
14‧‧‧周邊區域
16‧‧‧記憶體單元
18‧‧‧電容器
20‧‧‧電晶體
22‧‧‧陣列
24‧‧‧第一電極
26‧‧‧第二電極
28‧‧‧電容器絕緣材料
30‧‧‧邊緣電容器
31‧‧‧內邊緣/內表面
32‧‧‧內部電容器
33‧‧‧外邊緣/外表面
34‧‧‧上區域
36‧‧‧下區域
38‧‧‧絕緣樑
40‧‧‧材料
42‧‧‧中央區域
44‧‧‧周邊延伸部
46‧‧‧導電板材料
48‧‧‧導電板
50‧‧‧絕緣材料
52‧‧‧絕緣結構
54‧‧‧橫向邊緣區域/垂直區域
56‧‧‧第一空隙區域
58‧‧‧第二空隙區域
60‧‧‧絕緣材料/支撐材料
62‧‧‧絕緣支撐結構
64‧‧‧柱
66‧‧‧半導體材料
68‧‧‧第一源極/汲極區域
70‧‧‧第二源極/汲極區域
72‧‧‧通道區域
74‧‧‧閘極材料
76‧‧‧閘極絕緣體材料
78‧‧‧位元線材料
80‧‧‧層疊
82‧‧‧基底
84‧‧‧電路
86‧‧‧電路
88‧‧‧邊緣
89‧‧‧邊緣
90‧‧‧邊緣
91‧‧‧邊緣
92‧‧‧電路
94‧‧‧區域
96‧‧‧區域
98‧‧‧固體及/或半固體絕緣材料
100‧‧‧電路
102‧‧‧電路
104‧‧‧分段/區域
106‧‧‧分段/區域
200‧‧‧矩陣
202‧‧‧犧牲材料
220‧‧‧支撐柵格
222‧‧‧絕緣材料
BL-1‧‧‧位元線
BL-2‧‧‧位元線
BL-3‧‧‧位元線
BL(1)至BL(n)‧‧‧位元線
D1‧‧‧第一層疊/上層疊
D2‧‧‧第二層疊/下層疊
D1至Dn‧‧‧記憶體層疊
WL-1‧‧‧字線
WL-2‧‧‧字線
WL-3‧‧‧字線
WL-4‧‧‧字線
WL-5‧‧‧字線
WL-6‧‧‧字線
WL(1)至WL(n)‧‧‧字線
圖1係一實例性集成結構之一圖解橫截面側視圖，該實例性集成結構使一實例性記憶體陣列之一部分支撐於該記憶體陣列周邊之一區域上方。 圖2及圖3係實例性記憶體陣列之部分之俯視圖，其中圖2及圖3之視圖大體上沿由圖1中之線A-A指示之一方向向下。 圖4至圖6係實例性記憶體單元配置之圖解示意圖；其中圖4展示一1T1C配置，圖5展示一2T1C配置，且圖6展示一2T2C配置。 圖7及圖8係實例性記憶體陣列之部分之俯視圖，其中圖7及圖8之視圖大體上沿由圖1中之線B-B指示之一方向向下。 圖9係一實例性字線配置之俯視圖，其中圖9之視圖大體上沿由圖1中之線C-C指示之一方向向下。 圖10係一實例性位元線配置之俯視圖，其中圖10之視圖大體上沿由圖1中之線D-D指示之一方向向下。 圖11至圖14係集成結構中之記憶體陣列層疊之實例性配置之圖解橫截面側視圖。 圖15至圖18係一實例性方法之處理階段中之一實例性集成結構之圖解橫截面側視圖。 圖19至圖21係額外實例性集成結構之圖解橫截面側視圖。
Claims (32)
- 一種集成記憶體，其包括：一電容器陣列，該陣列包括邊緣且沿該等邊緣之電容器係邊緣電容器，未沿該等邊緣之電容器係該陣列之內部電容器，該等邊緣電容器具有面向該等內部電容器之內邊緣且具有與該等內邊緣成對置關係之外邊緣，該等電容器具有上區域且具有位於該等上區域下方之下區域；一絕緣樑，其橫向延伸於該等電容器之間，該絕緣樑係沿該等電容器之該等上區域；第一空隙區域位於該絕緣樑下方，沿該等內部電容器之該等下區域，且沿該等邊緣電容器之該等內邊緣；該絕緣樑之周邊延伸部橫向延伸至該等邊緣電容器之至少部分之外部，且第二空隙區域位於該等周邊延伸部下方且沿該等邊緣電容器之該至少部分之該等外邊緣；及一絕緣結構，其位於該電容器陣列上方且位於該絕緣樑上方，該絕緣結構具有向下延伸且位於該等邊緣電容器之該至少部分之該等外邊緣外部之橫向邊緣區域，該絕緣結構之該等橫向邊緣區域藉由該等第二空隙區域與該等邊緣電容器之該至少部分之該等外邊緣間隔開。
- 如請求項1之集成記憶體，其中該等邊緣電容器之一或多者係並非由該集成記憶體之功能記憶體單元組成之虛設結構。
- 如請求項1之集成記憶體，其中該等邊緣電容器之該至少部分係所有該等邊緣電容器。
- 如請求項3之集成記憶體，其中所有該等邊緣電容器由該集成記憶體之功能記憶體單元組成。
- 一種集成記憶體，其包括：電容器，該等電容器具有第一電極、第二電極及該等第一電極與該等第二電極之間之絕緣電容器材料，該等電容器具有下區域及位於該等下區域上方之上區域，該等電容器配置成陣列，該陣列包括邊緣且沿該等邊緣之電容器係邊緣電容器，未沿該等邊緣之電容器係該陣列之內部電容器，該等邊緣電容器具有面向該等內部電容器之內邊緣且具有與該等內邊緣成對置關係之外邊緣；一絕緣樑，其橫向延伸於該等電容器之間，該絕緣樑係沿該等電容器之該等上區域；第一空隙區域位於該絕緣樑下方，沿該等內部電容器之該等下區域，且沿該等邊緣電容器之該等內邊緣；該絕緣樑之周邊延伸部橫向延伸至該等邊緣電容器之外部，且第二空隙區域位於該等周邊延伸部下方且沿該等邊緣電容器之該等外邊緣；電晶體，其等位於該等電容器下方且具有第一區域、第二區域及該等第一區域與該等第二區域之間之通道區域，該等第一區域與該等電容器之該等第一電極電耦合；存取線，其等沿該等通道區域且沿該陣列之列延伸；數位線，其等與該等電晶體之該等第二區域電耦合且沿該陣列之行延伸；至少一導電板，其位於該陣列上方且與該等電容器之該等第二電極電耦合；及一絕緣結構，其位於該至少一導電板上方且具有向下延伸且環繞該陣列之橫向邊緣區域，該絕緣結構之該等橫向邊緣區域藉由該等第二空隙區域與該等邊緣電容器之該等外邊緣間隔開。
- 如請求項5之集成記憶體，其包括位於該絕緣樑下方且延伸於該等電容器之間之一柵格結構。
- 如請求項5之集成記憶體，其中該等邊緣電容器之一或多者係並非由該集成記憶體之功能記憶體單元組成之虛設結構。
- 如請求項5之集成記憶體，其中所有該等邊緣電容器係由該集成記憶體之功能記憶體單元組成。
- 如請求項5之集成記憶體，其中該絕緣電容器材料包括鐵電材料。
- 如請求項5之集成記憶體，其中該絕緣電容器材料僅包括非鐵電材料。
- 如請求項5之集成記憶體，其中該等第一空隙區域向下延伸至該等存取線之間。
- 如請求項11之集成記憶體，其中該等數位線位於該等存取線下方，且其中該等第一空隙區域向下延伸至該等數位線之間。
- 一種集成總成，其包括：一第一記憶體陣列層疊，其包括第一記憶體單元，該等第一記憶體單元具有僅含有非鐵電絕緣材料之第一電容器；一第二記憶體陣列層疊，其包括第二記憶體單元，該等第二記憶體單元具有含有鐵電絕緣材料之第二電容器；及一基底，其支撐該第一記憶體陣列層疊及該第二記憶體陣列層疊；該第一記憶體陣列層疊及該第二記憶體陣列層疊之至少一者具有請求項1之該電容器陣列之組態。
- 如請求項13之集成總成，其中該第一記憶體陣列層疊位於該第二記憶體陣列層疊上方。
- 如請求項13之集成總成，其中該第二記憶體陣列層疊位於該第一記憶體陣列層疊上方。
- 如請求項13之集成總成，其中該等第一電容器藉由空隙區域彼此間隔開。
- 如請求項13之集成總成，其中該等第二電容器藉由空隙區域彼此間隔開。
- 如請求項13之集成總成，其中該等第一電容器藉由該第一記憶體陣列層疊之空隙區域彼此間隔開，且其中該等第二電容器藉由該第二記憶體陣列層疊之空隙區域彼此間隔開。
- 如請求項13之集成總成，其中：該等第一記憶體單元包括在一配置XTYC中與該等第一電容器電耦合之第一電晶體，其中X及Y係整數，其中T係電晶體且C係電容器；且該等第二記憶體單元包括在該配置XTYC中與該等第二電容器電耦合之第二電晶體。
- 如請求項19之集成總成，其中該配置XTYC係1T1C。
- 如請求項13之集成總成，其中：該等第一記憶體單元包括在一第一配置XTYC中與該等第一電容器電耦合之第一電晶體，其中X及Y係整數，T係電晶體，且C係電容器；該等第二記憶體單元包括在一第二配置PTQC中與該等第二電容器電耦合之第二電晶體，其中P及Q係整數，T係電晶體，且C係電容器；且其中該第二配置包括不同於該第一記憶體單元配置之電晶體及/或電容器之一數目。
- 如請求項21之集成總成，其中該第一配置XTYC係1T1C。
- 如請求項21之集成總成，其中該第二配置PTQC係1T1C。
- 一種集成總成，其包括：一第一記憶體陣列層疊，其具有在一第一配置XTYC中與第一電容器電耦合之第一電晶體，其中X及Y係整數，T係電晶體，且C係電容器；一第二記憶體陣列層疊，其具有在一第二配置PTQC中與第二電容器電耦合之第二電晶體，其中P及Q係整數，T係電晶體，且C係電容器，其中P不同於X及/或Q不同於Y；及一基底，其支撐該第一記憶體陣列層疊及該第二記憶體陣列層疊；該第一記憶體陣列層疊及該第二記憶體陣列層疊之至少一者包括請求項1之該電容器陣列之組態。
- 如請求項24之集成總成，其中該第一配置XTYC係1T1C。
- 如請求項24之集成總成，其中該第二配置PTQC係1T1C。
- 如請求項24之集成總成，其中該等第一電容器包括鐵電絕緣材料及/或該等第二電容器包括鐵電絕緣材料。
- 一種形成一記憶體陣列之方法，其包括：形成包括延伸至一矩陣內之電容器之一總成，該等電容器具有第一電極、第二電極及該等第一電極與該等第二電極之間之絕緣電容器材料，該等電容器配置成陣列，該陣列包括邊緣且沿該等邊緣之電容器係邊緣電容器，未沿該等邊緣之電容器係該陣列之內部電容器，該等邊緣電容器具有面向該等內部電容器之內邊緣且具有與該等內邊緣成對置關係之外邊緣，該矩陣包含位於一犧牲材料上方之一絕緣樑，該絕緣樑橫向延伸於該等電容器之間且沿該等電容器之上區域，該絕緣樑具有橫向延伸超出該等邊緣電容器之周邊延伸部；移除該犧牲材料以：在該絕緣樑下方，沿該等內部電容器之下區域，且沿該等邊緣電容器之該等內邊緣形成第一空隙區域；及沿該等邊緣電容器之該等外邊緣形成第二空隙區域；使至少一導電板形成於該絕緣樑上方且與該等第二電極電耦合；及使一絕緣結構形成於該至少一導電板上方，該絕緣結構包含沿該等邊緣電容器之該等外邊緣且藉由該等第二空隙區域與該等邊緣電容器之該等外邊緣間隔開之實質上垂直區域。
- 如請求項28之方法，其中在移除該犧牲材料之前使該至少一導電板形成於該絕緣樑上方。
- 如請求項29之方法，其中在移除該犧牲材料之後使該絕緣結構形成於該至少一導電板上方。
- 如請求項28之方法，其中：該總成包括電晶體，其等位於該等電容器下方且具有第一區域、第二區域、該等第一區域與該等第二區域之間之通道區域及沿該等通道區域之閘極；該等電晶體之該等第一區域與該等電容器之該等第一電極電耦合；該等電晶體之該等閘極沿該陣列之列延伸；該矩陣之該犧牲材料位於存取線之間；且移除該犧牲材料形成向下延伸至相鄰存取線之間之該等第一空隙區域。
- 如請求項31之方法，其中：該總成包括數位線，其等位於該等電晶體下方且與該等電晶體之該等第二區域電耦合；該等數位線沿該陣列之行延伸；該矩陣之該犧牲材料位於該等數位線之間；且移除該犧牲材料形成向下延伸至相鄰數位線之間之該等第一空隙區域。
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