TWI700820B - 記憶體裝置及其製造方法 - Google Patents

Abstract

記憶體裝置包含半導體基材、堆疊結構、電荷儲存結構、阻障層、穿隧層及半導體層。堆疊結構配置在半導體基材的主表面上，且包含彼此交替堆疊的多個導電層及多個絕緣層。電荷儲存結構包含多個彎折儲存結構或多個分離的儲存區段，彎折儲存結構或分離的儲存區段與導電層的側壁相對，其中各彎折儲存結構或各分離的儲存區段，在平行主表面的一方向上實質上對準對應的導電層。阻障層至少有一局部夾置在導電層與彎折儲存結構之間或者導電層與分離的儲存區段之間。穿隧層配置在彎折儲存結構上或分離的儲存區段上。導體層配置在穿隧層上。

Description

記憶體裝置及其製造方法

本發明關於一種半導體結構及其製造方法。更具體地，本發明涉及一種具有受限的電荷儲存結構的記憶體裝置及製造記憶體裝置的方法。

半導體積體電路(IC)產業經歷了快速發展。積體電路製造技術的進步已經產生了數個世代的積體電路，而且每一世代都比上一世代製造出產品更小更複雜的電路。目前已經開發出幾種先進的技術來實現較更小的特徵尺寸，這些技術用於製造諸如快閃記憶體之類的儲存裝置。然而，存儲裝置中的記憶單元的結構及其製程並非在所有方面都令人完全滿意。例如，儲存層中的電荷有可能移動到相鄰的記憶單元。因此，本發明的其中一個優勢是提供上述相關問題的解決方案。

本發明之一態樣是提供一種記憶體裝置。此記憶體裝置包含一半導體基材、一堆疊結構、一電荷儲存結構、一阻障層、一穿隧層、以及一半導體層。半導體基材 具有一主表面。堆疊結構配置在半導體基材的主表面上，且包含彼此交替堆疊的多個導電層及多個絕緣層。電荷儲存結構包含多個彎折儲存結構或多個分離的儲存區段，彎折儲存結構或分離的儲存區段與導電層的側壁相對，其中各彎折儲存結構或各分離的儲存區段，在平行主表面的一方向上實質上對準對應的導電層。阻障層至少有一局部夾置在導電層與彎折儲存結構之間或者導電層與分離的儲存區段之間。穿隧層配置在彎折儲存結構上或分離的儲存區段上。導體層配置在穿隧層上。

在某些實施方式中，電荷儲存結構包含彎折儲存結構，且導電層的側壁相對於絕緣層的側壁凹陷，以定義出多個凹部，彎折儲存結構容置在凹部中。

在某些實施方式中，電荷儲存結構包含彎折儲存結構，且絕緣層的側壁相對於導電層的側壁凹陷，以定義出多個凹部；其中電荷儲存結構更包含多個連接部，各連接部連接彎折儲存結構中的相鄰兩者，且連接部容置在凹部中。

在某些實施方式中，電荷儲存結構包含分離的儲存區段，且導電層的側壁相對於絕緣層的側壁凹陷，以定義出多個凹部，分離的儲存區段容置在凹部中。

在某些實施方式中，電荷儲存結構包含分離的儲存區段，且導電層的側壁相對於絕緣層的多個側壁凹陷，以定義出多個凹部，凹部容置分離的儲存區段，其中部分的穿隧層及部分的半導體層位於凹部中。

在某些實施方式中，電荷儲存結構包含分離的儲存區段，且各分離的儲存區段包含一垂直部以及兩凸緣，垂直部面對所對應的導電層的側壁，所述兩凸緣從垂直部延伸出並朝向對應的導電層。

本發明的另一態樣是提供一種製造記憶體裝置的方法。此方法包含以下步驟：形成一堆疊結構，堆疊結構包含彼此交替堆疊的多個選擇性功能層及多個絕緣層，選擇性功能層及絕緣層具有各自的側壁；使選擇性功能層的側壁或絕緣層的側壁凹陷，以形成多個凹部；依序形成一阻障層以及一電荷儲存層覆蓋選擇性功能層的側壁及絕緣層的側壁，其中阻障層及電荷儲存層填充各凹部之局部，藉此在各凹部中形成一剩餘空間；形成一穿隧層於電荷儲存層上；以及形成一半導體層於穿隧層上。

在某些實施方式中，使選擇性功能層的側壁或絕緣層的側壁凹陷包含蝕刻選擇性功能層的側壁，以形成凹部，其中形成半導體層包含使半導體層填滿剩餘空間，藉此讓半導體層在剩餘空間中形成多個角。

在某些實施方式中，使選擇性功能層的側壁或絕緣層的側壁凹陷包含蝕刻絕緣層的側壁，以形成凹部。

本發明的又一態樣是提供另一種製造記憶體裝置的方法。此方法包含以下步驟：形成一堆疊結構，堆疊結構包含彼此交替堆疊的多個犧牲層及多個絕緣層，犧牲層及絕緣層具有各自的側壁；使犧牲層的側壁或絕緣層的側壁凹陷，以形成多個凹部；在形成凹部後，形成多個分 離的電荷儲存區段於犧牲層的側壁上；形成一穿隧層於分離的電荷儲存區段上；形成一半導體層於穿隧層上；移除犧牲層以形成多個空間，各空間介於兩相鄰的絕緣層之間，空間暴露出分離的電荷儲存區段；形成一阻障層內襯空間的內側表面；以及形成多個導電層於空間中。

在某些實施方式中，使犧牲層的側壁或絕緣層的側壁凹陷包含蝕刻犧牲層的側壁，以形成凹部；其中形成分離的電荷儲存區段包含選擇性地沉積分離的電荷儲存區段於犧牲層之凹陷的側壁上，各分離的電荷儲存區段具有一外側表面實質上與絕緣層的側壁齊平。

在某些實施方式中，使犧牲層的側壁或絕緣層的側壁凹陷包含蝕刻犧牲層的側壁，以形成凹部；其中形成分離的電荷儲存區段包含選擇性地沉積分離的電荷儲存區段於犧牲層之凹陷的側壁上；其中形成穿隧層包含使穿隧層局部性地充填各凹部，藉此在各凹部中形成一剩餘空間；其中形成半導體層包含使半導體層填滿剩餘空間，藉此讓半導體層在剩餘空間中形成多個角。

在某些實施方式中，使犧牲層的側壁或絕緣層的側壁凹陷包含蝕刻絕緣層的側壁，以形成凹部，其中各犧牲層具有一凸部凸出絕緣層的側壁，且各凸部具有露出的一上表面、露出的一下表面及露出的一側表面；其中形成分離的電荷儲存區段包含形成覆蓋上表面、下表面及側表面的分離的電荷儲存區段。

110‧‧‧半導體基材

111‧‧‧主表面

120‧‧‧堆疊結構

122‧‧‧選擇性功能層

122s‧‧‧側壁

122a‧‧‧空隙空間

123‧‧‧犧牲層

123a‧‧‧空隙空間

123p‧‧‧凸部

123u‧‧‧上表面

123b‧‧‧下表面

123s‧‧‧側表面

124‧‧‧絕緣層

124s‧‧‧側壁

126‧‧‧凹部

126”‧‧‧凹部

128‧‧‧剩餘空間

130‧‧‧阻障層

132‧‧‧垂直部

134‧‧‧水平部

140‧‧‧電荷儲存層

142‧‧‧彎折結構

144‧‧‧部分

150‧‧‧穿隧層

160‧‧‧半導體層

162‧‧‧角

164‧‧‧絕緣結構

170‧‧‧導電層

170s‧‧‧側壁

172‧‧‧高介電係數層

180‧‧‧介電層

180a‧‧‧剩餘部分

182‧‧‧介電結構

190‧‧‧電荷儲存區段

194‧‧‧部分

200a‧‧‧記憶體裝置

200b‧‧‧記憶體裝置

200c‧‧‧記憶體裝置

200d‧‧‧記憶體裝置

200e‧‧‧記憶體裝置

210‧‧‧電荷儲存結構

220‧‧‧彎折儲存結構

222‧‧‧垂直部分

224a、224b‧‧‧水平部分

230‧‧‧連接部

240‧‧‧儲存區段

242‧‧‧垂直部

244a、244b‧‧‧凸緣

H‧‧‧高度

T1、T2‧‧‧厚度

T3、T4‧‧‧厚度

D‧‧‧方向

第1A-1D圖繪示本發明一些實施方式之製造記憶體裝置的方法的剖面示意圖。

第2A-2G圖繪示本發明另外一些實施方式之製造記憶體裝置的方法的剖面示意圖。

第3A-3E圖繪示本發明另外一些實施方式之製造記憶體裝置的方法的剖面示意圖。

第4A-4E圖繪示本發明另外一些實施方式之製造記憶體裝置的方法的剖面示意圖。

第5A-5G圖繪示本發明另外一些實施方式之製造記憶體裝置的方法的剖面示意圖。

第6圖繪示根據本發明一些實施方式的記憶體裝置的剖面示意圖。

第7圖繪示根據本發明另外一些實施方式的記憶體裝置的剖面示意圖。

第8圖繪示根據本發明另外一些實施方式的記憶體裝置的剖面示意圖。

第9圖繪示根據本發明另外一些實施方式的記憶體裝置的剖面示意圖。

第10圖繪示根據本發明另外一些實施方式的記憶體裝置的剖面示意圖。

以下發明提供了許多不同實施方式或實例來實現所請標的之不同特徵。下文描述組件及排列之特定實施方式以簡化本揭示案。當然，此等實施方式僅為實施例且 並不意欲為限制。舉例而言，下文描述形成第一特徵在第二特徵上或上方，可包含第一特徵及第二特徵形成為直接接觸的實施方式，且亦可包含在第一特徵與第二特徵之間形成額外特徵，以使第一特徵與第二特徵為不直接接觸的實施方式。另外，本發明可在各實施方式中使用重複的元件符號及/或字母。此種重複係出於簡明性及清晰之目的，並非是指所論述之各實施方式及/或配置之間的關係。

應當理解，儘管本文使用「第一」、「第二」等術語來描述各種元件，但是這些元件不應受這些術語的限制。這些術語僅用以區別一個元件與另一個元件。例如，第一元件可以稱為第二元件；類似地，第二元件可以稱為第一元件，而不脫離實施方式的範圍。如本文使用的術語「及/或」，意義上包含一或多個相關列出項目的任一組合以及所有組合。

再者，為了便於描述，本文中使用空間相對性術語(諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及類似術語)來描述圖式中所示的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中所描繪之定向外，空間相對性術語意欲包含使用或步驟中之裝置的不同方向。此裝置可使用其他方式定向(旋轉90度或處於其他定向)，本文所使用的空間相對性描述詞彙亦應做類似的解讀。

此外，當使用「約」、「大約」等術語來描述數值或數值範圍時，該術語之目的是包含合理範圍內之數 值範圍，例如所述數值的+/-20%或本領域技術人員理解的其他數值範圍。舉例而言，術語「約5nm」包含4.0nm至6.0nm的尺寸範圍。

將理解，當元件被稱作「連接」或「耦接」至另一元件時，其可被直接連接或耦接至另一元件或可存在中介元件。相反，當元件被稱作「直接連接」或「直接耦接」至另一元件時，不存在中介元件。

第1A-1D圖繪示本發明一些實施方式之製造記憶體裝置的方法的剖面示意圖。如第1A圖所示，此方法包括形成至少一堆疊結構120的步驟(即，一個或多個堆疊)，此堆疊結構120包括彼此交替排列的多個選擇性功能層122和多個絕緣層124。堆疊結構120形成在半導體基材110上。當形成多個堆疊結構120時，相鄰的堆疊結構120之間存在空間，空間可例如為溝槽120t。在堆疊結構120中，選擇性功能層122和絕緣層124具有各自的側壁，例如側壁122s和側壁124s。在一些實施例中，選擇性功能層122可以是例如由氮化矽或類似材料所製成的犧牲層，其在後續製程中將被金屬閘極置換。然而，在另外一些實施例中，選擇性功能層122可以是多晶矽層，其在後續製程中不會被置換，且作為最終裝置中的閘極。此外，絕緣層124可由不同於選擇性功能層122的任何合適的絕緣材料所形成，例如氧化矽或類似材料。根據本發明的一些實施例，選擇性功能層122和絕緣層124的厚度可以在幾奈米到幾百奈米的範圍內。

在形成堆疊結構120之後，如第1A圖所示，使選擇性功能層122的側壁122s凹陷，以在相鄰的絕緣層124之間形成凹部126。上述凹陷製程可以藉由任何合適的製程進行，例如反應性離子蝕刻(RIE)技術或濕法蝕刻製程或其他合適的蝕刻製程。在一些實施例中，凹部126的深度D可從80埃(A)到200A，例如100-150A。

如第1B圖所示，在將選擇性功能層122的側壁122s凹陷之後，依序形成阻障層130和電荷儲存層140覆蓋選擇性功能層122之凹陷的側壁和絕緣層124的側壁124s。在一些實施例中，阻障層130和電荷儲存層140以是共形(保形)的方式來形成，使得阻障層130和電荷儲存層140僅局部性地填充凹部126。因此，在凹部126中存在剩餘空間128。應注意，由於形成凹部126，電荷儲存層140是彎折的(或彎曲的)。在一些實施例中，阻障層130可包括氧化矽、鋁摻雜的氧化矽、或摻雜其他金屬的氧化矽。在一些實施例中，電荷儲存層140可以包括氮化矽、氮氧化矽(SixOyNz)、富矽的氮化物、含有奈米顆粒的儲存層、或類似材料。具有彎折結構的電荷儲存層140提供了特定的技術效果，這將在下文中詳細描述。

之後，在電荷儲存層140上形成穿隧層150，如第1B圖所示。在一些實施例中，穿隧層150是以共形方式形成，並且穿隧層150未完全填滿剩餘空間128。在多個實施例中，穿隧層150可包括二氧化矽、氮氧化矽或類似材料或以能隙工程為概念的多層組合。

形成半導體層160於穿隧層150上。半導體層160完全填充剩餘空間128，使得半導體層160在剩餘空間128中形成多個角162。在多個實施例中，半導體層160具有一內表面(例如，半導體層160與穿隧層150之間的界面)，其與穿隧層150和電荷儲存層140是實質上共形的。半導體層160可例如由多晶矽或其他合適的半導體材料所製成。在另外一些實施例中，半導體層160的每個角162具有80度至110度的角度，例如約90度。

請注意，具有角162的半導體層160可降低記憶體裝置的操作電壓。具體而言，角162對電荷儲存層140提供相對較強的電場。因此，可以降低記憶體裝置的操作電壓。另外，具有彎折結構的電荷儲存層140可大幅高記憶體裝置的可靠性。具體的說，因為電荷儲存層140的彎折結構增加了電荷遷移的困難，所以儲存層140中的電荷傾向於被限制在凹部126(標示在第1A圖)中的彎折結構內，例如第1B圖繪示的靠近選擇性功能層122的儲存層140的部分140p。因此，即使由於半導體層160的角162之貢獻而降低操作電壓，電荷也會被限制在儲存層140D中所期望的記憶單元內。再者，在一些實施例中，可依序共形地形成阻障層130、電荷儲存層140和穿隧層150，因此製程是簡單的，這表示製程成本是具有經濟效益的。

如第1C圖所示，可以選擇性地形成絕緣結構164覆蓋半導體層160。當形成多個堆疊結構120時，絕緣結構164可以填充相鄰堆疊結構120之間的空間(例如，第 1A圖的溝槽120t)。

之後，在本發明一些實施例中，選擇性功能層124可被金屬層170置換，如第1C和1D圖所示。首先，移除選擇性功能層124，而在相鄰的兩個絕緣層124之間形成空隙空間122a，空隙空間122a暴露出阻障層130。然後，在每個空隙空間122a中形成金屬層170和高介電係數層172。請留意，高介電係數層172對於第1D圖所示的記憶體裝置不是必需的。在多個實施例中，金屬層170可包括氮化鈦、銅、鎢或鉑或類似材料。

第2A-2G圖繪示本發明另外一些實施方式之製造記憶體裝置的方法的剖面示意圖。下文中使用重複的元件編號來表示相同或相似的元件特徵，並且前文所述的實施方式或實施例可以適用於下文的實施方式或實施例。如第2A圖所示，此方法包括形成至少一堆疊結構120的步驟(即，一個或多個堆疊)，此堆疊結構120包括彼此交替排列的多個選擇性功能層122和多個絕緣層124。堆疊結構120可以與前文關於第1A圖所述的內容相同或相似，因此不再重複。

在形成堆疊結構120之後，如第2A圖所示，使絕緣層124的側壁24s凹陷，而在相鄰的選擇性功能層122之間形成凹部126”。上述的凹陷製程可以與前文關於第1A-1D圖所述的內容相似或相同，在此不再重複詳細描述。

如第2B圖所示，依序形成阻障層130和電荷儲存層140於選擇性功能層122的側壁和絕緣層124的凹陷的 側壁上。阻障層130和電荷儲存層140僅部分地填充凹部126”，從而在凹部126”中形成剩餘空間128。

應注意，由於凹部126”的形成，電荷儲存層140是彎折的(或彎曲的)。具有彎折結構142的電荷儲存層140提供了特定的技術效果。具體而言，如前文關於第1A-1D圖所述，彎折結構142大幅提高了記憶體裝置的可靠性。因為電荷儲存層140的彎折結構142增加了電荷遷移的困難性，所以電荷儲存層140中的電荷較容易於被限制在彎曲結構內。因此，電荷被限制在電荷儲存層140中所期望的記憶單元。

如第2C圖所示，在一些實施例中，形成介電層180覆蓋電荷儲存層140並填滿剩餘空間128。之後，如第2D圖所示，移除電介質層180的多餘的部分，而暴露出電荷儲存層140的部分144，但是介電層180的剩餘部分180a仍填充剩餘空間128。在一些實施例中，電荷儲存層140的剩餘部分180a和暴露部分144大致上構成平坦的垂直表面。然後，如第2E圖所示，形成穿隧層150於電荷儲存層140及介電層180的剩餘部分180a上。之後，形成半導體層160於穿隧層150上。

如第2F圖所示，可以選擇性地形成絕緣結構164覆蓋半導體層160。當形成多個堆疊結構120時，絕緣結構164可以填充相鄰的兩個堆疊結構120之間的空間，例如第1A圖所示的溝槽120t。之後，在一些實施例中，選擇性功能層124可以被金屬層170置換，如第2F圖和第2G圖 所示。如圖所示，先移除選擇性功能層124，而在相鄰的絕緣層124之間形成空隙空間122a，空隙空間暴露出阻障層130。此後，在每個空隙空間122a中形成金屬層170和高介電係數層172。請注意，高介電係數層172對於第2G圖所示的記憶體裝置不是必需的。

根據上述第1A-1D圖及第2A-2G圖的各種實施例，本發明的某些實施方式提供一種製造記憶體裝置的方法。此方法包含以下步驟：形成堆疊結構(例如堆疊結構120)，堆疊結構包含彼此交替堆疊的多個選擇性功能層及多個絕緣層；使選擇性功能層(例如第1A圖的選擇性功能層122)的側壁或絕緣層(例如第2A圖的絕緣層124)的側壁凹陷，以形成多個凹部(例如第1A圖的凹部126或第2A圖的凹部126”)；依序形成阻障層(例如阻障層130)以及電荷儲存層(例如電荷儲存層140)覆蓋選擇性功能層的側壁及絕緣層的側壁，其中阻障層及電荷儲存層填充各凹部之局部，藉此在各凹部中形成一剩餘空間；形成穿隧層(例如穿隧層150)於電荷儲存層上；以及形成半導體層(例如半導體層160)於穿隧層上。

第3A-3E圖繪示本發明另外一些實施方式之製造記憶體裝置的方法的剖面示意圖。下文中使用重複的元件編號來表示相同或相似的元件特徵，並且前文所述的實施方式或實施例可以適用於下文的實施方式或實施例。如第3A圖所示，此方法包括形成至少一堆疊結構120的步驟(即，一個或多個堆疊)，此堆疊結構120包括彼此交替排 列的多個犧牲層123和多個絕緣層124。在堆疊結構120中，犧牲層123及絕緣層124具有各自的側壁，例如側壁123s和側壁124s。在一些實施例中，犧牲層123包括多晶矽或由多晶矽組成。在又一些實施例中，絕緣層124包括氧化矽或由氮氧化矽組成。在形成堆疊結構120之後，使犧牲層123的側壁123s凹陷，而形成多個凹部126。

如第3B圖所示，在犧牲層123的凹陷側壁上形成多個分離的電荷儲存區段190。在一些實施例中，藉由選擇性沉積製程形成分離的電荷儲存區段190，而在犧牲層123的凹陷側壁上形成分離的電荷儲存區段190。在多個實施例中，分離的電荷儲存區段190包括氮化矽或由氮化矽組成，可以僅選擇性地沉積在某些材料上(例如多晶矽)，而不會形成在絕緣層124的側壁124s上。也就是說，電荷儲存區段190的選擇性的沉積材料自動地或自然地對準犧牲層123。此外，相鄰的電荷儲存區段190之間被一個對應的絕緣層124隔開。在一些實施例中，分離的電荷儲存區段190填滿凹部126，並且每個分離的電荷儲存區段190的外表面實質上是對齊絕緣層124的側壁124s。請注意，每個分離的電荷儲存區段190的高度H由犧牲層123的厚度所決定，所以可精準地形成電荷儲存區段190。

如第3C圖所示，在分離的電荷儲存區段190上形成穿隧層150，並且穿隧層150覆蓋絕緣層124的側壁。之後，在穿隧層150上形成半導體層160。

如第3D圖所示，可以選擇性地形成絕緣結構 164覆蓋半導體層160。若形成多個堆疊結構120時，絕緣結構164可填充在相鄰的堆疊結構120之間的空間。然後，移除犧牲層123，而形成多個空隙空間123a。每個空隙空間123a位於相鄰的兩個絕緣層124之間。在一些實施例中，這些分離的電荷儲存區段190經由空隙空間123a而露出。

如第3E圖所示，形成阻障層130內襯在空隙空間123a的內側表面上。在一些實施例中，阻障層130接觸這些露出的電荷儲存區段190。之後，在每個空隙空間123a中形成導電層170和高介電係數層172。由於阻障層130是在形成導電層170之前形成，因此導電層170的厚度T1小於電荷儲存區段190的高度H(標示在第3B圖)。在多個實施例中，電荷儲存區段190的高度H與導電層的厚度T1之間的差異實質上等於或大於阻障層130的厚度T2的2倍。

還請注意，分離的電荷儲存區段190提供了特定的技術效果。特別是，因為每個分離的電荷儲存區段190是獨立的，並且彼此分開，各個分離的電荷儲存區段190可以將電荷限制在其中，而且電荷移動到相鄰的儲存單元的可能性被最小化。因此，記憶體裝置的可靠性可以大幅提高。

第4A-4E圖繪示本發明另外一些實施方式之製造記憶體裝置的方法的剖面示意圖。下文中使用重複的元件編號來表示相同或相似的元件特徵，並且前文所述的實施方式或實施例可以適用於下文的實施方式或實施例。 如第4A圖所示，此方法包括形成至少一堆疊結構120的步驟，此堆疊結構120包括彼此交替排列的多個犧牲層123和多個絕緣層124。堆疊結構120可以與前文關於第3A圖所述的相似或相同，因此不再重複敘述。在形成堆疊結構120之後，將犧牲層123的側壁123s凹陷，而形成多個凹部126。

如第4B圖所示，在犧牲層123的凹陷側壁上形成多個分離的電荷儲存區段190。第4B圖的分離的電荷儲存區段190可以藉由前文關於第3B圖所述的方法來形成。每個分離的電荷儲存區段190的高度H由犧牲層123的厚度所決定。請注意，第4B圖所示的分離的電荷儲存區段沒有完全填滿凹部126。舉例而言，第4A圖所示的凹部126的深度D可以大於第3A圖所示的凹部126的深度D。因此，在第4B圖中，電荷儲存區段190可以形成到所需要的厚度，並且凹部126未被完全填滿。

如第4C圖所示，形成穿隧層150於分離的電荷儲存區段190上，並且覆蓋絕緣層124的側壁。穿隧層150填充凹部126的局部，因此凹部126中存在剩餘空間128。之後，形成半導體層160於穿隧層150上。半導體層160完全填滿剩餘空間128(及/或凹部126)，使得半導體層160在剩餘空間128中具有多個角162。半導體層160的角162具有降低記憶體裝置之操作電壓的技術效果，因為半導體層160的角162產生相對較強的電場，如前文關於第1A-1D圖的實施方式所述。

如第4D圖所示，可以選擇性地形成絕緣結構 164覆蓋半導體層160。然後，移除犧牲層123，而形成多個空隙空間123a。每個空隙空間123a位於相鄰的兩個絕緣層124之間，並且分離的電荷儲存區段190經由空隙空間123a而露出。

如第4E圖所示，形成阻障層130內襯在空隙空間123a的內側表面上。在一些實施例中，阻障層130接觸露出的電荷儲存區段190。之後，在每個空隙空間123a中形成導電層170和高介電係數層172。由於阻障層130是在形成導電層170之前形成，因此導電層170的厚度T1小於電荷儲存區段190的高度H(標示在第4B圖)。在多個實施例中，電荷儲存區段190的高度H與導電層的厚度T1之間的差異實質上等於或大於阻障層130的厚度T2的2倍。

第5A-5G圖繪示本發明另外一些實施方式之製造記憶體裝置的方法的剖面示意圖。下文中使用重複的元件編號來表示相同或相似的元件特徵，並且前文所述的實施方式或實施例可以適用於下文的實施方式或實施例。如第5A圖所示，此方法包括形成至少一堆疊結構120的步驟，此堆疊結構120包括彼此交替排列的多個犧牲層123和多個絕緣層124。堆疊結構120可以與前文關於第3A圖所述的相似或相同，因此不再重複敘述。在形成堆疊結構120之後，使絕緣層124的側壁124s凹陷，而形成多個凹部126。在形成凹部126之後，每個犧牲層123具有凸部123p，突出於絕緣層124的凹陷側壁。各個犧牲層123的凸部123p具有暴露出的上表面123u，暴露的下表面123b和暴露的側表面 123s。

如第5B圖所示，形成多個分離的電荷儲存區段190覆蓋暴露的上表面123u、下表面123b和側表面123s。在一些實施例中，使用選擇性沉積製程來形成分離的電荷儲存區段190，而在犧牲層123的露出表面上形成分離的電荷儲存區段190。在多個實施例中，分離的電荷儲存區段190包括氮化矽或由氮化矽組成，其可以僅選擇性地沉積在諸如多晶矽的某些材料上，其中沉積的材料不會形成在絕緣層124上。也就是說，分離的電荷儲存區段190是沉積覆蓋犧牲層123的凸部123p。請注意，各個分離的電荷儲存區段190的高度H大於各個犧牲層的厚度T4。

如第5C圖所示，形成介電層180覆蓋分離的電荷儲存區段190，並完全填充凹部126(標示在第5A圖中)。

如第5D圖所示，移除介電層180的多餘部分，而暴露出分離的電荷儲存區段190的部分194。介電層180的剩餘部分180a仍然填充凹部126。

如第5E圖所示，形成穿隧層150於分離的電荷儲存區段190上，並覆蓋介電層180的剩餘部分180a。然後，形成半導體層160於穿隧層150上，並且可以選擇性地形成絕緣結構164於半導體層160上。

如第5F圖所示，移除犧牲層123，而形成多個空隙空間123a。各個空隙空間123a位於相鄰的絕緣層124之間。分離的電荷儲存區段190經由空隙空間123a而露出。

如第5G圖所示，形成阻障層130內襯在空隙空 間123a的內側表面上。在一些實施例中，阻障層130與露出的電荷儲存區段190接觸。之後，在每個空隙空間123a中形成導電層170和高介電係數層172。應注意，每個分離的電荷儲存區段190的高度H(標示在第5B圖)大於對應的阻障層130、導電層170及高介電係數層172的總厚度T3。

根據上述第3A-3E圖、第4A-4E圖、及第5A-5G圖所述的各種實施方式，本發明的實施方式提供一種製造記憶體裝置的方法。此方法包含以下步驟：形成一堆疊結構(堆疊結構120)，此堆疊結構包含彼此交替堆疊的多個犧牲層(例如犧牲層123)及多個絕緣層(例如絕緣層124)；使該些犧牲層的該些側壁(例如第3A圖及第4A圖的犧牲層123的側壁123s)或該些絕緣層的該些側壁(例如第5A圖的絕緣層124的側壁124s)凹陷，以形成多個凹部(例如凹部126)；在形成該些凹部後，形成多個分離的電荷儲存區段(例如分離的電荷儲存區段190)於該些犧牲層的該些側壁上；形成一穿隧層(例如穿隧層150)於該些分離的電荷儲存區段上；形成一半導體層(例如半導體層160)於該穿隧層上；移除該些犧牲層(例如犧牲層123)以形成多個空間(例如空隙空間123a)，各該空間介於兩相鄰的該些絕緣層之間，該些空間暴露出該些分離的電荷儲存區段；形成一阻障層(例如阻障層130)內襯該些空間的內側表面；以及形成多個導電層(例如導電層170)於該些空間中。

本發明的另一態樣是提供一種記憶體裝置。第6圖繪示根據本發明一些實施方式的記憶體裝置200a的剖 面示意圖。記憶體裝置200a例如為三維NAND快閃記憶體。記憶體裝置200a包括半導體基材110、至少一堆疊結構120、電荷儲存結構210、阻障層130、穿隧層150以及半導體層160。

半導體基材110具有主表面111，其上建構有多個記憶單元。舉例而言，半導體基材110可包含矽。在某些實施方式中，半導體基材110可包含其他元素半導體，例如鍺。在另外某些實施方式中，半導體基材110可以包含合金半導體，例如矽鍺、碳化矽鍺等。在又一些實施方式中，半導體基材110可以包含絕緣體上半導體(SOI)結構。在又一些實施方式中，半導體基材110可以包含覆蓋半導體材料的磊晶層。

堆疊結構120設置在半導體基材110的主表面111上。堆疊結構120包括交替配置的多個導電層170以及多個絕緣層124。導電層170的側壁170s相對於絕緣層124的側壁124s凹陷，以定義出多個凹部126。導電層170可由摻雜或非摻雜的多晶矽所製成，或者導電層170可由諸如氮化鈦、銅、鎢、或鉑等金屬材料所製成。本發明並不以此為限，本領域人員可依照實際需求做選擇。在一些實施方式中，絕緣層124可由任何合適的材料所製成，例如氧化矽或類似材料。

電荷儲存結構210包括多個彎折儲存結構220及多個連接部230(連接部230是選擇性地配置，並非必要)。當電荷儲存結構210包括連接部230時，各個連接部 230連接相鄰的彎折儲存結構220。彎折儲存結構220與導電層170的側壁170s相對(或面對)設置。具體的說，各個彎折儲存結構220在平行主表面111的方向D上實質上對準相對應的一個導電層170。各個彎折儲存結構220至少部分地容置在相對應的一個凹部126中。在一些實施例中，各個彎折儲存結構220包括一垂直部分222和兩個水平部分224a、224b。水平部分224a、224b從垂直部分222的相對兩側延伸出，並朝向遠離相鄰之導電層170的方向延伸。每個垂直部分222在方向D上實質上對準相鄰(或相對應)的導電層170。此外，當包含連接部230時，連接部230在方向D上實質上對準相鄰的絕緣層124。

阻障層130至少有一局部插置在導電層170和彎折儲存結構220之間。在一些實施例中，阻障層130覆蓋絕緣層124的側壁124s並延伸進入在凹部126中。在凹部126內的阻障層130的部分位於導電層170與彎折儲存結構220的垂直部分222之間。在一些實施例中，阻障層130與電荷儲存結構210是共形(保形)的。

穿隧層150設置在電荷儲存結構210上。在一些實施例中，穿隧層150覆蓋彎折儲存結構。在一些實施例中，穿隧層150與電荷儲存結構210是共形(保形)的。

半導體層160設置在穿隧層150上。半導體層160具有多個角162。每個角162位於彎折儲存結構220的垂直部分222與水平部分224a、224b界定的空間內。在一些實施例中，半導體層160的各個角162具有80度到110度的 角度，例如大約90度。記憶體裝置200a的其他特徵可參考前文關於第1A-1D圖所述的實施方式。

如上所述，具有角162的半導體層160可降低記憶體裝置的操作電壓。具體而言，角162對彎折儲存結構220提供相對較強的電場。因此，可以降低記憶體裝置200a的操作電壓。另外，彎折儲存結構220可大幅提高記憶體裝置200a的可靠性。具體而言，因為彎折儲存結構220的轉角增加了電荷遷移的困難，所以電荷傾向於被限制在彎折儲存結構220的垂直部分222。所以，電荷會被限制在所期望的記憶單元內。

第7圖繪示根據本發明的一些實施方式的記憶體裝置200b的剖面示意圖。記憶體裝置200b包括半導體基材110、至少一堆疊結構120、電荷儲存結構210、阻障層130、穿隧層150以及半導體層160。

堆疊結構120設置在半導體基材110的主表面111上。堆疊結構120包括交替配置的多個導電層170以及多個絕緣層124。第7圖所示的堆疊結構120與第6圖所示的堆疊結構120的不同之處在於，第7圖的堆疊結構120的絕緣層124的側壁124s相對於導電層170的側壁170s凹陷，而定義出多個凹部126。

電荷儲存結構210包括多個彎折儲存結構220及多個連接部230(連接部230是選擇性地配置，並非必要)。當電荷儲存結構210包括連接部230時，各個連接部230連接相鄰的彎折儲存結構220，且容置在其中一個凹部 126中。各個彎折儲存結構220在平行主表面111的方向D上實質上對準相對應的一個導電層170。各個彎折儲存結構220包括一垂直部分222和兩個水平部分224a、224b。水平部分224a、224b從垂直部分222的相對兩側延伸出，並朝向對應的導電層170延伸。這兩個水平部分224a、224b位在相對應的導電層170的相對兩側。

阻障層130至少有一局部插置在導電層170和彎折儲存結構220之間。在一些實施例中，阻障層130覆蓋絕緣層124的側壁124s。阻障層130的一些部分位於導電層170與彎折儲存結構220的垂直部分222之間。在一些實施例中，阻障層130與電荷儲存結構210是共形(保形)的。

在一些實施例中，記憶體裝置200b還包括位在電荷儲存結構210上的介電結構182，並且介電結構182填充凹部126。根據一些實施例，各個介電結構182的表面與彎折儲存結構220的垂直部分222的表面實質上對齊或齊平。

穿隧層150設置在彎折儲存結構220上。在一些實施例中，穿隧層150與彎折儲存結構220的垂直部分222接觸，並進一步覆蓋介電結構182。

半導體層160設置在穿隧層150上。記憶體裝置200b的其他特徵可參考前文關於第2A-2D圖所述的實施方式。

第8圖繪示根據本發明一些實施方式的記憶體裝置200c的剖面示意圖。記憶體裝置200c包括半導體基材 110、至少一堆疊結構120、多個分離的儲存區段240、阻障層130、穿隧層150以及半導體層160。

堆疊結構120設置在半導體基材110的主表面111上。再者，堆疊結構120包括交替配置的多個導電層170以及多個絕緣層124。導電層170的側壁170s相對於絕緣層124的側壁124s凹陷，以定義出多個凹部126。

分離的儲存區段240與導電層170的側壁170s相對。換句話說，各個分離的儲存區段240在平行主表面111的方向D上實質上對準相對應的一個導電層170。分離的儲存區段240容置在凹部126中。在某些實施例中，各個分離的儲存區段240的側壁240s與絕緣層124的側壁124s實質上齊平或對齊。在另外某些實施例中，各個分離的儲存區段240的高度H大於各導電層170的厚度T1。

阻障層130至少有一局部插置在導電層170與分離的儲存區段240之間。在一些實施例中，阻障層130包括多個垂直部132及多個水平部134，水平部134連接到垂直部132。根據一些實施例，各個垂直部132面對相對應的導電層170的側壁170s，且各個水平部134位於相鄰的導電層170與絕緣層124之間。

穿隧層150設置在分離的儲存區段240上。在一些實施例中，穿隧層150覆蓋分離的儲存區段240的側壁240s以及絕緣層124的側壁124s。

半導體層160設置在穿隧層150上。記憶體裝置200c的其他特徵可參考前文關於第3A-3E圖所述的實施方 式。

如前文所述，各個分離的儲存區段240可以將電荷限制在其中，並且電荷遷移到相鄰儲存單元的可能性被最小化，因為每個分離的儲存區段240是各自獨立的，並且彼此分開。因此，記憶體裝置的可靠性可顯著提高。

第9圖繪示根據本發明一些實施方式的記憶體裝置200d的剖面示意圖。記憶體裝置200d包括半導體基材110、至少一堆疊結構120、多個分離的儲存區段240、阻障層130、穿隧層150以及半導體層160。

堆疊結構120設置在半導體基材110的主表面111上。再者，堆疊結構120包括交替配置的多個導電層170以及多個絕緣層124。導電層170的側壁170s相對於絕緣層124的側壁124s凹陷，以定義出多個凹部126。

分離的儲存區段240與導電層170的側壁170s相對設置。換句話說，各個分離的儲存區段240在平行主表面111的方向D上實質上對準相對應的一個導電層170。分離的儲存區段240容置在凹部126中。在第9圖繪示的實施例中，各個分離的儲存區段240的側壁240s相對於絕緣層124的側壁124s凹陷。在一些實施例中，各個分離的儲存區段240的高度H大於各個導電層170的厚度T1。

阻障層130至少有一局部插置在導電層170與分離的儲存區段240之間。第9圖的阻障層130的具體實施方式可與第8圖的阻障層130相同或相似，此處不在贅述。

穿隧層150設置在分離的儲存區段240上。在一 些實施例中，穿隧層150覆蓋分離的儲存區段240的側壁240s以及絕緣層124的側壁124s。在一些實施例中，穿隧層150覆蓋絕緣層124的側壁124s，並且延伸進入凹部126中而覆蓋分離的儲存區段240的側壁240s。穿隧層150沒有完全填充凹部126，因此在各個凹部126中存在剩餘空間128。

半導體層160設置在穿隧層150上。在一些實施例中，半導體層160完全填滿剩餘空間128，使得半導體層160在剩餘空間128中具有多個角162。記憶體裝置200d的其他特徵可參考前文關於第4A-4E圖所述的實施方式。

如前文所述，具有角162的半導體層160可降低記憶體裝置200d的操作電壓。具體而言，角162對分離的儲存區段240提供相對較強的電場。因此，可以降低記憶體裝置200d的操作電壓。另外，因為每個分離的儲存區段240是獨立的，並且彼此分開，各個分離的儲存區段240可以將電荷限制在其中，而且電荷移動到相鄰的儲存單元的可能性被最小化。因此，記憶體裝置200d的可靠性可以大幅提高。

第10圖繪示根據本發明一些實施方式的記憶體裝置200e的剖面示意圖。記憶體裝置200d包括半導體基材110、至少一堆疊結構120、多個分離的儲存區段240、阻障層130、穿隧層150以及半導體層160。

堆疊結構120設置在半導體基材110的主表面111上。再者，堆疊結構120包括交替配置的多個導電層170 以及多個絕緣層124。

分離的儲存區段240與導電層170的側壁170s相對設置。在一些實施例中，各個分離的儲存區段240在平行主表面111的方向D上實質上對準相對應的一個導電層170。根據某些實施例，各個分離的儲存區段240包括垂直部242以及由垂直部242的相對邊緣延伸出的兩個凸緣244a、244b。垂直部242面對相對應之導電層170的側壁170s。這兩個凸緣244a，244b從垂直部242朝向對應的導電層170延伸。

阻障層130至少有一局部插置在導電層170與分離的儲存區段240之間。在一些實施例中，阻障層130包括多個垂直部132及多個水平部134，水平部134連接到垂直部132。根據一些實施例，各個垂直部132面對相對應的導電層170的側壁170s，並且在對應的導電層170與分離的儲存區段240的垂直部242之間垂直地延伸。另一方面，各個水平部134位於相鄰的導電層170與絕緣層124之間。此外，水平部134橫向地延伸越過絕緣層124的側壁124s。

記憶體裝置200e可以選擇性地更包含多個介電結構182，設置在兩相鄰的分離的儲存區段240之間。根據一些實施例，每個介電結構182具有表面182s，且各表面182s與分離的儲存區段240的垂直部分242的外表面242s實質上齊平或對齊。

穿隧層150設置在分離的儲存區段240上。在一 些實施例中，穿隧層150與分離的儲存區段240的垂直部242接觸，並進一步覆蓋介電結構182。

半導體層160設置在穿隧層150上。記憶體裝置200e的其他特徵可參考前文關於第5A-5G圖所述的實施方式。

如前文所述，各個分離的儲存區段240可以將電荷限制在其中，並且電荷遷移到相鄰儲存單元的可能性被最小化，因為每個分離的儲存區段240是各自獨立的，並且彼此分開。因此，記憶體裝置200e的可靠性可顯著提高。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200d‧‧‧記憶體裝置

110‧‧‧半導體基材

111‧‧‧主表面

120‧‧‧堆疊結構

124‧‧‧絕緣層

124s‧‧‧側壁

126‧‧‧凹部

128‧‧‧剩餘空間

130‧‧‧阻障層

150‧‧‧穿隧層

160‧‧‧半導體層

162‧‧‧角

170‧‧‧導電層

170s‧‧‧側壁

240‧‧‧儲存區段

240s‧‧‧側壁

D‧‧‧方向

H‧‧‧高度

T1‧‧‧厚度

Claims (8)

1. 一種記憶體裝置，包含：一半導體基材，具有一主表面；一堆疊結構，配置在該半導體基材的該主表面上，且包含彼此交替堆疊的多個導電層及多個絕緣層；一電荷儲存結構，包含連續的多個彎折儲存結構，該些彎折儲存結構與該些導電層的多個側壁相對，其中各該彎折儲存結構在平行該主表面的一方向上實質上對準該些導電層的對應一者；一阻障層，夾置在該些導電層與該些彎折儲存結構之間；一穿隧層，配置在該些彎折儲存結構上；以及一半導體層，配置在該穿隧層上。
2. 如請求項1所述的記憶體裝置，其中該些導電層的該些側壁相對於該些絕緣層的多個側壁凹陷以定義出多個凹部，該些彎折儲存結構容置在該些凹部中。
3. 如請求項1所述的記憶體裝置，其中該些絕緣層的多個側壁相對於該些導電層的該些側壁凹陷，以定義出多個凹部，其中該電荷儲存結構更包含多個連接部，各該連接部連接該些彎折儲存結構中的相鄰兩者，且該些連接部容置在該些凹部中。
4. 一種記憶體裝置，包含： 一半導體基材，具有一主表面；一堆疊結構，配置在該半導體基材的該主表面上，且包含彼此交替堆疊的多個導電層及多個絕緣層；一電荷儲存結構，包含多個分離的儲存區段，該些分離的儲存區段在平行該主表面的一方向上實質上對準該些導電層的對應一者，且各該分離的儲存區段包含一垂直部以及兩凸緣，該垂直部面對所對應的該導電層的該側壁，所述兩凸緣從該垂直部延伸出並朝向對應的該導電層；一阻障層，至少局部地夾置在該些導電層與該些分離的儲存區段之間；一穿隧層，配置在該些分離的儲存區段上；以及一半導體層，配置在該穿隧層上。
5. 一種製造記憶體裝置的方法，包含：形成一堆疊結構，該堆疊結構包含彼此交替堆疊的多個選擇性功能層及多個絕緣層，該些選擇性功能層及該些絕緣層具有各自的側壁；使該些選擇性功能層的該些側壁或該些絕緣層的該些側壁凹陷，以形成多個凹部；依序形成一阻障層以及一電荷儲存層連續地覆蓋該些選擇性功能層的該些側壁及該些絕緣層的該些側壁，其中該阻障層及該電荷儲存層連續地填充各該凹部之局部，藉此在各該凹部中形成一剩餘空間；形成一穿隧層於該電荷儲存層上；以及形成一半導體層於該穿隧層上。
6. 如請求項5所述的方法，其中使該些選擇性功能層的該些側壁或該些絕緣層的該些側壁凹陷包含蝕刻該些選擇性功能層的該些側壁，以形成該些凹部，其中形成該半導體層包含使該半導體層填滿該些剩餘空間，藉此讓該半導體層在該些剩餘空間中形成多個角。
7. 如請求項5所述的方法，其中使該些選擇性功能層的該些側壁或該些絕緣層的該些側壁凹陷包含蝕刻該些絕緣層的該些側壁，以形成該些凹部。
8. 一種製造記憶體裝置的方法，包含：形成一堆疊結構，該堆疊結構包含彼此交替堆疊的多個犧牲層及多個絕緣層，該些犧牲層及該些絕緣層具有各自的側壁；使該些絕緣層的該些側壁凹陷，以形成多個凹部；在形成該些凹部後，形成多個分離的電荷儲存區段於該些犧牲層的該些側壁上；形成一穿隧層於該些分離的電荷儲存區段上；形成一半導體層於該穿隧層上；移除該些犧牲層以形成多個空間，各該空間介於兩相鄰的該些絕緣層之間，該些空間暴露出該些分離的電荷儲存區段；形成一阻障層內襯該些空間的內側表面；以及形成多個導電層於該些空間中。

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