CN110168726A - 集成存储器、集成组合件及形成存储器阵列的方法 - Google Patents

集成存储器、集成组合件及形成存储器阵列的方法 Download PDF

Info

Publication number
CN110168726A
CN110168726A CN201780082408.XA CN201780082408A CN110168726A CN 110168726 A CN110168726 A CN 110168726A CN 201780082408 A CN201780082408 A CN 201780082408A CN 110168726 A CN110168726 A CN 110168726A
Authority
CN
China
Prior art keywords
capacitor
memory
array
along
fringe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780082408.XA
Other languages
English (en)
Inventor
D·V·N·拉马斯瓦米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110168726A publication Critical patent/CN110168726A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Ceramic Engineering (AREA)

Abstract

一些实施例包含具有电容器阵列的集成存储器。所述阵列具有边缘。沿所述边缘的所述电容器是边缘电容器，且所述其它电容器是内部电容器。所述边缘电容器具有面向所述内部电容器的内边缘，且具有与所述内边缘成对置关系的外边缘。绝缘梁横向延伸在所述电容器之间。所述绝缘梁沿所述电容器的上区域。第一空隙区域位于所述绝缘梁下方，沿所述内部电容器的下区域，且沿所述边缘电容器的所述内边缘。所述绝缘梁的外围延伸部从所述边缘电容器向外横向延伸，且第二空隙区域位于所述外围延伸部下方且沿所述边缘电容器的所述外边缘。一些实施例包含具有彼此上下堆叠的两个或更多个存储器阵列组的集成组合件。一些实施例包含形成存储器阵列的方法。

Description

集成存储器、集成组合件及形成存储器阵列的方法
技术领域
本发明涉及集成存储器、集成组合件及形成存储器阵列的方法。存储器阵列可包含个别地包括电容器及晶体管的存储器单元。
背景技术
存储器是一种类型的集成电路且在计算机系统中用于存储数据。存储器可被制造成个别存储器单元的一或多个阵列。存储器单元可使用数字线(其也可被称为位线、数据线、感测线或数据/感测线)及存取线(其也可被称为字线)被写入或读取。数字线可将沿阵列的列的存储器单元导电地互连，且存取线(即，字线)可将沿阵列的行的存储器单元导电地互连。可通过数字线及存取线的组合唯一地寻址每一存储器单元。
存储器单元可为易失性的或非易失性的。非易失性存储器单元可长时间存储数据，包含在计算机关闭时。易失性存储器会损耗且因此需要被刷新/重写，在许多情况下为每秒多次再新/重写。无论如何，存储器单元都经配置以将存储器保持或存储为至少两种不同可选状态。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两种信息电平或状态。
电容器是一种类型的可用于存储器单元中的电子组件。电容器具有由电绝缘材料分开的两个电导体。作为电场的能量可静电地存储在此类材料内。取决于绝缘体材料的成分，存储场将为易失性的或非易失性的。例如，仅包含SiO2的电容器绝缘体材料将为易失性的。一种类型的非易失性电容器是具有铁电材料作为绝缘材料的至少部分的铁电电容器。铁电材料以具有两种稳定极化状态为特征且由此可包括电容器及/或存储器单元的可编程材料。铁电材料的极化状态可因施加合适编程电压而改变且在移除编程电压之后保留(至少达一段时间)。每一极化状态具有彼此不同的电荷存储电容，且所述电荷存储电容理想地可用来写入(即，存储)及读取存储器状态而不会使极化状态反转，直到期望使此类极化状态反转。较不令人满意的是，在具有铁电电容器的一些存储器中，读取存储器状态的动作可使极化反转。因此，在确定极化状态后，就进行存储器单元的重写以使存储器单元在其确定之后立即进入预读取状态。无论如何，结合铁电电容器的存储器单元由于形成电容器的部分的铁电材料的双稳态特性而理想地为非易失性的。其它可编程材料可用作电容器绝缘体以致使电容器为非易失性的。
附图说明
图1是实例集成结构的图解横截面侧视图，所述实例集成结构具有实例存储器阵列的部分，所述实例存储器阵列支撑在所述存储器阵列外围的区域上方。
图2及3是实例存储器阵列的部分的俯视图，其中图2及3的视图沿由图1中的线A-A指示的方向大体上向下。
图4到6是实例存储器单元布置的图解示意图；其中图4展示1T1C布置，图5展示2T1C布置，且图6展示2T2C布置。
图7及8是实例存储器阵列的部分的俯视图，其中图7及8的视图沿由图1中的线B-B指示的方向大体上向下。
图9是实例字线布置的俯视图，其中图9的视图沿由图1中的线C-C指示的方向大体上向下。
图10是实例位线布置的俯视图，其中图10的视图沿由图1中的线D-D指示的方向大体上向下。
图11到14是集成结构中的存储器阵列组的实例布置的图解横截面侧视图。
图15到18是实例方法的处理阶段时的实例集成结构的图解横截面侧视图。
图19到21是额外实例集成结构的图解横截面侧视图。
具体实施方式
一些实施例包含集成存储器，其具有包括电容器的存储器单元。所述电容器经布置成阵列。空隙区域设置在所述阵列的电容器之间以提供邻近电容器之间的隔离。与固体或半固体绝缘材料相比，空隙区域可提供邻近电容器之间的较佳隔离。具体来说，如果利用固体或半固体绝缘材料，那么跨邻近电容器可存在有问题的电容耦合。电容耦合可由于存储器单元电容器的电容状态在邻近电容器被编程或以其它方式存取时受到干扰而造成从存储器单元损失数据。利用邻近电容器之间的空隙区域可减轻或甚至完全防止跨邻近电容器的有问题的电容耦合。在一些实施例中，电容器可包括铁电绝缘材料，且在一些实施例中，电容器可仅包括非铁电绝缘材料。
一些实施例包含具有堆叠式存储器阵列组的集成组合件。所述组在所利用的电容器类型方面彼此不同(例如，所述组中的一者可利用具有铁电绝缘材料的电容器，且所述组中的另一者可利用仅具有非铁电绝缘材料的电容器)，及/或在电容器及晶体管的布置方面彼此不同(例如，所述组中的一者可具有1T1C布置，且另一者可具有2T1C布置、2T2C布置等)。
一些实施例包含形成在邻近电容器之间具有空隙区域的存储器阵列的方法。
参考图1到21描述实例实施例。
参考图1，构造10包括位于区域14的部分上方的存储器阵列区域12的部分。区域14可被视为在存储器阵列区域12外围。外围区域14被展示为与存储器阵列区域12间隔开一间隙。在一些实施例中，此类间隙用来指示外围区域14与存储器阵列区域12之间可存在其它材料或结构。尽管外围区域14被展示为位于存储器阵列区域12下方，但在其它实施例中，外围区域14的至少一部分可位于存储器阵列区域12旁边，及/或外围区域14的至少一部分可位于存储器阵列区域12上方。
存储器阵列区域12包含多个存储器单元16。存储器单元16中的每一者包含位于晶体管20上方且与晶体管20电耦合的电容器18。存储器单元16(例如，电容器18及晶体管20)布置在阵列22内。
电容器18中的每一者包含第一电极24、第二电极26，及第一电极24与第二电极26之间的电容器绝缘材料28。
第一电极24可包括任何合适成分或组合的组合；例如举例来说各种金属(例如，钛、钨、钴、镍、铂等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，第一电极24可包括氮化钛，基本上由氮化钛组成，或由氮化钛组成。
第二电极26可包括任何合适成分或成分组合；例如举例来说各种金属(例如，钛、钨、钴、镍、铂等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，第二电极26可包括以下各者中的一或多者，基本上由以下各者中的一或多者组成，或由以下各者中的一或多者组成：硅化钼、氮化钛、氮化钛硅、硅化钌、钌、钼、氮化钽、氮化钽硅，及钨。
尽管在图1的实施例中第一电极24及第二电极26被展示为均质的，但应理解，电极24及26中的任一者或两者可代替地包括两种或更多种不同材料。
第一电极24及第二电极26可包括任何合适厚度；且在一些实施例中可包括在从约到约的范围内的厚度。
电容器绝缘材料28可包括任何合适成分或成分组合。例如，在一些实施例中，电容器绝缘材料28可包括非铁电绝缘材料，基本上由非铁电绝缘材料组成，或由非铁电绝缘材料组成；例如举例来说二氧化硅、氮化硅、高k电介质(例如，氧化铝、氧化铪、氧化锆等)中的一或多者。在一些实施例中，至少一些电容器绝缘材料28可包括铁电绝缘材料。铁电绝缘材料可包含过渡金属氧化物、锆、氧化锆、铌、氧化铌、铪、氧化铪、钛酸铅锆及钛酸钡锶中的一或多者，且可在其中具有包括硅、铝、镧、钇、铒、钙、镁、锶及稀土元素中的一或多者的掺杂剂。
在电容器绝缘材料仅包括非铁电成分的实施例中，存储器单元16可为易失性的(例如，电容器18可具有对应于与传统动态随机存取存储器(DRAM)相关联的易失性特性的操作特性)。
在电容器绝缘材料包括一或多种铁电成分的实施例中，存储器单元16可为非易失性的，或与相关联于传统DRAM的易失性相比，至少可具有降低的易失性。
在电容器绝缘材料28包括铁电成分的实施例中，阵列22可被称为铁电存储器；且在电容器绝缘材料28仅包括一或多种非铁电成分的实施例中，阵列22可被称为非铁电存储器。
尽管在图1的实施例中电容器绝缘材料28被展示为均质的，但应理解，电容器绝缘材料28可代替地包括两种或更多种不同成分。
电容器绝缘材料28可包括任何合适厚度，且在一些实施例中可包括在从约到约的范围内的厚度。
电容器18可经形成为任何合适高度H；例如举例来说在从约200纳米(nm)到约1500nm的范围内的高度。
所绘示的电容器18是容器型电容器(即，每一电容器的第一电极24经成形为开口向上的容器，且绝缘材料28及第二电极26延伸到此类开口向上的容器中)。在其它实施例中，电容器18可具有其它配置，例如举例来说柱式电容器配置。
沿图1的横截面的电容器18中的两者被展示为位于阵列22的边缘处，且此类电容器可被称为边缘电容器30。剩余电容器18可被称为内部电容器32，这是因为此类剩余电容器位于阵列22内部而非位于阵列的边缘处。因此，阵列22的所有电容器可被称为电容器18；或电容器18的群组可被分成子群组，其中此类子群组中的一者是边缘电容器30且所述子群组中的另一者是内部电容器32。除边缘电容器30沿阵列22的边缘且内部电容器32不沿阵列22的边缘以外，边缘电容器30在所有方面都与内部电容器32结构上相同。
边缘电容器30可被视为具有面向内部电容器32的内边缘31且具有与内边缘31成对置关系的外边缘33。
所有电容器18可被视为具有上区域34及下区域36(区域34/36是相对于边缘电容器30中的一者被绘示，但应理解，所有电容器18包括相似区域34/36)。
绝缘梁38横向延伸在电容器18之间且沿电容器18的上区域34。绝缘梁38包括材料40。此类材料40可为任何合适绝缘成分或绝缘成分组合；包含例如二氧化硅、氮化硅、氧化铝等。材料40可为均质的(如所展示)，或可包括两种或更多种离散成分。
绝缘梁38具有延伸在电容器18之间的中心区域42，且具有从边缘电容器30向外横向延伸的外围延伸部44。在一些应用中，绝缘梁38可被视为支撑电容器18的晶格结构(例如，此可减轻或防止电容器18中的一或多者的非期望倾倒)。在一些实施例中，电容器可具有充足的支撑，使得可省略此类晶格结构。在一些实施例中，电容器可受益于除梁38的所绘示单个晶格以外的额外支撑，且因此可提供额外晶格结构(如下文参考图21更详细地所讨论)。
导电板材料46位于电容器18上方且与所述电容器的第二电极26电耦合。在所展示实施例中，导电板材料46分成两个导电板48。在其它实施例中，可仅存在单个导电板48，或可存在多于两个导电板48(下文参考图7及8描述此类其它实施例的实例)。如果电容器18仅包括非铁电绝缘材料28(即，是用于常规DRAM中的类型的电容器)，那么可优选的是具有跨阵列22的所有电容器延伸的仅单个板48。替代地，如果电容器18包括铁电绝缘材料28，那么可优选的是具有与阵列22相关联的两个或更多个板48。板48中的每一者可被称为共同板(CP)。(若干)共同板可与任何合适电压耦合，例如举例来说在从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)。在一些应用中，共同板处于约一半VCC(即，约VCC/2)的电压。
导电板材料46可包括任何合适导电成分，例如举例来说各种金属(例如，钛、钨、钴、镍、铂等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电板材料46可包括钨、铜、氮化钛、硅化钨等中的一或多者。导电板材料46可为均质的(如所展示)，或可包括两种或更多种离散成分。
绝缘结构52位于导电板48上方。绝缘结构52包括绝缘材料50。此类绝缘材料可包括任何合适成分或成分组合；包含例如氮化硅、氧化铝等。绝缘材料50可为均质的(如所展示)，或可包括两种或更多种离散成分。
绝缘结构52具有向下延伸且环绕阵列22的电容器18的横向边缘区域(即，竖直区域)54。尽管区域54可被称为“竖直区域”，但应理解，此类竖直区域可能或可能不相对于下伏材料的上表面正交地延伸。代替地，术语“竖直区域”用来指示区域54沿阵列22的边缘向下延伸，而非跨阵列22横向延伸。
阵列22内的电容器18彼此被空隙区域56电隔离。具体来说，空隙区域56位于绝缘梁38下方且位于内部电容器32之间，且还位于边缘电容器30的内边缘31与内部电容器32之间。
额外空隙区域58位于边缘电容器的外边缘33与绝缘结构52的横向边缘区域54之间。此类额外空隙区域58位于绝缘梁38的外围延伸部44下方。
在一些实施例中，空隙区域56可被称为第一空隙区域，且空隙区域58可被称为第二空隙区域。
空隙区域56/58可为充气区域，且在此类实施例中可含有空气、氮气及/或任何其它合适气体。
绝缘支撑结构62位于电容器18下方。支撑结构62可包括任何合适绝缘材料60；包含例如二氧化硅、氮化硅、氧化铝等中的一或多者。材料60可为均质的(如所展示)，或可包括两种或更多种离散成分。
晶体管20支撑在绝缘支撑结构62内。晶体管20中的每一者包括半导体材料66的支柱64。半导体材料66可包括任何合适成分或成分组合；包含例如硅、锗等中的一或多者。
支柱64中的每一者内的半导体材料66大致经掺杂以包括第一源极/漏极区域68、第二源极/漏极区域70，及第一源极/漏极区域与第二源极/漏极区域之间的通道区域72。虚线设置在支柱64内以图解地绘示源极/漏极区域68/70与通道区域72之间的大致边界。尽管源极/漏极区域被绘示为物理上相异结构，但在其它实施例中，源极/漏极区域可能不物理上相异。
第一源极/漏极区域68与电容器18的第一电极24电耦合。
晶体管20中的每一者具有沿通道区域66且与所述通道区域被栅极绝缘体材料76间隔开的栅极材料74。
栅极材料74可包括任何合适成分或成分组合，例如举例来说各种金属(例如，钛、钨、钴、镍、铂等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。栅极材料74可为均质的(如所展示)，或可包括两种或更多种离散成分。
栅极绝缘体材料76可包括任何合适成分或成分组合；包含例如二氧化硅、氧化铝、氧化铪、氧化锆、铁电材料等。栅极绝缘体材料76可为均质的(如所展示)，或可包括两种或更多种离散成分。
栅极材料74由相对于图1的横截面图进出页面延伸的字线包括。在图1的图解中，此类字线被示意性地绘示为字线WL-1、WL-2、WL-3、WL-4及WL-5。
位线BL-1位于晶体管20下方且与此类晶体管的第二源极/漏极区域70电耦合。位线BL-1包括位线材料78。此类位线材料可包括任何合适成分或成分组合；例如举例来说各种金属(例如，钛、钨、钴、镍、铂等)、含金属成分(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。位线材料78可为均质的(如所展示)，或可包括两种或更多种离散成分。
所绘示的存储器单元16是可跨阵列22延伸的大量多个存储器单元中的几个存储器单元的实例。例如，阵列22可包括数百个、数千个、数百万个等存储器单元。所绘示的字线(例如WL-1、WL-2、WL-3、WL-4及WL-5)是可跨阵列22延伸的大量多个字线的实例，且所绘示的位线(例如BL-1)是可跨阵列22延伸的大量多个位线中的实例位线。字线可沿阵列22的行延伸，且位线可沿阵列22的列延伸。字线及位线线性地延伸，且在一些应用中可为笔直的；或在其它应用中为弯曲的、波状的等。字线及位线彼此交叉；且在一些实施例中，位线可相对于字线基本上正交地延伸。可通过字线及位线的组合唯一地寻址每一存储器单元16。
位线(例如BL-1)以及其上方的电容器及字线可被视为由组80包括。在所绘示的实施例中，外围14由支撑组80的基底82包括。此类基底82可包括半导体材料；且可例如包括单晶硅。基底82可被称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含但不限于例如半导电晶片(单独地或在包括其它材料的组合件中)的块体半导电材料，及半导电材料层(单独地或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含但不限于上述半导体衬底。在一些应用中，基底82可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐熔金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多者。例如，在所绘示的实施例中，基底82包括外围区域14，外围区域14具有用于驱动字线(例如，WL-1、WL-2、WL-3、WL-4及WL-5)的电路84，及用于驱动位线(例如，BL-1)的电路86。电路84及86可包括例如CMOS及/或任何其它合适电路。电路84及86可彼此横向间隔开(如所展示)或可重叠。
图1的配置展示由第一空隙区域56横向环绕的内部电容器32，且展示由第一空隙区域56及第二空隙区域58的组合横向环绕的边缘电容器30。电容器周围的环境可能会影响电容器的电性质。因此，如果第二空隙区域58与第一空隙区域56足够相似，那么边缘电容器30可具有与内部电容器32相似或甚至相同的电性质。在此类实施例中，边缘电容器30及内部电容器32可全部结合到集成存储器的功能存储器单元16中。替代地，如果空隙区域58与空隙区域56基本上不同或完全缺失，那么边缘电容器30相对于内部电容器32可具有不相似的电性质。在此类应用中，有问题的边缘电容器可结合到虚设结构中，而非由集成存储器的功能存储器单元包括。虚设结构在结构上与存储器单元16相似，但在功能上不同。具体来说，虚设结构仅仅充当沿阵列22的边缘的占位者，且未被编程、寻址或以其它方式用于功能存储器单元中。
梁38的外围延伸部44的配置可能会影响第二空隙区域58的特性，且因此可确定边缘电容器30中的一或多者是否用作虚设结构而非结合到功能存储器单元中。图2及3展示沿由图1的线A-A指示的方向的俯视图，且展示电容器18的实例阵列22(在图2及3的视图中的每一者中仅标记一些电容器18以简化图式)。图2及3的视图未按与图1的视图相同的比例绘制。图2及3的阵列22包括25个电容器。实际上，所述阵列可包括更多电容器(例如，数百个、数千个、数百万个、数千万个等)，但仅绘示25个电容器以便简化图式。
图2及3的阵列中的每一者为正方形形状且具有边缘88到91。
图2的实施例具有沿所有边缘88到91向外延伸超出阵列22的梁38(材料40)，且因此，外围延伸部44向外延伸超出所有边缘电容器。因此，空隙区域58(图1)可从所有边缘电容器向外设置，且在一些实施例中，所有边缘电容器可结合到功能存储器单元16(图1)中。
与此对比，图3的实施例具有向外延伸超出仅沿边缘88及90而非沿边缘89及91的阵列22的梁38(材料40)。因此，外围延伸部44向外延伸经过沿边缘88及90的边缘电容器，但未向外延伸超出沿边缘89及91的边缘电容器。因此，空隙区域58(图1)可从沿边缘88及90的边缘电容器向外设置，但未从沿边缘89及91的边缘电容器向外设置。这可致使沿边缘89及90的边缘电容器具有与阵列22内的其它电容器不同的电性质，且可有利的是通过将此类边缘电容器结合到虚设结构而非功能存储器单元中来有效地“隔离”此类边缘电容器。
再次参考图1，存储器阵列22的存储器单元16及晶体管20可用于各种布置XTYC中，其中X及Y是整数，T是晶体管且C是电容器。此类布置可包含例如1T1C、2T1C及2T2C；任何布置可与铁电存储器或非铁电存储器一起使用。参考图4到6描述实例1T1C、2T1C及2T2C配置。
参考图4，阵列22被展示为包括呈1T1C配置的存储器单元。具体来说，每一存储器单元16包括与电容器18组合的晶体管20。阵列22的所绘示区域包括字线WL-1及WL-2且包括位线BL-1及BL-2。通过字线及位线的组合唯一地寻址每一存储器单元16。
参考图5，阵列22被展示为包括呈2T1C配置的存储器单元。具体来说，存储器单元16包括与单个电容器18组合的两个晶体管20。阵列22的所绘示区域包括字线WL-1且包括位线BL-1及BL-2。位线BL-1及BL-2可被称为比较位线，这在于比较(利用电路92)两者的电性质(例如，电压)以确定存储器单元16的存储器状态。
参考图6，阵列22被展示为包括呈2T2C配置的存储器单元。具体来说，存储器单元16包括与两个电容器18组合的两个晶体管20。阵列22的所绘示区域包括字线WL-1且包括位线BL-1及BL-2。位线BL-1及BL-2可为与上文参考图5所描述的比较位线相似的比较位线。
再次参考图1，导电板材料46可经提供为单个导电板48或多个导电板。图7及8展示沿由图1的线B-B指示的方向的俯视图，且展示电容器18的实例阵列22(电容器18以虚线视图展示以指示其位于图7及8的横截面的平面下方)。图7及8的视图未按与图1的视图相同的比例绘制。
图7展示再分成跨阵列22的四个不同导电板48的导电板材料46，且图8展示作为跨整个阵列22延伸的单个导电板的导电板材料46。
可跨阵列22利用任何合适数目个导电板48。导电板48的适当数目可部分地取决于电容器18的电容及配置。例如，可有利的是利用跨非铁电存储器的所有电容器18延伸的仅单个导电板48，且可有利的是利用跨铁电存储器阵列延伸的多个不同导电板48。如果利用多个不同导电板48，那么导电板可全部彼此大小及形状相同(如图7中所展示)，或在其它实施例中，导电板48中的至少一者可具有与导电板48中的至少另一者不同的大小及/或形状。
再次参考图1，第一空隙56及第二空隙58被展示为沿电容器18的下区域36延伸且在晶体管20之间延伸的绝缘材料60上停止。在其它实施例中，第一空隙区域56(及可能还为第二空隙区域58)可向下延伸到晶体管20之间，且可能还可向下延伸到晶体管20下方的位线(例如，BL-1)之间。例如，图9及10分别展示沿由图1的线C-C及D-D指示的方向的俯视图，且展示向下延伸到字线与位线之间的空隙区域。图9及10的视图未按与图1的视图相同的比例绘制。
参考图9，空隙区域56被展示为向下延伸到相邻行之间的区域94中(即，到字线(例如，WL-2、WL-3及WL-4)之间)且还向下延伸到沿所述行的区域96中。在一些实施例中，固体或半固体绝缘材料(例如，氮化硅、二氧化硅等)可位于沿所述行的区域96内，且空隙区域56可位于所述行之间的区域94内；或固体/半固体绝缘材料可位于区域94内，且空隙区域可位于区域96内。
参考图10，空隙区域56被展示为向下延伸到位线(例如，BL-1、BL-2及BL-3)之间。
在一些实施例中，可有利的是使空隙区域56(及/或58)向下延伸到字线之间(如图9中所展示)，这在于此类情形与利用固体或半固体绝缘材料相比可减少相邻字线之间的电容耦合。相似地，在一些实施例中，可有利的是使空隙区域56(及/或58)向下延伸到位线之间(如图10中所展示)。
在一些实施例中，多个存储器阵列组(例如，图1的组80)可彼此上下堆叠成集成结构。在晶体管及电容器的存储器单元布置中，所述组中的至少一者相对于所述组中的另一者可不同(例如，所述组中的一者可具有呈1T1C布置的存储器单元，而所述组中的另一者具有呈2T1C布置或2T2C布置的存储器单元)，及/或所述组中的至少一者可包括铁电存储器，而另一者包括非铁电存储器。在一些实施例中，至少一些组可包括彼此相同的晶体管及电容器的存储器单元布置，且在一些实施例中，所有组可包括彼此相同的晶体管及电容器的存储器单元布置。参考图11到14描述堆叠式存储器组布置的实例实施例。
参考图11，构造10a包含位于第二堆叠D2上方的第一组D1，第二堆叠D2又位于与基底82相关联的外围区域14上方。组D1及D2中的每一者包括具有上文参考图1所描述的类型的电容器18及晶体管20的存储器单元16。组D1及D2中的每一者还包括导电板材料46且包括位线材料78。
在所绘示的实施例中，电容器18彼此被固体及/或半固体绝缘材料98(例如，二氧化硅、氮化硅等)间隔开，且未展示图1的支撑晶格(绝缘梁38)。在其它实施例中，组D1及D2中的至少一者可包括绝缘梁38，且可包括位于电容器18之间以及可能还位于电容器下方的字线之间及可能还位于字线下方的位线之间的空隙区域。换句话说，组D1/D2中的至少一者可具有与参考图1关于组80所描述的配置类似的配置。
下组D2包括延伸到与外围区域14相关联的电路84的字线(例如，WL-1、WL-2及WL-3)，且包括延伸到与外围区域14相关联的电路86的位线(例如，BL-1)。上组D1包括延伸到与外围区域14相关联的电路100的字线(例如，WL-4、WL-5及WL-6)，且包括延伸到与外围区域14相关联的电路102的位线(例如，BL-2)。
所绘示的存储器阵列组D1及D2可为包括位于上组D1上方的多个额外存储器阵列组的布置的部分。
在一些实施例中，外围区域可再分成多个片段(例如，片段104、106等)，其中每一片段具有经配置用于寻址个别存储器阵列组的电路。例如，组D1/D2中的一者可包括铁电存储器，而组D1/D2中的另一者包括非铁电存储器；且所绘示区域104/106中的一者可包括适于与铁电存储器(例如，电容器绝缘材料26包括至少一种铁电材料的存储器)一起使用的电路，而区域104/106中的另一者包括适于与非铁电存储器(例如，电容器绝缘材料26仅包括非铁电材料的存储器)一起使用的电路。在一些实施例中，铁电存储器可与上组D1相关联，而非铁电存储器与下组D2相关联；且在其它实施例中，非铁电存储器可与上组D1相关联，而铁电存储器与下组D2相关联。
作为另一实例，组D1/D2中的一者可包括呈1T1C布置的存储器单元，而组D1/D2中的另一者包括呈不同布置(例如，2T1C、2T2C等)的存储器单元，且所绘示区域104/106中的一者可包括适于与1T1C布置一起使用的电路，而区域104/106中的另一者包括适于与其它布置一起使用的电路。在此类实施例中，组D1/D2中的一者可被称为包括在第一布置XTYC(其中X及Y是整数，T是晶体管且C是电容器)中与第一电容器电耦合的第一晶体管，且组D1/D2中的另一者可被称为包括在第二布置PTQC(其中X及Y是整数，T是晶体管且C是电容器)中与第二电容器电耦合的第二晶体管；其中第二布置包括数目与第一布置不同的晶体管(即，其中X与P不同)，及/或其中第二布置包括数目与第一布置不同的电容器(即，其中Y与Q不同)。在一些实施例中，布置XTYC及PTQC是选自由1T1C、2T1C及2T2C组成的群组的布置。
尽管图11的实施例展示来自上组D1的字线及位线与来自下组D2的字线及位线相比延伸到外围区域14的不同片段(104或106)，但在其它实施例中，来自组D1及D2两者的字线及位线可延伸到与外围区域相关联的共同电路，如图12的构造10b中所展示。
图13展示示意性地绘示一实施例的构造10c，在所述实施例中，多个存储器组D1-n堆叠在与基底82相关联的外围区域14上方，且在所述实施例中，所述组中的每一者具有延伸到与外围区域14相关联的共同电路84/86的字线(WL(1-n))及位线(BL(1-n))。所述组中的任一者可具有与图1中的组80的配置类似的配置，且因此可具有延伸在电容器之间以及可能延伸到电容器下方的字线之间及可能还延伸到字线下方的位线之间的空隙区域56/58。组D1-n可包括铁电存储器或非铁电存储器。
在一些实施例中，组D1-n中的一或多者相对于所述组中的另一者的不同之处可在于具有空隙区域56/58(图1)的不同配置。例如，所述组中的一者可具有空隙区域56/58，而所述组中的另一者缺乏此类空隙区域；所述组中的一者可具有向下延伸到字线之间的空隙区域56/58，而所述组中的另一者不具有向下延伸到字线之间的空隙区域；所述组中的一者可具有向下延伸到位线之间的空隙区域56/58，而所述组中的另一者不具有向下延伸到位线之间的空隙区域等。
图14展示示意性地绘示一实施例的构造10d，在所述实施例中，多个存储器组D1-n堆叠在与基底82相关联的外围区域14上方，且在所述实施例中，一些组具有延伸到与外围区域14相关联的共同电路84/86的字线(WL(1-n))及位线(BL(1-n))，而所述组中的至少另一者具有延伸到与外围区域14相关联的不同电路100/102的字线(WL(1-n))及位线(BL(1-n))。所述组中的任一者可具有与图1中的组80的配置类似的配置，且因此可具有延伸到电容器之间以及可能延伸到电容器下方的字线之间及可能还延伸到字线下方的位线之间的空隙区域56/58。组D1-n可包括铁电存储器或非铁电存储器。
在一些实施例中，图14的组D1-n中的一或多者与所述组中的另一者的不同之处可在于具有空隙区域56/58(图1)的不同配置。在一些实施例中，具有延伸到不同电路100/102的字线及位线的组(组D2)可在存储器的类型方面与其它组不同(例如，组D2可包括铁电存储器，而其它组包括非铁电存储器，或反之亦然)。在一些实施例中，具有延伸到不同电路100/102的字线及位线的组(组D2)可在晶体管及电容器的布置方面与其它组不同(例如，组D2可包括XTYC布置，而其它组包括PTQC布置，其中P、Q、X及Y是整数，T是晶体管且C是电容器；且其中X与P不同，及/或其中Y与Q不同)。
可利用任何合适方法形成本文中所描述的各种结构。图15到18描述可用来形成图1的配置的实例方法。
参考图15，构造10被展示为包括位于晶体管20及所述晶体管之间的支撑材料60上方的矩阵200。矩阵200包含绝缘梁38的绝缘材料40，且包含绝缘材料40下方的牺牲材料202。在一些实施例中，可用牺牲材料202替换支撑材料60；且在一些实施例中，牺牲材料202还可向下延伸到晶体管20下方及位线(例如，BL-1)之间。
牺牲材料202可包括任何合适成分或成分组合；且在一些实施例中可包括硼磷硅酸盐玻璃。在一些实例实施例中，梁38的绝缘材料40可基本上由氮化硅组成或由氮化硅组成，且牺牲材料202可基本上由硼磷硅酸盐玻璃组成或由硼磷硅酸盐玻璃组成。接着，可利用例如包括氢氟酸的湿式蚀刻相对于梁38的氮化硅选择性地轻易移除牺牲材料202。在一些实施例中，绝缘支撑材料60可包括氮化硅及/或对用来移除牺牲材料202的蚀刻具抵抗性的另一成分；且在其它实施例中，绝缘支撑材料60可包括通过用来移除牺牲材料202的蚀刻移除的一或多种成分。
参考图16，电容器18经形成以延伸穿过矩阵200，其中电容器分布在阵列22内。可通过以下操作来形成电容器18：利用界定开口位置的图案化掩模(例如，图案化光致抗蚀剂掩模，未展示)来蚀刻穿过矩阵200的开口；移除掩模，且接着将合适材料沉积在开口内以形成电极24/26及电容器绝缘材料28。电容器18的材料的沉积可利用任何合适化学反应及方法；且在一些实施例中可利用原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等中的一或多者。用来形成电容器18的材料的特定沉积技术可包含多个步骤。例如，可形成第一电极24且接着回蚀第一电极24，使得所述第一电极的上表面凹入在开口内(且在所展示的实施例中凹入到处于或低于绝缘材料40的底层级的层级)。随后，可使电容器绝缘材料28形成在由第一电极24界定的开口向上的容器内；其中电容器绝缘材料28形成另一开口向上的容器。接着，可形成第二电极26以填充电容器绝缘材料28的开口向上的容器。
使导电板材料46形成在绝缘材料40上方且跨电容器18的上表面以与第二电极26电耦合。在所绘示的实施例中，将电容器板材料46图案化成沿图16的横截面的两个电容器板48。在其它实施例中，电容器板材料46可仅图案化成跨整个阵列22延伸的单个导电板48，或可图案化成多于两个导电板48。
电容器18及晶体管20一起形成存储器单元16的阵列。
电容器18中的两者是与上文参考图1所描述的边缘电容器类似的边缘电容器30，且剩余电容器18是内部电容器32。边缘电容器具有面向内部电容器32的内表面(即，内边缘)31，且具有与内表面31成对置关系的外表面(即，外边缘)33。
绝缘梁38横向延伸在电容器30/32之间，且具有横向向外延伸超出边缘电容器30的外围延伸部44。
在一些实施例中，其中具有电容器30/32的矩阵200可被称为组合件。
参考图17，移除牺牲材料202(图16)以在绝缘梁38下方形成第一空隙区域56且沿边缘电容器30的外表面33形成第二空隙区域58。可通过包含例如上述氢氟酸蚀刻的任何合适蚀刻来移除牺牲材料202。在所展示的实施例中，材料60在移除牺牲材料202之后保留，但在其它实施例中，还可移除材料60，使得空隙区域56/58向下延伸到字线(例如，WL-1、WL-2、WL-3、WL-4及WL-5)之间以形成与上文参考图9所描述的结构类似的结构。此外，在一些实施例中，空隙区域56/58向下延伸到位线(例如，BL-1)之间以形成与上文参考图10所描述的结构类似的结构。
接着参考图18，使绝缘材料50形成在导电板材料46上方且跨绝缘梁38以形成绝缘结构52。可利用包含例如等离子体增强型过程(例如等离子体增强型化学气相沉积，PECVD)的任何过程沉积绝缘材料50。绝缘材料50可经沉积为具有低(不良)阶梯覆盖率以形成具有绝缘结构52的竖直区域54的所绘示结构，竖直区域54与边缘电容器30的外表面33保持被第二空隙区域58间隔开。
在图15到18的实施例中，在形成导电板48之后且在形成绝缘材料50之前移除牺牲材料202(图15)。在其它实施例中，可在其它处理阶段时移除牺牲材料202。例如，在一些实施例中，可在形成导电板48之前移除牺牲材料22。作为另一实例，在一些实施例中，可在形成绝缘材料50之后移除牺牲材料202，其条件是牺牲材料202及绝缘材料50具有不同成分，使得可相对于绝缘材料50选择性地移除牺牲材料202。
图18的实施例具有沿边缘电容器30的外表面33的大第二空隙区域58。此类情形可使边缘电容器30相对于内部电容器32能够具有相当的电性质，使得所述边缘电容器可结合到阵列22的功能存储器单元16中。如果边缘电容器30相对于内部电容器32不具有相当的电性质，那么内部电容器32可结合到功能存储器单元16中，而边缘电容器30代替地结合到虚设装置中。
图19及20绘示使绝缘梁38的外围延伸部44大小减小(图19)或完全消除(图20，其展示消除整个绝缘梁38的实施例)的替代实施例。图19及20的实施例具有位于内部电容器32之间的第一空隙区域56，但完全缺乏沿边缘电容器30的外表面33的第二空隙区域58(图20)或具有仅沿外表面33的部分延伸的小得多的空隙区域58(图19)。
在一些实施例中，边缘电容器30可仍在图19及20的实施例中的任一者或两者中具有适于结合到阵列22的功能存储器单元16中的电性质。在其它实施例中，图19及20的实施例中的任一者或两者的边缘电容器30将不具有适用于功能存储器单元中的电性质，而是将仅仅为沿阵列22的边缘的虚设结构。
在一些实施例中，可期望形成除绝缘梁38以外的额外支撑晶格。图21展示构造10e，其除具有沿电容器30/32的顶部的绝缘梁38的支撑晶格以外，还具有沿电容器30/32的底部的支撑晶格220。在其它实施例中，其它晶格可形成在晶格220与绝缘梁38之间，或晶格220可用位于电容器上的较高处而非沿电容器的底部的另一晶格进行替换。晶格220包括绝缘材料222。在一些实施例中，绝缘材料222可包括与梁38的绝缘材料40相同的成分；且可例如包括氮化硅，基本上由氮化硅组成，或由氮化硅组成。随着电容器30/32因集成水平不断增加而变得越来越高且越来越薄，利用多个晶格来支撑电容器30/32可变得越来越有利。
上文所讨论的结构、阵列及组合件可结合到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为各种系统中的任一者，例如举例来说相机、无线装置、显示器、芯片集、机顶盒、游戏、照明、车辆、时钟、电视机、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
除非另有指定，否则本文所描述的各种材料、物质、成分等可通过目前已知或尚待开发的任何合适方法来形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“介电”及“电绝缘”两者可用来描述具有绝缘电性质的材料。所述术语在本发明中被视为是同义的。在一些情况下利用术语“介电”及在其它情况下利用术语“电绝缘”可在本发明内提供语言变化以简化所附权利要求书内的前置基础，且不用来指示任何显著化学或电差异。
图式中的各种实施例的特定定向仅出于说明性目的，且在一些应用中，所述实施例可相对于所展示的定向旋转。本文中所提供的描述及所附权利要求书涉及具有各种特征之间的所描述关系的任何结构，而不论所述结构是在图式的特定定向上还是相对于此类定向旋转。
除非另有指示，否则附图的横截面图仅展示横截面的平面内的特征且未展示横截面的平面后方的材料，以便简化图式。
当结构在上文被称为“在另一结构上”或“抵靠另一结构”时，其可直接在另一结构上或还可存在介入结构。与此对比，当结构被称为“直接在另一结构上”或“直接抵靠另一结构”时，不存在介入结构。
一些实施例包含一种集成存储器，其包含电容器阵列。所述阵列具有边缘，且沿所述边缘的所述电容器是边缘电容器。不沿所述边缘的所述电容器是所述阵列的内部电容器。所述边缘电容器具有面向所述内部电容器的内边缘且具有与所述内边缘成对置关系的外边缘。所述电容器具有上区域且具有位于所述上区域下方的下区域。绝缘梁横向延伸在所述电容器之间。所述绝缘梁沿所述电容器的所述上区域。第一空隙区域位于所述绝缘梁下方，沿所述内部电容器的所述下区域，且沿所述边缘电容器的所述内边缘。所述绝缘梁的外围延伸部从至少一些所述边缘电容器向外横向延伸，且第二空隙区域位于所述外围延伸部下方且沿所述至少一些所述边缘电容器的所述外边缘。
一些实施例包含一种集成存储器，其包含电容器。所述电容器具有第一电极、第二电极及所述第一电极与所述第二电极之间的绝缘电容器材料。所述电容器具有下区域且具有位于所述下区域上方的上区域。所述电容器经布置成阵列。所述阵列包括边缘，且沿所述边缘的所述电容器是边缘电容器。不沿所述边缘的所述电容器是所述阵列的内部电容器。所述边缘电容器具有面向所述内部电容器的内边缘且具有与所述内边缘成对置关系的外边缘。绝缘梁横向延伸在所述电容器之间。所述绝缘梁沿所述电容器的所述上区域。第一空隙区域位于所述绝缘梁下方，沿所述内部电容器的所述下区域，且沿所述边缘电容器的所述内边缘。所述绝缘梁的外围延伸部从所述边缘电容器向外横向延伸，且第二空隙区域位于所述外围延伸部下方且沿所述边缘电容器的所述外边缘。晶体管位于所述电容器下方。所述晶体管具有第一源极/漏极区域、第二源极/漏极区域及所述第一源极/漏极区域与所述第二源极/漏极区域之间的通道区域。所述第一源极/漏极区域与所述电容器的所述第一电极电耦合。字线(即，存取线)沿所述通道区域且沿所述阵列的行延伸。位线(即，数字线)与所述晶体管的所述第二源极/漏极区域电耦合且沿所述阵列的列延伸。至少一个导电板位于所述阵列上方且与所述电容器的所述第二电极电耦合。绝缘结构位于所述至少一个导电板上方且具有向下延伸且环绕所述阵列的横向边缘区域。所述绝缘结构的所述横向边缘区域与所述边缘电容器的所述外边缘被所述第二空隙区域间隔开。
一些实施例包含一种集成组合件，其包含：第一存储器阵列组，其包括第一存储器单元，所述第一存储器单元具有仅含有非铁电绝缘材料的第一电容器；及第二存储器阵列组，其包括第二存储器单元，所述第二存储器单元具有含有铁电绝缘材料的第二电容器。基底支撑所述第一存储器阵列组及所述第二存储器阵列组。
一些实施例包含一种集成组合件，其包含第一存储器阵列组，所述第一存储器阵列组具有在第一布置XTYC中与第一电容器电耦合的第一晶体管；其中X及Y是整数，T是晶体管且C是电容器。所述集成组合件还包含第二存储器阵列组，所述第二存储器阵列组具有在第二布置PTQC中与第二电容器电耦合的第二晶体管；其中P及Q是整数，T是晶体管且C是电容器；且其中P与X不同及/或Q与Y不同。基底支撑所述第一存储器阵列组及所述第二存储器阵列组。
一些实施例包含一种形成存储器阵列的方法。形成包括延伸到矩阵内的电容器的组合件。所述电容器具有第一电极、第二电极及所述第一电极与所述第二电极之间的绝缘电容器材料。所述电容器经布置成阵列。所述阵列包括边缘，且沿所述边缘的所述电容器是边缘电容器。不沿所述边缘的所述电容器是所述阵列的内部电容器。所述边缘电容器具有面向所述内部电容器的内边缘且具有与所述内边缘成对置关系的外边缘。所述矩阵包含位于牺牲材料上方的绝缘梁。所述绝缘梁横向延伸在所述电容器之间且沿所述电容器的上区域。所述绝缘梁具有横向延伸超出所述边缘电容器的外围延伸部。移除所述牺牲材料，以在所述绝缘梁下方、沿所述内部电容器的下区域且沿所述边缘电容器的所述内边缘形成第一空隙区域；及沿所述边缘电容器的所述外边缘形成第二空隙区域。使至少一个导电板形成在所述绝缘梁上方且与所述第二电极电耦合。使绝缘结构形成在所述至少一个导电板上方。所述绝缘结构包含沿所述边缘电容器的所述外边缘且与所述边缘电容器的所述外边缘被所述第二空隙区域间隔开的基本上竖直区域。

Claims (33)

1.一种集成存储器，其包括：
电容器阵列；所述阵列包括边缘且沿所述边缘的所述电容器是边缘电容器；不沿所述边缘的所述电容器是所述阵列的内部电容器；所述边缘电容器具有面向所述内部电容器的内边缘且具有与所述内边缘成对置关系的外边缘；所述电容器具有上区域且具有位于所述上区域下方的下区域；及
绝缘梁，其横向延伸在所述电容器之间，所述绝缘梁沿所述电容器的所述上区域；第一空隙区域位于所述绝缘梁下方，沿所述内部电容器的所述下区域，且沿所述边缘电容器的所述内边缘；所述绝缘梁的外围延伸部从至少一些所述边缘电容器向外横向延伸，且第二空隙区域位于所述外围延伸部下方且沿所述至少一些所述边缘电容器的所述外边缘。
2.根据权利要求1所述的集成存储器，其包括位于所述电容器阵列上方且位于所述绝缘梁上方的绝缘结构；所述绝缘结构具有向下延伸且从所述至少一些所述边缘电容器的所述外边缘向外的横向边缘区域；所述绝缘结构的所述横向边缘区域与所述至少一些所述边缘电容器的所述外边缘被所述第二空隙区域间隔开。
3.根据权利要求2所述的集成存储器，其中所述边缘电容器中的一或多者是并非由所述集成存储器的功能存储器单元包括的虚设结构。
4.根据权利要求2所述的集成存储器，其中所述至少一些所述边缘电容器是所有所述边缘电容器。
5.根据权利要求4所述的集成存储器，其中所有所述边缘电容器由所述集成存储器的功能存储器单元包括。
6.一种集成存储器，其包括：
电容器；所述电容器具有第一电极、第二电极及所述第一电极与所述第二电极之间的绝缘电容器材料；所述电容器具有下区域及位于所述下区域上方的上区域；所述电容器经布置成阵列，所述阵列包括边缘且沿所述边缘的所述电容器是边缘电容器；不沿所述边缘的所述电容器是所述阵列的内部电容器；所述边缘电容器具有面向所述内部电容器的内边缘且具有与所述内边缘成对置关系的外边缘；
绝缘梁，其横向延伸在所述电容器之间，所述绝缘梁沿所述电容器的所述上区域；第一空隙区域位于所述绝缘梁下方，沿所述内部电容器的所述下区域，且沿所述边缘电容器的所述内边缘；所述绝缘梁的外围延伸部从所述边缘电容器向外横向延伸，且第二空隙区域位于所述外围延伸部下方且沿所述边缘电容器的所述外边缘；
晶体管，其位于所述电容器下方且具有第一区域、第二区域及所述第一区域与所述第二区域之间的通道区域；所述第一区域与所述电容器的所述第一电极电耦合；
存取线，其沿所述通道区域且沿所述阵列的行延伸；
数字线，其与所述晶体管的所述第二区域电耦合且沿所述阵列的列延伸；
至少一个导电板，其位于所述阵列上方且与所述电容器的所述第二电极电耦合；及
绝缘结构，其位于所述至少一个导电板上方且具有向下延伸且环绕所述阵列的横向边缘区域；所述绝缘结构的所述横向边缘区域与所述边缘电容器的所述外边缘被所述第二空隙区域间隔开。
7.根据权利要求6所述的集成存储器，其包括位于所述绝缘梁下方且延伸在所述电容器之间的晶格结构。
8.根据权利要求6所述的集成存储器，其中所述边缘电容器中的一或多者是并非由所述集成存储器的功能存储器单元包括的虚设结构。
9.根据权利要求6所述的集成存储器，其中所有所述边缘电容器由所述集成存储器的功能存储器单元包括。
10.根据权利要求6所述的集成存储器，其中所述绝缘电容器材料包括铁电材料。
11.根据权利要求6所述的集成存储器，其中所述绝缘电容器材料仅包括非铁电材料。
12.根据权利要求6所述的集成存储器，其中所述第一空隙区域向下延伸到所述存取线之间。
13.根据权利要求11所述的集成存储器，其中所述数字线位于所述存取线下方，且其中所述第一空隙区域向下延伸到所述数字线之间。
14.一种集成组合件，其包括：
第一存储器阵列组，其包括第一存储器单元，所述第一存储器单元具有仅含有非铁电绝缘材料的第一电容器；
第二存储器阵列组，其包括第二存储器单元，所述第二存储器单元具有含有铁电绝缘材料的第二电容器；及
基底，其支撑所述第一存储器阵列组及所述第二存储器阵列组。
15.根据权利要求13所述的集成组合件，其中所述第一存储器阵列组位于所述第二存储器阵列组上方。
16.根据权利要求13所述的集成组合件，其中所述第二存储器阵列组位于所述第一存储器阵列组上方。
17.根据权利要求13所述的集成组合件，其中所述第一电容器彼此被空隙区域间隔开。
18.根据权利要求13所述的集成组合件，其中所述第二电容器彼此被空隙区域间隔开。
19.根据权利要求13所述的集成组合件，其中所述第一电容器彼此被所述第一存储器阵列组的空隙区域间隔开，且其中所述第二电容器彼此被所述第二存储器阵列组的空隙区域间隔开。
20.根据权利要求13所述的集成组合件，其中：
所述第一存储器单元包括在布置XTYC中与所述第一电容器电耦合的第一晶体管；其中X及Y是整数，其中T是晶体管且C是电容器；且
所述第二存储器单元包括在所述布置XTYC中与所述第二电容器电耦合的第二晶体管。
21.根据权利要求19所述的集成组合件，其中所述布置XTYC是1T1C。
22.根据权利要求13所述的集成组合件，其中：
所述第一存储器单元包括在第一布置XTYC中与所述第一电容器电耦合的第一晶体管；其中X及Y是整数，T是晶体管且C是电容器；
所述第二存储器单元包括在第二布置PTQC中与所述第二电容器电耦合的第二晶体管；其中P及Q是整数，T是晶体管且C是电容器；且
其中与所述第一存储器单元布置相比，所述第二布置包括不同数目的晶体管及/或电容器。
23.根据权利要求21所述的集成组合件，其中所述第一布置XTYC是1T1C。
24.根据权利要求21所述的集成组合件，其中所述第二布置PTQC是1T1C。
25.一种集成组合件，其包括：
第一存储器阵列组，其具有在第一布置XTYC中与第一电容器电耦合的第一晶体管；其中X及Y是整数，T是晶体管且C是电容器；
第二存储器阵列组，其具有在第二布置PTQC中与第二电容器电耦合的第二晶体管；其中P及Q是整数，T是晶体管且C是电容器；其中P与X不同及/或Q与Y不同；及
基底，其支撑所述第一存储器阵列组及所述第二存储器阵列组。
26.根据权利要求24所述的集成组合件，其中所述第一布置XTYC是1T1C。
27.根据权利要求24所述的集成组合件，其中所述第二布置PTQC是1T1C。
28.根据权利要求24所述的集成组合件，其中所述第一电容器包括铁电绝缘材料及/或所述第二电容器包括铁电绝缘材料。
29.一种形成存储器阵列的方法，其包括：
形成包括延伸到矩阵内的电容器的组合件；所述电容器具有第一电极、第二电极及所述第一电极与所述第二电极之间的绝缘电容器材料；所述电容器经布置成阵列，所述阵列包括边缘且沿所述边缘的所述电容器是边缘电容器；不沿所述边缘的所述电容器是所述阵列的内部电容器；所述边缘电容器具有面向所述内部电容器的内边缘且具有与所述内边缘成对置关系的外边缘；所述矩阵包含位于牺牲材料上方的绝缘梁；所述绝缘梁横向延伸在所述电容器之间且沿所述电容器的上区域；所述绝缘梁具有横向延伸超出所述边缘电容器的外围延伸部；
移除所述牺牲材料，以在所述绝缘梁下方、沿所述内部电容器的下区域且沿所述边缘电容器的所述内边缘形成第一空隙区域，及沿所述边缘电容器的所述外边缘形成第二空隙区域；
使至少一个导电板形成在所述绝缘梁上方且与所述第二电极电耦合；及
使绝缘结构形成在所述至少一个导电板上方；所述绝缘结构包含沿所述边缘电容器的所述外边缘且与所述边缘电容器的所述外边缘被所述第二空隙区域间隔开的基本上竖直区域。
30.根据权利要求28所述的方法，其中在所述移除所述牺牲材料之前使所述至少一个导电板形成在所述绝缘梁上方。
31.根据权利要求29所述的方法，其中在所述移除所述牺牲材料之后使所述绝缘结构形成在所述至少一个导电板上方。
32.根据权利要求28所述的方法，其中：
所述组合件包括晶体管，所述晶体管位于所述电容器下方且具有第一区域、第二区域、所述第一区域与所述第二区域之间的通道区域，及沿所述通道区域的栅极；
所述晶体管的所述第一区域与所述电容器的所述第一电极电耦合；
所述晶体管的所述栅极沿所述阵列的行延伸；
所述矩阵的所述牺牲材料位于存取线之间；且
所述移除所述牺牲材料形成所述第一空隙区域以向下延伸到相邻存取线之间。
33.根据权利要求31所述的方法，其中：
所述组合件包括数字线，所述数字线位于所述晶体管下方且与所述晶体管的所述第二区域电耦合；
所述数字线沿所述阵列的列延伸；
所述矩阵的所述牺牲材料位于所述数字线之间；且
所述移除所述牺牲材料形成所述第一空隙区域以向下延伸到相邻数字线之间。
CN201780082408.XA 2017-01-06 2017-12-13 集成存储器、集成组合件及形成存储器阵列的方法 Pending CN110168726A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/400,886 US10020360B1 (en) 2017-01-06 2017-01-06 Integrated memory
US15/400,886 2017-01-06
PCT/US2017/065993 WO2018128758A1 (en) 2017-01-06 2017-12-13 Integrated memory, integrated assemblies, and methods of forming memory arrays

Publications (1)

Publication Number Publication Date
CN110168726A true CN110168726A (zh) 2019-08-23

Family

ID=62749645

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780082408.XA Pending CN110168726A (zh) 2017-01-06 2017-12-13 集成存储器、集成组合件及形成存储器阵列的方法

Country Status (4)

Country Link
US (4) US10020360B1 (zh)
CN (1) CN110168726A (zh)
TW (1) TWI662686B (zh)
WO (1) WO2018128758A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534505A (zh) * 2019-08-29 2019-12-03 华中科技大学 一种三维铁电电容器件、制备方法及铁电存储器
CN112951826A (zh) * 2019-12-10 2021-06-11 美光科技公司 集成组合件及形成集成组合件的方法
CN113257294A (zh) * 2020-02-10 2021-08-13 美光科技公司 具有耦合到屏蔽件及/或板极的电压源的集成组合件
WO2021203915A1 (zh) * 2020-04-09 2021-10-14 长鑫存储技术有限公司 电容器阵列结构及其制备方法和半导体存储器件
US12127395B2 (en) 2020-09-14 2024-10-22 Changxin Memory Technologies, Inc. Semiconductor structure and semiconductor structure manufacturing method

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US10020360B1 (en) * 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory
CN109087674A (zh) * 2017-06-14 2018-12-25 萨摩亚商费洛储存科技股份有限公司 铁电内存及其数据读取、写入与制造方法和电容结构
US10658367B1 (en) * 2018-12-03 2020-05-19 Micron Technology, Inc. Integrated assemblies which include metal-containing interconnects to active-region pillars, and methods of forming integrated assemblies
US11244952B2 (en) * 2018-12-19 2022-02-08 Micron Technology, Inc. Array of capacitors, array of memory cells, methods of forming an array of capacitors, and methods of forming an array of memory cells
US11646356B2 (en) 2019-01-02 2023-05-09 Intel Corporation Piezo-resistive transistor based resonator with anti-ferroelectric gate dielectric
US11605624B2 (en) * 2019-01-02 2023-03-14 Intel Corporation Ferroelectric resonator
US11637191B2 (en) 2019-01-02 2023-04-25 Intel Corporation Piezo-resistive transistor based resonator with ferroelectric gate dielectric
US10910358B2 (en) * 2019-01-30 2021-02-02 Micron Technology, Inc. Integrated assemblies having capacitive units, and having resistive structures coupled with the capacitive units
US11164938B2 (en) * 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11062763B2 (en) * 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
TWI700820B (zh) * 2019-10-03 2020-08-01 旺宏電子股份有限公司 記憶體裝置及其製造方法
US11217589B2 (en) * 2019-10-04 2022-01-04 Nanya Technology Corporation Semiconductor device and method of manufacturing the same
JP2021114563A (ja) 2020-01-20 2021-08-05 キオクシア株式会社 半導体記憶装置
US10998319B1 (en) * 2020-02-25 2021-05-04 Nanya Technology Corporation Memory structure
US20210327881A1 (en) * 2020-04-17 2021-10-21 Micron Technology, Inc. Methods of Utilizing Etch-Stop Material During Fabrication of Capacitors, Integrated Assemblies Comprising Capacitors
US11552103B2 (en) * 2020-06-26 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional stackable ferroelectric random access memory devices and methods of forming
US11672128B2 (en) 2020-07-20 2023-06-06 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices
US11404533B2 (en) * 2020-08-18 2022-08-02 Nanya Technology Corporation Capacitance structure and manufacturing method thereof
US11114441B1 (en) * 2020-10-15 2021-09-07 Nanya Technology Corporation Semiconductor memory device
US11818877B2 (en) 2020-11-02 2023-11-14 Applied Materials, Inc. Three-dimensional dynamic random access memory (DRAM) and methods of forming the same
US11706927B2 (en) 2021-03-02 2023-07-18 Micron Technology, Inc. Memory devices and methods of forming memory devices
KR20220149828A (ko) * 2021-04-30 2022-11-09 삼성전자주식회사 반도체 소자
US11695072B2 (en) 2021-07-09 2023-07-04 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US12035536B2 (en) 2021-07-19 2024-07-09 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11917834B2 (en) 2021-07-20 2024-02-27 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
TWI817629B (zh) * 2022-05-13 2023-10-01 南亞科技股份有限公司 半導體裝置與其製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612238A (en) * 1993-12-28 1997-03-18 Nippon Steel Corporation Method of manufacturing first and second memory cell arrays with a capacitor and a nonvolatile memory cell
US6441415B1 (en) * 1999-06-25 2002-08-27 Texas Instruments Incorporated Ferroelectric and paraelectric thin film devices using dopants which eliminate ferroelectricity
US6501120B1 (en) * 2002-01-15 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Capacitor under bitline (CUB) memory cell structure employing air gap void isolation
CN1893082A (zh) * 2005-06-15 2007-01-10 秦蒙达股份公司 存储单元阵列及其形成方法
US20070037334A1 (en) * 2005-08-15 2007-02-15 Klaus Muemmler Memory device and method of manufacturing a memory device
US20080045034A1 (en) * 2006-08-17 2008-02-21 Micron Technology, Inc. Methods for forming semiconductor constructions, and methods for selectively etching silicon nitride relative to conductive material
US20080283816A1 (en) * 2007-05-17 2008-11-20 Elpida Memory, Inc Semiconductor memory device and method of manufacturing the same
US20100237396A1 (en) * 2009-03-23 2010-09-23 John Kennedy DRAM Unit Cells, Capacitors, Methods Of Forming DRAM Unit Cells, And Methods Of Forming Capacitors
US20110221034A1 (en) * 2009-09-16 2011-09-15 Elpida Memory, Inc Semiconductor storage device
WO2014092084A1 (ja) * 2012-12-12 2014-06-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびその製造方法
US20140361403A1 (en) * 2013-06-10 2014-12-11 Young-Seung Cho Semiconductor devices including capacitors
US20150294971A1 (en) * 2014-04-09 2015-10-15 Nanya Technology Corp. Capacitor and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110042722A1 (en) 2009-08-21 2011-02-24 Nanya Technology Corp. Integrated circuit structure and memory array
JP2013016632A (ja) 2011-07-04 2013-01-24 Elpida Memory Inc 半導体装置及びその製造方法
US9214465B2 (en) 2012-07-24 2015-12-15 Flashsilicon Incorporation Structures and operational methods of non-volatile dynamic random access memory devices
TWI454819B (zh) * 2012-08-01 2014-10-01 Hon Hai Prec Ind Co Ltd 取像鏡頭後焦調整結構
TWI546901B (zh) * 2014-11-21 2016-08-21 華邦電子股份有限公司 動態隨機存取記憶體
EP3156196A1 (en) 2015-10-15 2017-04-19 The Gillette Company LLC Electronic subassembly for a personal care product
US10388360B2 (en) * 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10020360B1 (en) * 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612238A (en) * 1993-12-28 1997-03-18 Nippon Steel Corporation Method of manufacturing first and second memory cell arrays with a capacitor and a nonvolatile memory cell
US6441415B1 (en) * 1999-06-25 2002-08-27 Texas Instruments Incorporated Ferroelectric and paraelectric thin film devices using dopants which eliminate ferroelectricity
US6501120B1 (en) * 2002-01-15 2002-12-31 Taiwan Semiconductor Manufacturing Company, Ltd Capacitor under bitline (CUB) memory cell structure employing air gap void isolation
CN1893082A (zh) * 2005-06-15 2007-01-10 秦蒙达股份公司 存储单元阵列及其形成方法
US20070037334A1 (en) * 2005-08-15 2007-02-15 Klaus Muemmler Memory device and method of manufacturing a memory device
US20080045034A1 (en) * 2006-08-17 2008-02-21 Micron Technology, Inc. Methods for forming semiconductor constructions, and methods for selectively etching silicon nitride relative to conductive material
US20080283816A1 (en) * 2007-05-17 2008-11-20 Elpida Memory, Inc Semiconductor memory device and method of manufacturing the same
US20100237396A1 (en) * 2009-03-23 2010-09-23 John Kennedy DRAM Unit Cells, Capacitors, Methods Of Forming DRAM Unit Cells, And Methods Of Forming Capacitors
US20110221034A1 (en) * 2009-09-16 2011-09-15 Elpida Memory, Inc Semiconductor storage device
WO2014092084A1 (ja) * 2012-12-12 2014-06-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置およびその製造方法
US20140361403A1 (en) * 2013-06-10 2014-12-11 Young-Seung Cho Semiconductor devices including capacitors
US20150294971A1 (en) * 2014-04-09 2015-10-15 Nanya Technology Corp. Capacitor and method of manufacturing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110534505A (zh) * 2019-08-29 2019-12-03 华中科技大学 一种三维铁电电容器件、制备方法及铁电存储器
CN112951826A (zh) * 2019-12-10 2021-06-11 美光科技公司 集成组合件及形成集成组合件的方法
CN113257294A (zh) * 2020-02-10 2021-08-13 美光科技公司 具有耦合到屏蔽件及/或板极的电压源的集成组合件
CN113257294B (zh) * 2020-02-10 2024-01-09 美光科技公司 具有耦合到屏蔽件及/或板极的电压源的集成组合件
WO2021203915A1 (zh) * 2020-04-09 2021-10-14 长鑫存储技术有限公司 电容器阵列结构及其制备方法和半导体存储器件
US12127395B2 (en) 2020-09-14 2024-10-22 Changxin Memory Technologies, Inc. Semiconductor structure and semiconductor structure manufacturing method

Also Published As

Publication number Publication date
US20180269283A1 (en) 2018-09-20
US11107724B2 (en) 2021-08-31
TWI662686B (zh) 2019-06-11
US20200381290A1 (en) 2020-12-03
US10475697B2 (en) 2019-11-12
US20180197949A1 (en) 2018-07-12
US20200051849A1 (en) 2020-02-13
US10020360B1 (en) 2018-07-10
WO2018128758A1 (en) 2018-07-12
US10770343B2 (en) 2020-09-08
TW201842649A (zh) 2018-12-01

Similar Documents

Publication Publication Date Title
CN110168726A (zh) 集成存储器、集成组合件及形成存储器阵列的方法
US20200227423A1 (en) Ferroelectric Devices and Methods of Forming Ferroelectric Devices
US12022663B2 (en) Integrated components which have both horizontally-oriented transistors and vertically-oriented transistors
CN110168727B (zh) 包括垂直对置电容器对的阵列及其形成方法
CN110235245A (zh) 存储器单元，具有个别地包括电容器及晶体管的存储器单元且包括多行存取线及多列数字线的阵列，2t-1c存储器单元，及形成具有电容器及上面的存取晶体管的阵列的方法
US6700146B2 (en) Semiconductor memory device and method for producing the same
CN109155310A (zh) 存储器单元及存储器阵列
CN110192279A (zh) 存储器单元及形成电容器的方法
CN110214374A (zh) 个别地包含电容器及竖向延伸晶体管的存储器单元阵列，形成存储器单元阵列的层的方法，及形成个别地包含电容器及竖向延伸晶体管的存储器单元阵列的方法
CN110192278A (zh) 形成电容器阵列的方法、形成个别包括电容器及晶体管的存储器单元的阵列的方法、电容器阵列以及个别包括电容器及晶体管的存储器单元的阵列
CN109075176A (zh) 存储器阵列、铁电晶体管以及与存储器阵列的存储器单元相关的读取与写入方法
CN100508109C (zh) 三维电容器及其制造方法
US11626406B2 (en) Devices having a transistor and a capacitor along a common horizontal level, and methods of forming devices
US20240130113A1 (en) Semiconductor device including integrated capacitor and vertical channel transistor and methods of forming the same
US10910255B2 (en) Arrays of cross-point memory structures
US9881923B1 (en) Floating body transistors and memory arrays comprising floating body transistors
US7361549B2 (en) Method for fabricating memory cells for a memory device
TWI233663B (en) Semiconductor device including ferroelectric capacitors and fabricating method thereof
CN1098539C (zh) 静态随机存取存储器
WO2023014504A1 (en) Integrated assemblies having ferroelectric transistors and methods of forming integrated assemblies
CN115955840A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190823

WD01 Invention patent application deemed withdrawn after publication