CN113257294A - 具有耦合到屏蔽件及/或板极的电压源的集成组合件 - Google Patents

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Abstract

本申请案涉及具有耦合到屏蔽件及/或板极的电压源的集成组合件。一些实施例包含一种集成组合件，其具有沿第一方向延伸的第一导线，且具有在所述第一导线上方且沿与所述第一方向交叉的第二方向延伸的第二导线。电容器在所述第二导线上方。所述第二导线可操作地接近有源结构以通过所述有源结构将第一组所述电容器选通地耦合到所述第一导线。屏蔽结构介于所述第一导线之间且沿所述第一方向延伸。电压源通过第二组所述电容器电耦合到所述屏蔽结构。一些实施例包含具有彼此上下堆叠的两个或更多个层面的组合件。

Description

具有耦合到屏蔽件及/或板极的电压源的集成组合件
技术领域
本发明涉及集成组合件(例如存储器装置)。本发明涉及具有通过电容器耦合到屏蔽件及/或板极的电压源的集成存储器。本发明涉及多层面组合件。
背景技术
存储器在现代计算架构中用于存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。DRAM可提供比其它类型的存储器结构简单、低成本及高速的优点。
DRAM可利用具有一个电容器与一个晶体管的组合的存储器单元(所谓的1T-1C存储器单元)。电容器可使一节点与晶体管的第一源极/漏极区耦合，且可使另一节点与共同板CP耦合。共同板可与任何合适电压耦合，例如在从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)，其中VCC是供应电压。在一些应用中，共同板处于约一半VCC的电压(即，约VCC/2)。晶体管可使栅极耦合到字线(即，存取线)，且可使第二源极/漏极区耦合到位线(即，数字线或感测线)。在操作中，由电压沿字线产生的电场可在读取/写入操作期间将位线选通地耦合到电容器。
集成电路制造的持续目标是提高封装密度且借此提高集成度。实现此目标的一方法是使存储器的多个层面彼此上下堆叠。然而，在存取层面的各种组件用于耦合到控制电路系统时遇到困难。
与常规集成布置相关联的另一问题可能是一些组件(例如共同板)是大导电展片，且可能难以跨越此类大导电展片维持期望的稳定电压。
期望开发改进架构。
发明内容
一方面，本申请案提供一种集成组合件，其包括：第一导线，其沿第一方向延伸；第二导线，其在所述第一导线上方且沿与所述第一方向交叉的第二方向延伸；电容器，其在所述第二导线上方，所述第二导线可操作地接近有源结构以通过所述有源结构将第一组所述电容器选通地耦合到所述第一导线；屏蔽结构，其介于所述第一导线之间且沿所述第一方向延伸；及电压源，其通过第二组所述电容器电耦合到所述屏蔽结构。
另一方面，本申请案提供一种集成组合件，其包括：第一导线，其沿第一方向延伸；第二导线，其在所述第一导线上方且沿与所述第一方向交叉的第二方向延伸；电容器，其在所述第二导线上方，所述电容器中的每一者包括所述第二导线上方的第一电极、第一电极上方的第二电极及所述第一与第二电极之间的绝缘材料，所述第二电极是板极的区，所述板极跨越所有所述电容器延伸，所述第二导线可操作地接近有源结构以通过所述有源结构将第一组所述电容器选通地耦合到所述第一导线；屏蔽结构，其介于所述第一导线之间且沿所述第一方向延伸，所述屏蔽结构从屏蔽板向上延伸；及参考源，其电耦合到所述屏蔽板且通过第二组所述电容器从所述屏蔽板电耦合到所述板极。
另一方面，本申请案提供一种集成组合件，其包括：第一层面，其包括：第一数字线；第一存储器单元，其与所述第一数字线耦合，所述第一存储器单元包括第一电容器及由所述第一电容器共享的第一板极；及第一屏蔽线，其介于所述第一数字线之间，所述第一屏蔽线从屏蔽板向上延伸；第二层面，其在所述第一层面上方且包括：第二数字线；第二存储器单元，其与所述第二数字线耦合，所述第二存储器单元包括第二电容器及由所述第二电容器共享的第二板极；及第二屏蔽线，其介于所述第二数字线之间；第一电压源，其电耦合到所述屏蔽板，且通过第一存取电容器从所述屏蔽板电耦合到所述第一板极；及第二电压源，其电耦合到第二板极，且通过第二存取电容器从所述第二板极电耦合到所述第二屏蔽线。
另一方面，本申请案提供一种集成组合件，其包括：第一层面，其包括：第一数字线；第一互连结构，其从所述第一数字线横向偏移；第一字线，其在所述第一数字线上方；第一选通线，其在所述第一互连结构上方；第一存储器电容器，其在所述第一字线上方；第一存取电容器，其在所述第一选通线上方；第一电容器板极，其跨越所述第一存储器电容器及所述第一存取电容器延伸且包括所述第一存储器电容器及所述第一存取电容器的上电极；第一组第一有源结构，其在所述第一数字线上方，所述第一字线可操作地接近所述第一组的所述第一有源结构以将所述第一数字线选通地耦合到所述第一存储器电容器；第二组所述第一有源结构，其在所述第一互连结构上方，所述第一选通线可操作地接近所述第二组的所述第一有源结构以将所述第一互连结构选通地耦合到所述第一存取电容器；及第一屏蔽线，其介于所述第一数字线之间且电耦合到所述第一互连结构，所述第一屏蔽线从屏蔽板向上延伸；第二层面，其在所述第一层面上方且包括：第二数字线；第二互连结构，其从所述第二数字线横向偏移；第二字线，其在所述第二数字线上方；第二选通线，其在所述第二互连结构上方；第二存储器电容器，其在所述第二字线上方；第二存取电容器，其在所述第二选通线上方；第二电容器板极，其跨越所述第二存储器电容器及所述第二存取电容器延伸且包括所述第二存储器电容器及所述第二存取电容器的上电极；第一组第二有源结构，其在所述第一数字线上方，所述第二字线可操作地接近所述第一组的所述第二有源结构以将所述第二数字线选通地耦合到所述第二存储器电容器；第二组所述第二有源结构，其在所述第二互连结构上方，所述第二选通线可操作地接近所述第二组的所述第二有源结构以将所述第二互连结构选通地耦合到所述第二存取电容器；及第二屏蔽线，其介于所述第二数字线之间且电耦合到所述第二互连结构；第一电压源，其电耦合到所述屏蔽板，且通过所述第一存取电容器从所述屏蔽板电耦合到所述第一电容器板极；及第二电压源，其电耦合到第二电容器板极，且通过所述第二存取电容器从所述第二电容器板极电耦合到所述第二屏蔽线。
附图说明
图1是实例多层面布置的图解横截面侧视图。
图2是实例多层面布置的另一图解横截面侧视图。
图2A及2B分别是沿图2的线A-A及B-B的图解横截面俯视图。
图3是实例存储器布置的区的图解示意图。
图4是实例存储器布置的区的图解俯视图。
图4A及4B是包括沿下层面的线C-C的图4的区的实例多层面布置的图解横截面侧视图。图4A是沿图4及4B的线A-A，且图4B是沿图4及4A的线B-B。
图5是下层面的实例存储器布置的区的图解俯视图。
图6是上层面的实例存储器布置的区的图解俯视图。
图7A及7B是包括沿下层面及上层面的相应线C-C及D-D的图5及6的区的实例多层面布置的图解横截面侧视图。图7A是沿图5、6及7B的线A-A，且图7B是沿图5、6及7A的线B-B。
图8到11是与多层面组合件的上层面相关联的实例集成组合件的区的图解俯视图/示意图。
具体实施方式
一些实施例包含其中第二存储器阵列层面在第一存储器阵列层面上方的多层面组合件。第一存储器阵列层面的顶部包含第一导电展片(例如跨越存储器阵列的电容器延伸的共同板)，且第二层面的底部包含第二导电展片(例如与屏蔽结构耦合的导电板)。第一电压源通过横向邻近第一存储器阵列层面的存储器单元的一或多个互连件电耦合到第一导电展片，其中此耦合延伸通过一或多个第一存取电容器。第二电压源通过横向邻近第二存储器阵列层面的存储器单元的一或多个互连件电耦合到第二导电展片，其中此耦合延伸通过一或多个第二存取电容器。参考图1到11描述实例实施例。
图1展示包含多个层面的集成组合件(布置)10。具体来说，组合件10包含基底12及基底上方的一对层面14及16。层面14及16分别标记为层面A及层面B。在一些实施例中，层面14及16中的一者可被称为第一层面，且另一者可被称为第二层面。替代地，基底12可被称为第一层面，且层面14及16可分别被称为第二层面及第三层面。
在所说明的实施例中，逻辑电路系统(例如驱动器、感测放大器等)与基底12相关联，由此基底支撑。层面14及16也由基底12支撑，且在逻辑电路系统18上方。在一些实施例中，整个逻辑电路系统18可在层面14及16正下方(如所展示)。在其它实施例中，至少一些逻辑电路系统18可在另一位置中而非在层面14及16正下方。例如，至少一些逻辑电路系统18可在层面14及16的横向外，可在层面16上方，等等。
层面14及16可包括存储器阵列的存储器单元。存储器阵列可包含字线、数字线、电容器等。可期望电耦合存储器阵列的组件与逻辑电路系统18的区。例如，可期望耦合字线与字线驱动器、耦合数字线与感测放大器、耦合电容器板极(共同板)与适当电压源等。
在所说明的实施例中，下层面14具有易于接取以与逻辑电路系统18耦合的底面15；且电连接件20经展示为从逻辑电路系统沿底面15延伸到电路元件(未展示)。类似地，上层面16具有易于接取以与逻辑电路系统18耦合的上表面19；且电连接件22经展示为从逻辑电路系统沿上表面19延伸到电路元件(未展示)。
下层面14还具有与底面15相对的顶面17，且上层面16具有与顶面19相对的底面21。归因于层面14及16干扰对表面17及21的接取，表面17及21比表面15及19更难接取。用虚线25图解地界定层面14与16之间的区24。区24表示层面14与16之间难以接取的区。
间隙26经展示于基底12与层面14之间，且另一间隙28经展示于层面14与16之间。一或多种额外材料可在此类间隙内。替代地，间隙26及28可实际上不存在。
基底12可包括半导体材料，且可例如包括单晶硅，基本上由单晶硅组成，或由单晶硅组成。基底12可被称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，其包含(但不限于)块状半导电材料(例如半导电晶片(单独或在其上包括其它材料的组合件中))及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”指代任何支撑结构，其包含(但不限于)上述半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。
逻辑电路系统18、层面14及层面16可对应于形成于基底12上的电路系统的层级(阶层)。基底12可对应于半导体裸片；且电路系统18、层面14及层面16可对应于与同一半导体裸片相关联的电路系统的阶层。替代地，层面14及16中的一或两者可对应于相对于基底12的裸片分离的半导体裸片。
图2展示其中层面14及16包含存储器单元的特定配置中的组合件10。具体来说，层面14包含存储器单元30，其中此类存储器单元中的每一者包含存取晶体管32及电容器34；且层面16包含存储器单元36，其中此类存储器单元中的每一者包含存取晶体管38及电容器40。
存取晶体管32具有沿字线31(WL-1A)的栅极42(仅标记其中的一者)，且存取晶体管38具有沿字线33(WL-1B)的栅极42(仅标记其中的一者)。字线可与逻辑电路系统18内的字线驱动器电耦合。图2中未展示此耦合以简化图式。
存取晶体管32及38中的每一者具有第一源极/漏极区44及第二源极/漏极区46，且具有第一与第二源极/漏极区之间的沟道区48。源极/漏极区及沟道区仅相对于一对晶体管标记。
第一源极/漏极区44及第二源极/漏极区46通过沟道区48彼此选通地耦合。具体来说，与晶体管(例如32)相关联的字线(例如WL-1A)的操作可将电压提供到栅极42，其可在沟道区48内诱发电场以使源极/漏极区44及46彼此电耦合。替代地，如果到栅极42的电压低于阈值电平，那么源极/漏极区44及46不会彼此电耦合。当沿字线提供足够电压以诱发沿与字线相关联的晶体管的源极/漏极区的耦合时，字线可被视为处于“导通”状态，及当未沿字线提供足够电压时，字线可被视为处于“切断”状态。
第一源极/漏极区44与数字线50电耦合于下层面14内，且与数字线52电耦合于上层面16内。第一数字线50标记为DL-1A、DL-2A及DL-3A，使得其可相对于彼此区分。类似地，第二数字线52标记为DL-1B、DL-2B及DL-3B。
上源极/漏极区46与电容器34及40电耦合。电容器34及40中的每一者具有对应于板极(共同板CP)的上节点，其中下层面14的板极标记为54(板A)，且上层面16的板极标记为56(板B)。
在一些应用中，数字线的操作会不良地干扰相邻数字线。此干扰可通过寄生电容及/或通过其它机制发生。在所说明的实施例中，在下层面14的数字线50之间提供屏蔽结构(屏蔽件)58，且在上层面16的数字线52之间提供类似屏蔽结构(屏蔽件)60。屏蔽件58还标记为SH-A1及SH-A2，且类似地，屏蔽件60还标记为SH-B1及SH-B2。
屏蔽结构58从屏蔽板62(屏蔽件A)向上延伸，且类似地，屏蔽结构60从屏蔽板64(屏蔽件B)向上延伸。
屏蔽板(屏蔽件A)62沿下层面14的底部，且可容易地连接到逻辑电路系统18(如所展示)。所说明的连接通过上文参考图1描述的类型的电互连件20发生。
板极56(板B)沿上层面16的顶部，且可容易地连接到逻辑电路系统18(如所展示)，其中此连接通过上文参考图1描述的类型的电互连件22发生。
层面14及16的彼此紧密接近限制对层面之间的区24的接取，这使对下层面14的板极54(板A)的接取及对上层面16的屏蔽板64(屏蔽件B)的接取变复杂。
图2A及2B图解地说明板56及62的俯视图以指示板可为大展片。此类大展片可减少对板56与62之间的结构的接取，且可例如减少对图2的区24内的板54及64的接取。
图3示意性说明可与层面14及16相关联的存储器单元(30、36)的实例阵列。所述单元包含电容器(34、40)，其中此类电容器通过存取晶体管(32、38)与数字线(50、52)选通地耦合。数字线标记为DL-1、DL-2及DL-3。
存取晶体管(32、38)是沿字线(31、33)。字线被标记为WL-1、WL-2及WL-3。
屏蔽线(58、60)介于数字线之间以减少相邻数字线之间的不良串扰(例如寄生电容)。屏蔽线标记为SH-1及SH-2。
字线(31、33)与字线驱动器电路系统(字线驱动器)66电耦合，数字线(50、52)与感测放大器电路系统(感测放大器)68耦合，屏蔽线(58、60)与第一参考电压(参考1；屏蔽电压)70电耦合，且电容器(34、40)的板极与第二参考电压(参考2；板电压)电耦合。电路组件66、68、70及72可由图1及2的逻辑电路系统18组成。在一些实施例中，第一参考电压源70及第二参考电压源72可彼此相同(例如，可为接地、VCC/2等)，且可由共同参考电压源组成。
图3中提供坐标轴系来辅助读者理解组合件10各种特征的定向。坐标轴系包含与x轴交叉且相对于x轴正交延伸的y轴。组合件10的字线(31、33)沿对应于x轴方向的第一方向延伸，且数字线(50、52)沿对应于y轴方向的第二方向延伸。尽管数字线的第二方向经展示为正交于字线的第一方向，但在其它实施例中，数字线可沿与字线的第一方向交叉但不正交于此第一方向的第二方向延伸。
屏蔽线(58、60)沿相同于数字线(50、52)的方向延伸。
图4到4B展示集成组合件10的实例配置。图4展示沿图4A及4B的横截面C-C的下层面14(层面A)的区；且图4A及4B分别沿图4的横截面A-A及B-B。图4到4B内提供包括x轴、y轴及z轴的坐标轴系来辅助读者理解图的相对定向。
图4A及4B中展示各自包含第一电极(存储节点)74、绝缘材料(电容器电介质材料)76及第二电极(板极)78的电容器34及40。在所说明的实施例中，存储节点(第一电容器节点)74经成形为向上开口容器，且电介质材料76及板极(第二电容器节点)78向下延伸到此类向上开口容器中。板极78是跨越电容器延伸的连续导电展片的部分，其中此展片是上层面的板56或下层面14的板54。
存储节点74在垂直延伸柱80上方。柱80可包括半导体材料，例如(举例来说)硅。柱80包含源极/漏极区44及46及沟道区48。仅标记一些源极/漏极区及沟道区以简化图式。
晶体管32及38包含垂直延伸柱80的区44、46及48，且包含沿沟道区48且可操作地接近此类沟道区以用作使源极/漏极区44及46彼此选择性(选通)耦合的晶体管栅极的字线(31、33)的区。
数字线(50、52)是沿垂直延伸柱80的底部处的源极/漏极区44，且电容器(34、40)的存储节点74是沿垂直延伸柱80的顶部处的源极/漏极区46。因此，当沿字线(31、33)施加足够电压以使源极/漏极区44及46彼此选通耦合时，此可在电容器(34、40)与数字线(50、52)之间建立电流流动。
屏蔽线(58、60)从屏蔽板(62、64)向上延伸。在所说明的实施例中，屏蔽板延伸到数字线(50、52)下方。
图4A及4B展示从上层面16的板极56向上延伸的突起84，且展示从下层面14的屏蔽板62向下延伸的突起82。突起82及84可被视为电互连件，且用于将导电展片(导电板)62及56连接到电压源70及72。将层面14与16之间的板54及64连接到参考源是更困难。
图4A中以虚线图展示垂直延伸柱80的区以指示此类区在图的横截面后面且具体在所说明的字线(31、33)后面。图4中以虚线图图解说明柱80的区以辅助读者理解垂直延伸柱与图4的说明字线31及数字线50的关系。
一些实施例包含其中切割数字线(50，52)中的一或多者以在层面的边缘处留下片段的组合件。片段可用于耦合到层面外部的电路系统，且因此用于将电输入从电压源路由到层面14与16之间的板54及64。在一些实施例中，一些电容器(34、40)保持与已从数字线切割的片段相关联，且此类电容器在将电输入从电压源路由到板54及64的电路内。电容器可有利地稳定引导到展片(板)54及64的电压的流动以减少此电压的不良波动。图5及6说明其中切割数字线的片段以形成用于耦合到层面外部的电路系统的互连件的应用中的层面14及16的区。
参考图5，断开数字线50以在字线WL-1A下方留下片段86。此类片段86电耦合到屏蔽件58，且因此电耦合到板/屏蔽参考电压70。片段86还通过存取电容器87电耦合到板极54(其中此类存取电容器类似于上文参考图4A描述的电容器34)。片段86与数字线50横向对准，且与数字线50一一对应。在一些实施例中，片段86可被称为导电结构。
字线WL-1A变成通过晶体管32将数字线片段86选通到板54的选通线88(其中此类晶体管如上文参考图4A所描述)。选通线88与驱动器90(驱动器2)电耦合。驱动器90可为字线驱动器电路系统66(驱动器1)的部分，或可与字线驱动器电路系统66分离。图5的配置可使屏蔽板62能够用作电容器板50的电压源，其中此电压通过存取电容器87。与片段86相关联的存取电容器87可稳定提供于板54内的电压。
片段86及相关联选通线88可一起被视为在互连区95内，其中此互连区用于在板(导电展片)62与板(导电展片)54之间建立电连接。
参考图6，断开数字线52以在字线WL-1B下方留下片段92。此类片段92电耦合到屏蔽件60。片段92还通过存取电容器93电耦合到板极56(其中此类电容器类似于上文参考图4A描述的电容器40)。片段92与数字线52横向对准，且与数字线52一一对应。在一些实施例中，片段92可被称为导电结构。
字线WL-1B变成通过晶体管38将数字线片段92选通到板56的选通线94(其中此类晶体管如上文参考图4A所描述)。选通线94与驱动器96(驱动器3)电耦合。驱动器96可为字线驱动器电路系统66(驱动器1)的部分，者可与字线驱动器电路系统66分离。图6的配置可使板56能够用作将电压提供到屏蔽件60的电压源，其中此电压通过存取电容器93。存取电容器93可稳定提供到屏蔽件60的电压。
片段92及相关联选通线94可一起被视为在互连区97内，其中此互连区用于在板(导电展片)56与屏蔽结构(屏蔽件)60之间建立电连接。
在一些应用中，第一互连区95内的片段86可被视为一起电耦合(电连系、电联接)到第一互连结构102中，且第二互连区97内的片段92可被视为一起电耦合(电连系、电联接)到第二互连结构104中。第一互连结构102从数字线50横向偏移，且第二互连结构104从数字线52横向偏移。
第一选通线88及第二选通线94可被视为在第一互连结构102及第二互连结构104正上方。
图7A及7B的横截面侧视图中相对于堆叠层面14及16描述图5及6的配置。图7A的视图是沿图5及6的线A-A，且图7B的视图是沿图5及6的线B-B。
层面14及16各自包括数字线(50、52)及字线(31、33)。在一些实施例中，数字线(50、52)可被视为沿第一方向(例如y轴方向)延伸的第一导线，且字线(31、33)可被视为沿第二方向(例如x轴方向)延伸的第二导线，其中第二方向与第一方向交叉。电容器(34、40)在字线(31、33)上方。数字线(50、52)可与感测放大器电路系统电耦合，且字线(31、33)可与字线驱动器电路系统电耦合，如图5及6中所展示。
有源结构(例如半导体柱80)从数字线(50、52)延伸到电容器(34、40)的下节点74。字线(31、33)可操作地接近有源结构80以通过有源结构将电容器选通地耦合到数字线。更具体来说，有源结构80包含沟道区48，且字线(31、33)包含沿沟道区48且可在沟道区内提供适当电场以诱发跨越沟道区的电传导的栅极42。
屏蔽结构(58、60)在数字线(50、52)之间延伸，如图5及6中所展示。图7A的横截面还展示在片段86与92之间延伸的屏蔽结构58及60。此外，图7A展示通过导电互连件98与片段86电耦合的屏蔽板62，且展示通过导电互连件100与片段92电耦合的屏蔽板64。
在一些实施例中，电容器34及40可被视为分别在存储器单元30及36内。此类存储器单元可在存储器阵列内。电容器87及93可被视为在存储器单元的横向外。电容器34及40可被视为对应于第一组电容器(存储器单元电容器)，且电容器87及93可被视对应于第二组电容器(存取电容器)。
图7A及7B展示片段(86、92)可与互连件(98、100)及电容器(87、93)一起用作多层面组合件10内从层面的外表面到此层面的内表面的导电路径。具体来说，下层面14的外板62与参考源72耦合，且因此可处于期望参考电压。板62通过互连件98、片段86、有源区80及电容器87耦合到内板54(电容器板)。因此，电容器板54可利用沿下板62的连接件82与参考源72电耦合。类似地，上层面16的外板56(电容器板)与参考源70耦合，且因此可处于期望参考电压。板56通过电容器93、有源区80、片段92及互连件100耦合到多层面组合件10内的上层面的内板64(屏蔽板)。因此，屏蔽板64可利用沿上板56的连接件84与参考源70电耦合。
从参考源72到电容器板54的连接件延伸通过电容器87。此可有利地向电容器板提供比缺乏电容器时实现的电压更稳定的电压。提供于板54与源72之间的总电容可取决于中介电容器87的数目及个别电容器内的电容。具体来说，可利用以下关系来估计总电容：总电容约等于互连区95的(单元数目/行)*(行数目)*(每电容器的电容)。在所说明的实施例中，互连区95仅包括单个行。在其它实施例(下文将描述)中，互连区95可包括两个或更多个行。由下层面14的存取电容器87提供的总电容(合计电容)可在从约3皮法拉(pF)到约30pF的范围内，在从约5pF到约20pF的范围内，等等。
从参考源70到屏蔽板64的连接件延伸通过电容器93。此可有利地向屏蔽板提供比缺乏电容器时实现的电压更稳定的电压。提供于板64与源70之间的总电容可在从约3pF到约30pF的范围内，在从约5pF到约20pF的范围内，等等。
在一些实施例中，上层面16可被视为包括第一导线33及第二导线52，且选通线94可被视为平行于第二导线33且从此类第二导线33横向偏移的第三导线。类似地，下层面14可被视为包括第一导线50及第二导线31，且选通线88可被视为平行于导线31且从导线31横向偏移的第三导线。
选通线88及94分别在片段(导电结构)86及92正上方。
在一些实施例中，与存储器单元(30、36)相关联的有源结构(半导体柱80)可被视为第一组有源结构，且与存取电容器(87、93)相关联的有源结构(半导体柱80)可被视为第二组有源结构。字线(31、33)可被视为可操作地接近第一组的有源结构，且选通线(88、94)可被视为可操作地接近第二组的有源结构。应注意，所有所说明的有源结构80可包括源极/漏极区44、46及沟道区48，其中一些此类区如图7B中所说明。
在图7A及7B所说明的实施例中，电容器板(板极)54跨越所有存储器单元电容器34延伸，且还跨越所有存取电容器87延伸。类似地，电容器板(板极)56跨越所有存储器单元电容器40延伸，且还跨越所有存取电容器93延伸。
选通结构(选通线)88及94可经操作以在存储器阵列内的存储器单元30及36的操作期间将期望电压提供到板54及64。在一些应用中，选通线88及94可在存储器阵列内的存储器单元30及36的操作期间连续导通，其中导通状态对应于其中选通线(88、94)沿有源区80提供足够电压以耦合电容器(87、93)与导电结构(86、92)的状态。在其它实施例中，沿选通线88及94中的一或两者的电压可经调制以在存储器单元的操作期间适应沿板54及64中的一或两者的电压。例如，在一些实施例中，可发现屏蔽线60无需在存储器阵列的所有操作模式期间处于特定电压以实现数字线52之间期望屏蔽，因此，选通线94可在存储器阵列的至少一些操作模式期间处于切断状态(其中切断状态对应于其中选通线94未沿有源区80提供足够电压来耦合电容器93与导电结构92的状态)。
在一些实施例中，第一层面14可被视为包括第一数字线50、第一字线31及第一存储器单元30，且第二层面16可被视为包括第二数字线52、第二字线33及第二存储器单元36。第一存储器单元30包括第一电容器34，且第二存储器单元36包括第二电容器40。第一层面14包括由第一电容器34共享的第一板极54，且第二层面16包括由第二电容器40共享的第二板极56。第一层面14的屏蔽线58可被视为第一屏蔽线，且第二层面的屏蔽线60可被视为第二屏蔽线。第一屏蔽线58从屏蔽板62(其可被称为第一屏蔽板)向上延伸，且第二屏蔽线60从屏蔽板64(其可被称为第二屏蔽板)向上延伸。
存取电容器87可被称为第一存取电容器，且存取电容器93可被称为第二存取电容器。
第一层面14内的有源结构80可被视为第一有源结构，且第二层面16内的有源结构80可被视为第二有源结构。第一数字线50上方的第一有源结构可被视为第一组第一有源结构，且互连结构102上方的第一有源结构可被视为第二组第一有源结构。类似地，第二数字线52上方的第二有源结构可被视为第一组第二有源结构，且互连结构104上方的第二有源结构可被视为第二组第二有源结构。
电压源72可被视为电耦合到屏蔽板62且通过第一存取电容器87从屏蔽板62电耦合到第一板极54的第一电压源。
电压源70可被视为电耦合到第二电容器板极56且通过第二存取电容器93从第二电容器板极电耦合到第二屏蔽线60的第二电压源。
在一些实施例中，第一电压源70及第二电压源72可处于彼此相同的电压，且可例如处于接地电压，处于约VCC/2，等等。在一些实施例中，电压源70及72可为共同电压源的部分。
在一些实施例中，互连区95及97中的一或两者可包含一行以上存取电容器。图8展示处于类似于上文参考图6描述的配置的配置中但处于其中互连区97包含两行存取电容器的布置中的组合件10的上层面16。存取电容器在图8的视图中不可见，但将在柱80上方，类似于图7A及7B中展示的配置。互连区97包含选通线94中的两者，其中此类选通线标记为94a及94b。选通线94a及94b与驱动器96耦合。在与数字线52相关联的存储器阵列的操作期间，选通线94a及94b可或可不处于连续导通操作状态。
在一些应用中，可期望在上层面16内利用两个或更多个选通结构94，使得屏蔽线60可细分为相对于彼此独立受控的两个或更多个组。参考图9到11描述实例实施例。
参考图9，展示包括组合件的中央区内的数字线52的组合件10。数字线可在存储器阵列区106内。此存储器区具有第一边缘(侧)107及相对第二边缘(侧)109。延伸超过第二边缘107的数字线52的区从存储器区内的数字线的部分断开以形成片段92a，且类似地，延伸超过第二侧109的数字线的区经形成到片段92b中。片段92a在第一互连结构104a内，且片段92b在第二互连结构104b内。在一些实施例中，互连结构104a及104b可被称为第二及第三互连结构以使其与相关联于下层面14的任何第一互连结构88(例如上文参考图5、7A及7B描述的互连结构88)区分。
第一选通线94a跨越互连结构104a延伸，且第二选通线94b跨越互连结构104b延伸。
屏蔽线60以点画展示，使得其可容易地与数字线52及片段92区分。屏蔽线被细分为包括屏蔽线60a的第一组及包括屏蔽线60b的第二组。屏蔽线60a彼此电连接，且通过存取电容器93a耦合到第一参考源70a；且屏蔽线60b彼此电连接，且通过存取电容器93b耦合到第二参考源70b。参考源70a及70b可或可不处于彼此相同的电压，且可或可不为共同参考源的部分。在一些实施例中，参考源70a及70b可为处于合适电压(例如接地、VCC/2等)的共同参考源的部分。
在一些实施例中，数字线52可被视为通过间隙彼此间隔。屏蔽线60a可被视为在数字线之间的一些间隙内，且屏蔽线60b可被视为在数字线之间的其它间隙内。
在一些实施例中，与下层面14相关联的屏蔽线58(上文参考图5、7A及7B描述)可被称为第一屏蔽线，屏蔽线60a可被称为第二屏蔽线，且屏蔽线60b可被称为第三屏蔽线。第二屏蔽线60a与互连结构104a电耦合，且第三屏蔽线60b与互连结构104b电耦合。
在一些实施例中，下层面14的存取电容器87(如图7A中所展示)可被称为第一存取电容器。在此类实施例中，存取电容器93a可被称为第二存取电容器，且存取电容器93b可被称为第三存取电容器。第二存取电容器93a在类似于上文参考图7A及7B描述的配置的配置中可在选通线94a上方，且类似地，第三存取电容器93b可在选通线94b上方。
存取电容器93a及93b可相同于上文参考图7A及7B描述的电容器93般配置，且因此可在有源结构80上方，其中此类有源结构可操作地接近选通线94a及94b。接近存取晶体管93a的有源结构80可被称为第一有源结构，且接近第二存取晶体管93b的有源结构80可被称为第二有源结构。
在图9所说明的实施例中，第一屏蔽结构60a及第二屏蔽结构60b沿x轴方向彼此交替。
选通线94a及94b与驱动器96a及96b耦合，且可彼此独立操作。在一些实施例中，选通线94a及94b可在存储器阵列106的整个操作持续时间期间保持导通状态(且因此将在存储器阵列的整个操作持续时间内处于彼此基本上相同的电压)。在其它实施例中，选通线94a及94b可在存储器阵列106的至少一部分操作持续时间内处于彼此不同的电压。例如，可取决于邻近屏蔽线的数字线是否有源来调整沿个别屏蔽线的电压。因此，利用多个选通线(94a、94b)可使组合件10的操作特性能够适合于特定应用，且尤其可使一组屏蔽线(例如包括屏蔽线60a的组)能够独立于另一组(例如包括屏蔽线60b的组)操作。
驱动器96a及96b可彼此分离(如所展示)，且可与主字线驱动器66分离。替代地，驱动器66、96a及96b可为共同驱动器电路系统的部分。
图10展示类似于图9的配置的配置中的组合件10，但展示第一布置(批次)中的屏蔽结构60a及第二布置(批次)中的屏蔽结构60b，其中第二布置从第一布置横向偏移。
图11展示类似于图9的配置的配置，但展示电联接(电耦合、电连系)布置内的栅极线93a及93b。
尽管上文已相对于包括两个存储器层面的多层面架构描述各种实施例，但应理解，可扩展实施例以与包括两个以上存储器层面的多层面架构一起利用。
提供各种横截面图来展示与本文描述的实施例相关联的主结构。所属领域的一般技术人员将理解，可或可不存在额外副结构。例如，通常将在所说明的导电材料的暴露表面周围提供绝缘材料，将在字线(31、33)与有源结构80的沟道区48之间提供栅极电介质材料，等等。
上文论述的组合件及结构可用于集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)，且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为各种系统中的任一者，例如(举例来说)照相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文描述的各种材料、物质、组成等可由现在已知或尚待开发的任何合适方法形成，其包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本发明中被视为同义词。在一些例子中利用术语“电介质”及在其它例子中利用术语“绝缘”(或“电绝缘”)可在本发明内提供语言变化以简化所附权利要求书内的前置基础，且不用于指示任何显著化学或电差异。
术语“电连接”及“电耦合”两者可用于本发明中。所述术语被视为同义词。在一些例子中利用一术语及在其它例子中利用另一术语可在本发明内提供语言变化以简化所附权利要求书内的前置基础。
图式中各个实施例的特定定向仅供说明，且在一些应用中，实施例可相对于所展示的定向旋转。本文提供的描述及所附权利要求书涉及具有各种特征之间的描述关系的任何结构，不管所述结构是处于图式的特定定向还是相对于此定向旋转。
除非另有指示，否则附图中的横截面图仅展示横截面的平面内的特征且未展示横截面的平面后面的材料以简化图式。
当上文将一结构称为“在另一结构上”，“邻近另一结构”或“抵靠另一结构”时，其可直接在所述另一结构上或也可存在中介结构。相比而言，当一结构被称为“直接在另一结构上”，“直接邻近另一结构”或“直接抵靠另一结构”时，不存在中介结构。术语“在...正下方”、“在...正上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
结构(例如层、材料等)可被称为“垂直延伸”以指示结构大体上从下伏基底(例如衬底)向上延伸。垂直延伸结构可基本上相对于基底的上表面正交延伸，或不相对于基底的上表面正交延伸。
一些实施例包含一种集成组合件，其具有沿第一方向延伸的第一导线，且具有在所述第一导线上方且沿与所述第一方向交叉的第二方向延伸的第二导线。电容器在所述第二导线上方。所述第二导线可操作地接近有源结构以通过所述有源结构将第一组所述电容器选通地耦合到所述第一导线。屏蔽结构介于所述第一导线之间且沿所述第一方向延伸。电压源通过第二组所述电容器电耦合到所述屏蔽结构。
一些实施例包含一种集成组合件，其具有沿第一方向延伸的第一导线，且具有在所述第一导线上方且沿与所述第一方向交叉的第二方向延伸的第二导线。电容器在所述第二导线上方。所述电容器中的每一者包括所述第二导线上方的第一电极、所述第一电极上方的第二电极及所述第一与第二电极之间的绝缘材料。所述第二电极是板极的区。所述板极跨越所有所述电容器延伸。所述第二导线可操作地接近有源结构以通过所述有源结构将第一组所述电容器选通地耦合到所述第一导线。屏蔽结构介于所述第一导线之间且沿所述第一方向延伸。所述屏蔽结构从屏蔽板向上延伸。参考源电耦合到所述屏蔽板，且通过第二组所述电容器从所述屏蔽板电耦合到所述板极。
一些实施例包含一种集成组合件，其包括第一层面及所述第一层面上方的第二层面。所述第一层面包括第一数字线及与所述第一数字线耦合的第一存储器单元。所述第一存储器单元包括第一电容器及由所述第一电容器共享的第一板极。所述第一层面还包括所述第一数字线之间的第一屏蔽线。所述第一屏蔽线从屏蔽板向上延伸。所述第二层面包括第二数字线及与所述第二数字线耦合的第二存储器单元。所述第二存储器单元包括第二电容器及由所述第二电容器共享的第二板极。第二屏蔽线介于所述第二数字线之间。第一电压源电耦合到所述屏蔽板，且通过第一存取电容器从所述屏蔽板电耦合到所述第一板极。第二电压源电耦合到第二板极，且通过第二存取电容器从所述第二板极电耦合到所述第二屏蔽线。
一些实施例包含一种集成组合件，其包括第一层面，所述第一层面包含：第一数字线；第一互连结构，其从所述第一数字线横向偏移；第一字线，其在所述第一数字线上方；第一选通线，其在所述第一互连结构上方；第一存储器电容器，其在所述第一字线上方；第一存取电容器，其在所述第一选通线上方；第一电容器板极，其跨越所述第一存储器电容器及所述第一存取电容器延伸且包括所述第一存储器电容器及所述第一存取电容器的上电极；及第一组第一有源结构，其在所述第一数字线上方。所述第一字线可操作地接近所述第一组的所述第一有源结构以将所述第一数字线选通地耦合到所述第一存储器电容器。所述第一层面还包含所述第一互连结构上方的第二组所述第一有源结构。所述第一选通线可操作地接近所述第二组的所述第一有源结构以将所述第一互连结构选通地耦合到所述第一存取电容器。所述第一层面还包含介于所述第一数字线之间且电耦合到所述第一互连结构的第一屏蔽线。所述第一屏蔽线从屏蔽板向上延伸。第二层面在所述第一层面上方。所述第二层面包含：第二数字线；第二互连结构，其从所述第二数字线横向偏移；第二字线，其在所述第二数字线上方；第二选通线，其在所述第二互连结构上方；第二存储器电容器，其在所述第二字线上方；第二存取电容器，其在所述第二选通线上方；及第二电容器板极，其跨越所述第二存储器电容器及所述第二存取电容器延伸。所述第二电容器板极包括所述第二存储器电容器及所述第二存取电容器的上电极。所述第二层面还包含所述第一数字线上方的第一组第二有源结构。所述第二字线可操作地接近所述第一组的所述第二有源结构以将所述第二数字线选通地耦合到所述第二存储器电容器。所述第二层面还包含所述第二互连结构上方的第二组所述第二有源结构。所述第二选通线可操作地接近所述第二组的所述第二有源结构以将所述第二互连结构选通地耦合到所述第二存取电容器。所述第二层面还包含介于所述第二数字线之间且电耦合到所述第二互连结构的第二屏蔽线。第一电压源电耦合到所述屏蔽板，且通过所述第一存取电容器从所述屏蔽板电耦合到所述第一电容器板极。第二电压源电耦合到第二电容器板极，且通过所述第二存取电容器从所述第二电容器板极电耦合到所述第二屏蔽线。
根据法规，本文揭示的标的物已用或多或少专针对结构及方法特征的语言描述。然而，应理解，权利要求书不受限于所展示及描述的特定特征，因为本文揭示的构件包括实例实施例。因此，权利要求书应按照字面措辞被给予全范围，且根据等同原则来加以适当解译。

Claims (35)

1.一种集成组合件，其包括：
第一导线，其沿第一方向延伸；
第二导线，其在所述第一导线上方且沿与所述第一方向交叉的第二方向延伸；
电容器，其在所述第二导线上方；所述第二导线可操作地接近有源结构以通过所述有源结构将第一组所述电容器选通地耦合到所述第一导线；
屏蔽结构，其介于所述第一导线之间且沿所述第一方向延伸；及
电压源，其通过第二组所述电容器电耦合到所述屏蔽结构。
2.根据权利要求1所述的集成组合件，其中所述第一导线与感测放大器电路系统电耦合，且其中所述第二导线与驱动器电路系统电耦合。
3.根据权利要求1所述的集成组合件，其中所述有源结构是半导体材料的垂直延伸柱。
4.根据权利要求1所述的集成组合件，其中所述第二组所述电容器提供在从约3pF到约30pF的范围内的总电容。
5.根据权利要求1所述的集成组合件，其中所述屏蔽结构是第一组所述屏蔽结构，且其中所述电压源是第一电压源；且所述集成组合件进一步包括通过第三组所述电容器电耦合到第二电压源的第二组所述屏蔽结构。
6.根据权利要求5所述的集成组合件，其中：
所述第一组的所述电容器由存储器阵列区的存储器单元组成；
所述第一电压源从所述存储器阵列区的第一侧耦合到所述第一组的所述屏蔽结构；且
所述第二电压源从所述存储器阵列区的第二侧耦合到所述第二组的所述屏蔽结构，其中所述第二侧与所述第一侧相对。
7.根据权利要求6所述的集成组合件，其中所述第一组的所述屏蔽结构沿所述第二方向与所述第二组的所述屏蔽结构交替。
8.根据权利要求6所述的集成组合件，其中：
所述第一组的所述屏蔽结构形成所述屏蔽结构的第一布置；
所述第二组的所述屏蔽结构形成所述屏蔽结构的第二布置；且
所述第二布置从所述第一布置横向偏移。
9.根据权利要求1所述的集成组合件，其中所述有源结构是第一组所述有源结构，且所述集成组合件进一步包括：
导电结构，其从所述第一导线横向偏移；
第三导线，其平行于所述第二导线且从所述第二导线横向偏移；所述第三导线在所述导电结构的区正上方；
所述第二组的所述电容器在所述第三导线上方及所述导电结构上方；
第二组所述有源结构；所述第二组的所述有源结构介于所述导电结构与所述第二组的所述电容器之间；
所述第三导线可操作地接近所述第二组的所述有源结构以将所述导电结构选通地耦合到所述第二组的所述电容器；及
所述屏蔽结构与所述导电结构中的至少一者电耦合。
10.根据权利要求9所述的集成组合件，其中所述导电结构与所述第一导线对准且与所述第一导线一一对应。
11.根据权利要求9所述的集成组合件，其中所述第一组的所述电容器由存储器阵列的存储器单元组成；且其中所述第三导线在所述存储器阵列的存储器单元的操作期间处于连续导通状态。
12.根据权利要求9所述的集成组合件，其中所述第一组的所述电容器由存储器阵列的存储器单元组成；且其中所述第三导线在所述存储器阵列的存储器单元的操作期间不处于连续导通状态。
13.根据权利要求9所述的集成组合件，其中所述第一及第二组的所述电容器中的每一者包含：
第一节点，其经配置为向上开口容器；
第二节点，其在所述第一节点上方且延伸到所述向上开口容器中；及
绝缘材料，其介于所述第一与第二节点之间。
14.根据权利要求13所述的集成组合件，其中所述第二节点是跨越所述第一及第二组的所述电容器延伸的连续导电展片的部分。
15.根据权利要求1所述的集成组合件，其中所述屏蔽结构从导电板向上延伸，其中所述导电板延伸到所述第一导线下方。
16.一种集成组合件，其包括：
第一导线，其沿第一方向延伸；
第二导线，其在所述第一导线上方且沿与所述第一方向交叉的第二方向延伸；
电容器，其在所述第二导线上方；所述电容器中的每一者包括所述第二导线上方的第一电极、第一电极上方的第二电极及所述第一与第二电极之间的绝缘材料；所述第二电极是板极的区；所述板极跨越所有所述电容器延伸；所述第二导线可操作地接近有源结构以通过所述有源结构将第一组所述电容器选通地耦合到所述第一导线；
屏蔽结构，其介于所述第一导线之间且沿所述第一方向延伸；所述屏蔽结构从屏蔽板向上延伸；及
参考源，其电耦合到所述屏蔽板且通过第二组所述电容器从所述屏蔽板电耦合到所述板极。
17.根据权利要求16所述的集成组合件，其中所述第一导线与感测放大器电路系统电耦合，且其中所述第二导线与驱动器电路系统电耦合。
18.根据权利要求16所述的集成组合件，其中所述有源结构是包括硅的垂直延伸柱。
19.根据权利要求16所述的集成组合件，其中所述第二组所述电容器提供在从约3pF到约30pF的范围内的总电容。
20.根据权利要求16所述的集成组合件，其中所述第二组所述电容器提供在从约5pF到约20pF的范围内的总电容。
21.根据权利要求16所述的集成组合件，其中所述有源结构是第一组所述有源结构，且所述集成组合件进一步包括：
导电结构，其从所述第一导线横向偏移；
第三导线，其平行于所述第二导线且从所述第二导线横向偏移；所述第三导线在所述导电结构的区正上方；
所述第二组的所述电容器在所述第三导线上方及所述导电结构上方；
第二组所述有源结构；所述第二组的所述有源结构介于所述导电结构与所述第二组的所述电容器之间；
所述第三导线可操作地接近所述第二组的所述有源结构以将所述导电结构选通地耦合到所述第二组的所述电容器；及
所述屏蔽板与所述导电结构中的至少一者电耦合。
22.根据权利要求21所述的集成组合件，其中所述导电结构与所述第一导线对准且与所述第一导线一一对应。
23.根据权利要求16所述的集成组合件，其中所述第一节点经配置为向上开口容器，且其中所述第二节点延伸到所述向上开口容器中。
24.一种集成组合件，其包括：
第一层面，其包括：
第一位数字线；
第一存储器单元，其与所述第一数字线耦合；所述第一存储器单元包括第一电容器及由所述第一电容器共享的第一板极；及
第一屏蔽线，其介于所述第一数字线之间；所述第一屏蔽线从屏蔽板向上延伸；
第二层面，其在所述第一层面上方且包括：
第二数字线；
第二存储器单元，其与所述第二数字线耦合；所述第二存储器单元包括第二电容器及由所述第二电容器共享的第二板极；及
第二屏蔽线，其介于所述第二数字线之间；
第一电压源，其电耦合到所述屏蔽板，且通过第一存取电容器从所述屏蔽板电耦合到所述第一板极；及
第二电压源，其电耦合到第二板极，且通过第二存取电容器从所述第二板极电耦合到所述第二屏蔽线。
25.根据权利要求24所述的集成组合件，其中所述第一及第二电压源处于彼此相同的电压。
26.根据权利要求25所述的集成组合件，其中所述第一及第二电压源处于接地。
27.根据权利要求25所述的集成组合件，其中所述第一及第二电压源处于VCC/2。
28.根据权利要求24所述的集成组合件，其中所述第二存储器单元在存储器阵列内，且其中所述第二屏蔽线被细分为在所述存储器阵列的操作期间彼此独立操作的至少两组。
29.一种集成组合件，其包括：
第一层面，其包括：
第一位数字线；
第一互连结构，其从所述第一数字线横向偏移；
第一字线，其在所述第一数字线上方；
第一选通线，其在所述第一互连结构上方；
第一存储器电容器，其在所述第一字线上方；
第一存取电容器，其在所述第一选通线上方；
第一电容器板极，其跨越所述第一存储器电容器及所述第一存取电容器延伸且包括所述第一存储器电容器及所述第一存取电容器的上电极；
第一组第一有源结构，其在所述第一数字线上方，所述第一字线可操作地接近所述第一组的所述第一有源结构以将所述第一数字线选通地耦合到所述第一存储器电容器；
第二组所述第一有源结构，其在所述第一互连结构上方，所述第一选通线可操作地接近所述第二组的所述第一有源结构以将所述第一互连结构选通地耦合到所述第一存取电容器；及
第一屏蔽线，其介于所述第一数字线之间且电耦合到所述第一互连结构；所述第一屏蔽线从屏蔽板向上延伸；
第二层面，其在所述第一层面上方且包括：
第二位数字线；
第二互连结构，其从所述第二数字线横向偏移；
第二字线，其在所述第二数字线上方；
第二选通线，其在所述第二互连结构上方；
第二存储器电容器，其在所述第二字线上方；
第二存取电容器，其在所述第二选通线上方；
第二电容器板极，其跨越所述第二存储器电容器及所述第二存取电容器延伸且包括所述第二存储器电容器及所述第二存取电容器的上电极；
第一组第二有源结构，其在所述第一数字线上方，所述第二字线可操作地接近所述第一组的所述第二有源结构以将所述第二数字线选通地耦合到所述第二存储器电容器；
第二组所述第二有源结构，其在所述第二互连结构上方，所述第二选通线可操作地接近所述第二组的所述第二有源结构以将所述第二互连结构选通地耦合到所述第二存取电容器；及
第二屏蔽线，其介于所述第二数字线之间且电耦合到所述第二互连结构；
第一电压源，其电耦合到所述屏蔽板，且通过所述第一存取电容器从所述屏蔽板电耦合到所述第一电容器板极；及
第二电压源，其电耦合到第二电容器板极，且通过所述第二存取电容器从所述第二电容器板极电耦合到所述第二屏蔽线。
30.根据权利要求29所述的集成组合件，其中所述第二层面包含从所述第二数字线横向偏移且在相对于所述第二互连结构的所述第二数字线的相对侧上的第三互连结构；其中所述第二数字线通过间隙彼此间隔；其中所述第二屏蔽线在一些所述间隙内；其中第三屏蔽线在其它所述间隙内；且其中所述第三屏蔽线电耦合到所述第三互连结构。
31.根据权利要求30所述的集成组合件，其中第三选通线在所述第三互连结构上方；其中第三存取电容器在所述第三选通线上方；其中第三组所述第二有源结构在所述第三互连结构上方；其中所述第三选通线可操作地接近所述第三组的所述第二有源结构以将所述第三互连结构选通地耦合到所述第三存取电容器；且其中所述第二存储器电容器在存储器阵列的存储器单元内。
32.根据权利要求31所述的集成组合件，其中所述第二及第三选通线在所述存储器阵列的操作期间保持导通状态。
33.根据权利要求31所述的集成组合件，其中所述第二及第三选通线在所述存储器阵列的整个操作持续时间内处于彼此大体上相同的电压。
34.根据权利要求31所述的集成组合件，其中所述第二及第三选通线在所述存储器阵列的至少一部分操作持续时间内处于相对于彼此不同的电压。
35.根据权利要求29所述的集成组合件，其中所述第一及第二电压源处于彼此相同的电压。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11398266B1 (en) * 2021-01-08 2022-07-26 Micron Technology, Inc. Integrated assemblies having memory cells with capacitive units and reference-voltage-generators with resistive units
US11443788B1 (en) 2021-03-17 2022-09-13 Micron Technology, Inc. Reference-voltage-generators within integrated assemblies
US11900996B2 (en) * 2021-10-19 2024-02-13 Globalfoundries U.S. Inc. Memory structure with self-adjusting capacitive coupling-based read and write assist

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064588A (en) * 1998-03-30 2000-05-16 Lsi Logic Corporation Embedded dram with noise-protected differential capacitor memory cells
US9773728B1 (en) * 2016-12-27 2017-09-26 Micron Technology, Inc. Memory arrays
US10229874B1 (en) * 2018-03-22 2019-03-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and a transistor and methods of forming such arrays
CN110168726A (zh) * 2017-01-06 2019-08-23 美光科技公司 集成存储器、集成组合件及形成存储器阵列的方法
CN110459546A (zh) * 2018-05-08 2019-11-15 美光科技公司 具有铁电晶体管的集成组合件及形成集成组合件的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2490221A1 (en) * 2011-02-17 2012-08-22 Nanya Technology Corporation Memory cell and memory array utilizing the memory cell
US10896722B1 (en) 2019-11-15 2021-01-19 Micron Technology, Inc. Integrated assemblies having sense-amplifier-circuitry distributed amongst two or more locations, and having circuitry configured to isolate local column-select-structures from a global structure

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064588A (en) * 1998-03-30 2000-05-16 Lsi Logic Corporation Embedded dram with noise-protected differential capacitor memory cells
US9773728B1 (en) * 2016-12-27 2017-09-26 Micron Technology, Inc. Memory arrays
CN110168726A (zh) * 2017-01-06 2019-08-23 美光科技公司 集成存储器、集成组合件及形成存储器阵列的方法
US10229874B1 (en) * 2018-03-22 2019-03-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and a transistor and methods of forming such arrays
CN110459546A (zh) * 2018-05-08 2019-11-15 美光科技公司 具有铁电晶体管的集成组合件及形成集成组合件的方法

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