KR20000010317A - 게이트 턴 오프 사이리스터 채용한 메모리 소자 - Google Patents

Abstract

게이트 턴 오프(GTO) 다이리스터 채용한 메모리 소자에 관해 기재하고 있다. 본 발명에 따른 메모리 소자는, 제1 도전형의 제1 반도체층 일 면에 형성된 제2 도전형의 제2 반도체층과, 제2 반도체층 내에 형성되어 활성영역과 소자분리영역을 한정하는 소자분리막과, 이웃한 소자분리막 사이의 제2 반도체층 상에 게이트 절연막을 개재하여 형성된 게이트와, 게이트 양측 활성영역에 위치한 제2 반도체층 표면에 형성된 제1 도전형의 제1 불순물영역과, 일 측의 제1 불순물영역 내에 형성된 제2 도전형의 제2 불순물영역과, 제2 불순물영역과 전기적으로 연결된 저항금속층, 제1 불순물영역과 전기적으로 연결된 배선금속층 및 제2 반도체층과 반대되는 제1 반도체층 표면에 접착되어 에노드전극 및 감결합 커패시터의 제1 전극으로 제공되는 금속판과, 일 면이 금속판의 다른 면과 접착된 유전체막, 및 유전체막의 다른 면과 접착된 제2 전극을 구비한다. 게이트와 그 양측에 위치한 제1 불순물영역은 소오스/드레인으로 작용하여 메모리 셀 트랜지스터를 구성하며, 제1 반도체층, 제2 반도체층, 제1 불순물영역, 및 제2 불순물영역은 지티오 다이리스터를 구성한다.

Description

게이트 턴 오프 사이리스터 채용한 메모리 소자

본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 메모리 셀에 게이트 턴 오프(Gate Turn Off) 사이리스터를 채용하고 감결합 커패시터를 포함하는 메모리 소자에 관한 것이다.

통상적으로, 본 분야에서 디램(DRAM)과 에스램(SRAM)은 휘발성 반도체 메모리 장치로서 잘 알려져 있다.

디램에 있어서 메모리 셀은 하나의 억세스 트랜지스터와 하나의 정보저장용 커패시터로 이루어진다. 이와 같이 구성된 디램은, 고집적화가 가능한 장점이 있으나 제한된 셀 면적 내에서 커패시턴스를 증가시켜주기 위한 복잡한 제조공정이 요구되는 단점이 있다.

또한 에스램에 있어서의 메모리 셀은, 래치를 구성하는 네 개의 트랜지스터와 두 개의 부하 소자로 구성되어 디램에 비해 집적도가 떨어지고 전력소모가 많은 문제가 있다.

따라서, 최근에는 이러한 문제점들을 해결하기 위한 한 방법으로, 게이트 턴 온프(GTO) 사이리스터를 이용하여 메모리 셀을 제조함으로써 제조공정이 용이하면서도 고집적화에 유리한 메모리 소자가 제안된 바 있다.

도 1은 종래의 GTO 사이리스터를 채용한 메모리 셀의 회로도이다.

도 1을 참조하면, 종래의 메모리 셀(1)은, 워드라인(WL)에 게이트 단자가 연결되고, 비트라인(BL)에 드레인 또는 소오스가 연결된 억세스 트랜지스터(10)와, 상기 억세스 트랜지스터(10)의 소오스 또는 드레인에 게이트(G)가 연결되고 에노드(A)로 제1 전압(Va)을 수신하며 캐소드(K)가 저항소자(R)를 통해 접지된 GTO 사이리스터(20)로 구성된다.

상기와 같이 구성된 메모리 셀의 동작을 간단히 살펴보면 먼저, 비트라인에 실린 데이터 "1"을 메모리 셀에 기입하고자 하는 경우, 워드라인(WL)에 로우 레벨의 전압을 인가하여 억세스 트랜지스터(10)를 턴-온 시키고 비트라인(BL)과 GTO 사이리스터(20)의 게이트(G)를 연결한다. 즉, 비트라인(BL)에 실린 하이 레벨의 데이터에 의해 GTO 사이리스터(20)의 게이트에 순전류가 공급된다. 따라서, GTO 사이리스터(20)가 턴-온되고, 에노드(A)에 인가되는 하이 레벨의 전압(Va)은 GTO 사이리스터의 게이트(G)와 접지 사이, 즉 저항(R) 양단에 인가된다. 이 저항 양단의 전압은 GTO 사이리스터(20)의 게이트(G)에 역방향 전류가 인가되기 전까지 유지된다. 반면, 비트라인의 데이터가 역방향이면 GTO 사이리스터(20)가 오프되기 때문에 워드라인(WL)을 통해 GTO 사이리스터(20)에 인가된 전압이 그대로 저항(R) 양단에 걸려 로우 레벨이 되게 된다. 이러한 일련의 과정을 통하여 정보의 기입이 이루어진다.

그러나, 종래의 기술에 따르면, 상기 구성을 가지는 GTO 사이리스터의 에노드(A)에 전압을 인가하기 위한 전극을 형성하는 데에 어려움이 있었다.

한편, 집적 회로가 형성된 반도체 칩이 동작하기 위해서는 상기 반도체 칩에 전원 전압이 인가되어야만 한다. 상기 전원 전압에는 전원 잡음(power noise)이 포함되어 있다. 상기 전원 잡음은 상기 집적 회로의 동작에 커다란 영향을 준다. 특히 집적 회로의 집적도가 증가함에 따라 상기 전원 잡음이 집적 회로에 미치는 영향은 더욱 커지게 되어 심한 경우에는 집적 회로의 오동작을 유발하기도 한다. 따라서, 상기 전원 잡음을 감소시키는 것은 반도체 칩의 품질 및 신뢰성을 향상시키는데 있어서 매우 중요하다. 이와 같은 전원 잡음을 감소시키기 위하여 감결합 캐패시터가 이용된다.

상기 GTO 사이리스터를 채용한 메모리 소자에 있어서도 일반적인 집적회로와 마찬가지로 오동작 없이 동작하기 위해서는 전원전압의 요동이 없어야 한다. 즉, GTO 사이리스터에 글리칭(glitching)과 같은 노이즈가 발생되면 GTO 사이리스터가 오동작하여 도 1에 도시된 메모리 소자가 정상적으로 동작하지 못하게 된다.

본 발명이 이루고자 하는 기술적 과제는, GTO 사이리스터의 에노드에 전압 인가가 용이하며 감결합 커패시터를 포함한 메모리 소자를 제공하는 것이다.

도 1은 종래의 GTO 사이리스터를 채용한 메모리 셀의 회로도이다.

도 2는 본 발명의 일 실시예에 따른 GTO 사이리스터를 채용한 메모리 소자를 도시한 단면도이다.

상기 과제를 달성하기 위한 본 발명에 따른 메모리 소자는, 제1 도전형의 제1 반도체층 일 면에 형성된 제2 도전형의 제2 반도체층, 상기 제2 반도체층 내에 형성되어 활성영역과 소자분리영역을 한정하는 소자분리막, 이웃한 소자분리막 사이의 제2 반도체층 상에 게이트 절연막을 개재하여 형성된 게이트, 상기 게이트 양측 활성영역에 위치한 제2 반도체층 표면에 형성된 제1 도전형의 제1 불순물영역, 상기 일 측의 제1 불순물영역 내에 형성된 제2 도전형의 제2 불순물영역을 구비한다.

본 발명에 따른 메모리 소자는 또한, 상기 제2 불순물영역과 전기적으로 연결된 저항금속층, 상기 제1 불순물영역과 전기적으로 연결된 배선금속층, 일 면이 상기 제2 반도체층과 반대되는 제1 반도체층 표면에 접착되어 에노드전극 및 감결합 커패시터의 제1 전극으로 제공되는 금속판, 일 면이 상기 금속판의 다른 면과 접착된 유전체막, 및 상기 유전체막의 다른 면과 접착된 제2 전극을 구비하고, 상기 게이트와 그 양측에 위치한 제1 불순물영역은 소오스/드레인으로 작용하여 메모리 셀 트랜지스터를 구성하며, 제1 반도체층, 제2 반도체층, 제1 불순물영역, 및 제2 불순물영역은 지티오 사이리스터를 구성한다.

이와 같이 본 발명에 따르면, 에노드 전극 형성이 용이하며, 에노드 저항을 감소시킬 수 있을 뿐만 아니라, 칩과 전원전압 라인에 발생되는 노이즈 레벨을 감소시키고 전원전압 레벨을 안정화시켜 전원전압의 요동이나 전원전압 감소를 보상할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다.

도 2는 본 발명의 일 실시예에 따른 GTO 사이리스터를 채용한 메모리 소자를 도시한 단면도로서, 도면 참조부호 "100"은 제1 반도체층을, "102"는 제2 반도체층을, "104"는 소자분리막을, "106"은 게이트 산화막을, "108"은 게이트를, "110"은 제1 불순물영역을, "112"는 절연막을, "114"는 제2 불순물영역을, "116"은 저항금속층을, "118"은 배선금속층, "120"은 애노드전극겸 감결합 커패시터의 제1 전극을, "122"는 감결합 커패시터의 유전체막을, "124"는 감결합 커패시터의 제2 전극을 각각 나타낸다.

도 2를 참조하면, 제1 도전형 예컨대 P형의 제1 반도체층(100) 일 면에 제2 도전형 예컨대 N형의 제2 반도체층(102)이 형성되어 있으며, 상기 제2 반도체층(102) 내에는 일정 깊이로 소자분리막(104)이 형성되어 소자가 형성될 활성영역과 소자분리영역을 한정하고 있다. 상기 소자분리막(104) 양측에 위치한 제2 반도체층(102) 표면에는 제1 도전형으로된 제1 불순물영역(110)이 형성되어 있으며, 상기 제1 불순물영역(110) 내에는 제2 도전형으로된 제2 불순물영역(114)이 교번하여 선택적으로 형성되어 있다.

상기 제2 반도체층(102) 상에는 게이트 산화막(106)과 게이트(108)가 형성되어 있으며, 상기 게이트(108) 상면 및 측면에는 절연막(112)이 형성되어 있다. 교번하여 형성된 상기 제2 불순물영역(114) 상에는 저항금속층(116)이, 제1 불순물영역(110) 상에는 배선금속층(118)이 형성되어 있다.

또한, 상기 제1 반도체층(100)의 하면, 즉 제2 반도체층(102)이 형성된 반대면에 에노드전극과 감결합 커패시터의 제1 전극(120)으로 제공되는 금속판이 접착되어 있다. 상기 제1 전극(120)은 유전체막(122)을 개재하여 제2 전극(124)과 접착되어 있으며, 상기 제1 전극 및 제2 전극은 전류의 도통이 용이하도록 저저항 재질인 알루이늄 합금이나 구리 합금으로 이루어진 것이 바람직하다.

본 발명의 바람직한 실시예에 따르면, 상기 소자분리막(104)은 소자간의 분리를 위해 상기 제1 반도체층(100)에까지 신장되어 형성된다.

본 실시예에서 상기 저항금속층(116)과 접속되는 제2 불순물영역(114)은 GTO 사이리스터의 캐소드로 제공되며, 상기 제2 불순물영역(114)이 형성된 제1 불순물영역(110)은 GTO 사이리스터의 게이트로 제공됨과 동시에 메모리 셀 트랜지스터의 소오스/드레인으로 제공된다. 또한, 상기 제1 반도체층(100)은 GTO 사이리스터의 에노드로 제공되고, 에노드전극(120)과 접착되어 일정전압이 인가된다. 배선금속층(118)과 접속되는 제1 불순물영역(110)은 메모리 셀 트랜지스터의 드레인/소오스로 제공된다.

즉, 게이트(108)와 그 양측에 위치하여 소오스/드레인으로 작용하는 제1 불순물영역(110)은 메모리 셀 트랜지스터를 구성하며, 제1 반도체층(100)-제2 반도체층(102)-제1 불순물영역(110)-제2 불순물영역(114)은 GTO 사이리스터를 구성한다. 또한, 제1 전극(120)-유전체막(122)-제2 전극(124)은 감결함 커패시터를 구성한다.

상기 감결합 커패시터는 전원 라인 간에 설치하는 것으로, 전원 라인에 발생되는 노이즈 레벨을 감소시키고 전원전압 레벨을 안정화시켜 전원전압의 요동이나 전원전압 감소를 보상하는 역할을 한다. 상기 감결합 커패시터는, 동작하는 소자에 가까이 설치하고, 큰 용량으로 제조하는 것이 효율적인 것으로 알려져 있다. 즉, 패키지 외부에 설치하는 것에 비해 내부에 설치하고, 또한 넓은 면적으로 형성하는 것이 전원 전압 라인에서 발생되는 요동을 감소시키는데 유리하다.

본 실시예에서의 감결합 커패시터는 패키지 내부 소자와 인접하여 형성되고 제1 반도체층(100) 하면에 넓은 면적으로 형성될 수 있으므로 일반적으로 알려진 감결합 커패시터보다 유리하게 동작한다.

상기 제1 반도체층(100)과 제2 반도체층(102)은 여러 가지 방법으로 형성될 수 있다. 예를 들면, P형의 제1 반도체층(100) 상에 N 형의 에피택셜 성장법을 이용하여 N형의 제2 반도체층(102)을 형성하거나, 또는, N형의 제2 반도체층(102) 하부에 P형의 불순물을 주입하여 제1 반도체층(100)을 형성할 수 있다.

상기 본 발명의 구조에 따르면, GTO 사이리스터의 에노드로 작용되는 제1 반도체층(100) 하면에 금속판을 부착시키고 이를 에노드 전극으로 이용하기 때문에 에노드에 전압인가가 용이하다. 뿐만 아니라. 상기 에노드 전극을 감결합 커패시터의 제1 전극(120)으로 이용하고, 유전체막(122)과 제2 전극(124)을 접착시켜 감결합 커패시터를 형성하기 때문에, 칩과 전원전압 라인에 발생되는 노이즈 레벨을 감소시키고 전원전압 레벨을 안정화시켜 전원전압의 요동이나 전원전압 감소를 보상할 수 있다.

도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 제1 반도체층과 제2 반도체층을 적층하고, GTO 사이리스터의 에노드로 작용하는 제1 반도체층 하면에 저저항의 금속판을 부착시켜 이를 에노드전극으로 이용한다. 또한, 상기 금속판을 제1 전극으로 하고, 유전체막과 제2 전극을 접착시켜 메모리 소자의 하면에 감결합 커패시터를 설치한다. 따라서, 에노드 전극 형성이 용이하며, 에노드 저항을 감소시킬 수 있을 뿐만 아니라, 칩과 전원전압 라인에 발생되는 노이즈 레벨을 감소시키고 전원전압 레벨을 안정화시켜 전원전압의 요동이나 전원전압 감소를 보상할 수 있다.

Claims (4)

1. 제1 도전형의 제1 반도체층 일 면에 형성된 제2 도전형의 제2 반도체층;

   상기 제2 반도체층 내에 형성되어 활성영역과 소자분리영역을 한정하는 소자분리막;

   이웃한 소자분리막 사이의 제2 반도체층 상에 게이트 절연막을 개재하여 형성된 게이트;

   상기 게이트 양측 활성영역에 위치한 제2 반도체층 표면에 형성된 제1 도전형의 제1 불순물영역;

   상기 일 측의 제1 불순물영역 내에 형성된 제2 도전형의 제2 불순물영역;

   상기 제2 불순물영역과 전기적으로 연결된 저항금속층;

   상기 제1 불순물영역과 전기적으로 연결된 배선금속층;

   일 면이 상기 제2 반도체층과 반대되는 제1 반도체층 표면에 접착되어 에노드전극 및 감결합 커패시터의 제1 전극으로 제공되는 금속판;

   일 면이 상기 금속판의 다른 면과 접착된 유전체막; 및

   상기 유전체막의 다른 면과 접착된 제2 전극을 구비하고,

   상기 게이트와 그 양측에 위치한 제1 불순물영역은 소오스/드레인으로 작용하여 메모리 셀 트랜지스터를 구성하며, 제1 반도체층, 제2 반도체층, 제1 불순물영역, 및 제2 불순물영역은 지티오 사이리스터를 구성하는 것을 특징으로 하는 메모리 소자.
2. 제1항에 있어서, 상기 금속판은 알루미늄합금 또는 구리합금으로 이루어진 것을 특징으로 하는 메모리 소자.
3. 제1항에 있어서, 상기 소자분리막은 상기 제1 반도체층에까지 신장되어 형성된 것을 특징으로 하는 메모리 소자.
4. 제1항에 있어서, 상기 저항금속층은 폴리실리콘층으로 이루어진 것을 특징으로 하는 메모리 소자.