WO2014092084A1 - 半導体装置およびその製造方法 - Google Patents

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信行 迫
蓮沼　英司
啓介 大塚
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a structure in which a lower electrode of a crown capacitor is supported by a plurality of support films and a manufacturing method thereof.
  • the related semiconductor device has a plurality of insulating beams, and the manufacturing method thereof is to form the plurality of insulating beams in order from the lower layer side (for example, see Patent Document 1).
  • a first insulating beam film having a desired pattern is formed by forming a first insulating beam film on the first sacrificial insulating film and selectively etching the formed first insulating beam film. Form.
  • a second sacrificial insulating film and a second insulating beam film are sequentially formed on the first insulator beam and the exposed first sacrificial insulating film.
  • the second insulating beam film is selectively etched to form a second insulator beam having a desired pattern.
  • a through hole is formed through the second insulator beam, the second sacrificial insulating film, the first insulator beam, and the first sacrificial insulating film, and the lower electrode of the capacitor is formed so as to cover the inner surface of the through hole.
  • a conductive film is formed. The formed conductive film is connected to the second insulator beam and the first insulator beam exposed in the through hole.
  • the lower electrode is supported by the second insulator beam and the first insulator beam.
  • the lower electrode can be prevented from collapsing, and a crown type capacitor having a higher aspect ratio can be formed.
  • a related semiconductor device manufacturing method is to form a plurality of insulator beams one by one from the lower layer side, and then form a through hole.
  • the lower electrode formed in the through hole is not connected to any or all of the plurality of insulator beams. The problem arises.
  • the lower electrode coverage is significantly manifested, so that the through-hole is blocked by the lower electrode itself formed in the opening of the through-hole.
  • the capacitor insulating film and the upper electrode cannot be formed inside the through hole, and there is a problem that the capacitor cannot be formed.
  • the present invention intends to provide a semiconductor device and a method for manufacturing the same that avoid the occurrence of the above problems.
  • a semiconductor device is arranged on the semiconductor substrate along a first direction parallel to the surface of the semiconductor substrate and a second direction perpendicular to the first direction, and A plurality of lower electrodes extending in a third direction perpendicular to the surface of the semiconductor substrate; a first support film disposed at a position corresponding to an upper end portion of the plurality of lower electrodes; and having a plurality of first openings; A second support film disposed at a position corresponding to the middle of the plurality of lower electrodes with respect to the third direction and having a plurality of second openings; a capacitor insulating film covering the surfaces of the plurality of lower electrodes; and the capacitor An upper electrode covering the surface of the insulating film, and the plurality of first openings and the plurality of second openings are aligned in a plane in the same pattern and are arranged at positions overlapping in the third direction.
  • Each of the two openings is included in the two unit lower electrode groups adjacent to each other in the first direction, with the four lower electrodes adjacent to the second direction being the unit lower electrode group among the plurality of lower electrodes. A part of each of the lower electrodes is collectively positioned in the first opening and the second opening.
  • a semiconductor device is arranged at a position corresponding to a plurality of lower electrodes extending in a third direction perpendicular to the surface of the semiconductor substrate and upper ends of the plurality of lower electrodes, and has a rectangular first shape.
  • a first support film having an opening; a second support film having a rectangular second opening disposed at a position corresponding to the middle in the third direction of the plurality of lower electrodes; and surfaces of the plurality of lower electrodes
  • a plurality of lower electrodes, the capacitor insulating film, and the upper electrode constitute a capacitor group, and the capacitor group is a plan view.
  • a first capacitor disposed on a side of the first opening and having a part of an outer peripheral side surface of the lower electrode connected to the first support film; and the lower electrode without being exposed in the first opening All of the outer peripheral side of A second capacitor connected to the first support film, and a top surface of the lower electrode constituting the first capacitor is flush with a top surface of the first support film; A second upper surface lower than the first upper surface.
  • a semiconductor device includes a lower electrode connected to an upper surface of a contact plug disposed on a semiconductor substrate and extending in a third direction perpendicular to the surface of the semiconductor substrate, and an upper end portion of the lower electrode
  • a first support film connected to the outer periphery; a second support film connected to the outer periphery of the intermediate portion in the third direction of the lower electrode; a capacitive insulating film covering the surface of the lower electrode; and a surface of the capacitive insulating film
  • the lower electrode, the capacitive insulating film, and the upper electrode constitute a capacitor, and the capacitor is located between the upper surface of the contact plug and the second support film.
  • a capacitor, and an upper capacitor positioned between the lower surface of the second support film and the upper surface of the first support film, and close to the first support film of the upper capacitor The film thickness of the lower electrode at a position where the upper electrode is located is T1a, the film thickness of the lower electrode at a position close to the second support film of the upper capacitor is T2a, and the second support film of the lower capacitor is T2a is the minimum when the thickness of the lower electrode at a position close to T is T3 and the thickness of the lower electrode at a position close to the contact plug of the lower capacitor is T4.
  • a stopper silicon nitride film, a first sacrificial film, a first insulating film, a second sacrificial film, and a second insulating film are formed on a semiconductor substrate.
  • the second support film is formed by forming a second opening having the same pattern as the first opening in the first insulating film by anisotropic dry etching using as a mask, and the first support film Removing a lower electrode material film formed on the upper surface of the first electrode, and forming a lower electrode having an outer peripheral side surface connected to the first support film and the second support film in the cylinder hole; Removing all of the first sacrificial film through the opening of the first electrode, and the step of forming the second opening shrinks the upper side surface of the lower electrode and simultaneously the upper surface of the first support film. And above the lower electrode Configured to include a step of digging into.
  • the opening pattern is configured to expose the two unit lower electrode groups adjacent to each other by aligning the electrodes as the unit lower electrode group in the first direction, the stress of the support film itself is alleviated. It is possible to prevent the lower electrode from being twisted and to prevent a problem that the adjacent lower electrode is short-circuited.
  • the side surface and the upper surface of the lower electrode of the upper capacitor are degenerated so that the film thickness of the lower electrode of the upper capacitor located on the first support film becomes the thinnest at a position close to the first support film.
  • the diameter of the opening of the lower electrode can be enlarged, and the capacitor can be constructed while avoiding blockage.
  • FIG. 1 is a plan view for explaining a layout of a semiconductor device according to a first embodiment of the present invention. It is an expanded sectional view of field MC shown in a sectional view of Drawing 1A. It is an expanded sectional view of field MD shown in a sectional view of Drawing 1A. It is an expanded sectional view of capacitor C2 shown in a sectional view of Drawing 1A. It is an expanded sectional view of capacitor F2 shown in a sectional view of Drawing 1A.
  • FIG. 2D is a cross-sectional view taken along the line A-A ′ shown in FIG.
  • FIG. 2B for describing the method of manufacturing the semiconductor device according to the first embodiment of the invention shown in FIG. 1. It is a top view corresponding to sectional drawing of FIG. 2A.
  • FIG. 2D is a diagram for explaining a process following FIG. 2A and is a cross-sectional view at a position corresponding to the line A-A ′ in FIG. 2B.
  • FIG. 3B is a diagram for explaining a process following FIG. 3A and is a cross-sectional view at a position corresponding to the line A-A ′ in FIG. 2B. It is the figure which expanded the area
  • FIG. 4B is a diagram for explaining the process following FIG. 4A, and a sectional view taken along line A-A ′ in FIG. 5B.
  • FIG. 4B is a plan view corresponding to the cross-sectional view of FIG. 4A. It is the figure which expanded the area
  • FIG. 5B is a diagram for explaining a process following FIG. 5A, and a cross-sectional view at a position corresponding to the line A-A ′ in FIG. 5B. It is the figure which expanded the area
  • FIG. 6B is a diagram for explaining a step following FIG. 6A, and is a cross-sectional view taken along line A-A ′ in FIG. 7B.
  • FIG. 7B is a plan view corresponding to the cross-sectional view of FIG. 7A.
  • FIG. 7B is a diagram for explaining a process following FIG. 7A and is a cross-sectional view at a position corresponding to the line A-A ′ in FIG. 7B. It is the figure which expanded the area
  • FIG. 8B is a diagram for explaining a process following FIG. 8A, and a cross-sectional view at a position corresponding to the line A-A ′ in FIG. 7B. It is the figure which expanded the area
  • FIG. 9B is a diagram for explaining a process following FIG.
  • FIG. 12 is a process cross-sectional view for illustrating a process following the process in FIG. 11.
  • FIG. 13 is a process cross-sectional view for illustrating a process following the process in FIG. 12.
  • FIG. 14 is a process cross-sectional view for illustrating a process following the process in FIG. 13.
  • FIG. 15 is a process cross-sectional view for illustrating a process following the process in FIG. 14.
  • FIG. 16 is an enlarged view of a region MD shown in FIG. 15.
  • FIG. 16 is a process cross-sectional view for illustrating a process following the process in FIG. 15.
  • FIG. 17 is a process cross-sectional view for illustrating a process following the process in FIG. 16.
  • FIG. 18 is a process cross-sectional view for illustrating a process following the process in FIG. 17.
  • FIG. 19 is a process cross-sectional view for illustrating a process following the process in FIG. 18.
  • FIG. 20 is an enlarged view of a region MD shown in FIG. 19.
  • FIG. 20 is a process cross-sectional view for illustrating a process following the process in FIG. 19.
  • FIG. 21 is a process cross-sectional view for illustrating a process following the process in FIG. 20.
  • FIG. 22 is a process cross-sectional view for illustrating a process following the process in FIG. 21. It is an enlarged view of area
  • FIG. 11 shows an intermediate step of a method for manufacturing a semiconductor device constituting a DRAM (Dynamic Random Access Memory).
  • the DRAM has a memory cell area MCA in which a plurality of capacitors are formed and a peripheral circuit area PCA.
  • a plurality of embedded gate electrodes 2 and a cap insulating film 3 covering the upper surfaces of the embedded gate electrodes 2 are formed on the surface of the semiconductor substrate 1 in the memory cell region MA.
  • Impurity diffusion layers (hereinafter referred to as diffusion layers) 4 serving as sources or drains are formed in the semiconductor substrate 1 adjacent to the cap insulating film 3.
  • a plurality of (capacitance) contact plugs 6 penetrating through the first interlayer insulating film 5 formed on the semiconductor substrate 1 and connected to the diffusion layer 4 are formed.
  • a bit line (not shown) is formed inside the first interlayer insulating film 5.
  • a peripheral circuit 7 is formed on the first interlayer insulating film 5 in the peripheral circuit area PA.
  • a silicon nitride film 8 is formed so as to cover the first interlayer insulating film 5, the contact plug 6, and the peripheral circuit 7 (stopper).
  • a first sacrificial film 9 and a first insulating film 10a are formed on the silicon nitride film 8.
  • a first mask film 11 having a pattern of the second opening 12 is formed on the first insulating film 10a by the first lithography process.
  • the first insulating film 10 a is etched using the first mask film 11 as a mask to form the second support film 10 having the second opening 12.
  • the second sacrificial film 13, the second insulating film 14 a, the first hard mask film 15, and the second hard mask are formed so as to cover the second support film 10 and the first sacrificial film 9.
  • a film 16 and an antireflection film 17 are formed.
  • a second mask film 18 having a cylinder hole pattern 19 is formed on the antireflection film 17 by the second lithography process.
  • the antireflection film 17, the second hard mask film 16, the first hard mask film 15, and the second insulating film 14a are sequentially etched using the second mask film 18 as a mask to form a cylinder hole.
  • the pattern 19 is transferred to the second insulating film 14a.
  • the second sacrificial film 13 and the second support film are formed using the second insulating film 14a in which the cylinder hole pattern 19 is formed as a mask. 10
  • the first sacrificial film 9 and the silicon nitride film 8 are sequentially etched to form a cylinder hole 20 reaching the contact plug 6.
  • FIG. 15D is an enlarged view of the opening region MD of one cylinder hole 20 in FIG.
  • the cylinder hole 20 may be formed so that the diameter L1 is about 50 nm and the depth H1 is about 1500 nm. Required.
  • a lower electrode material film 21a having a thickness T7 is formed.
  • a lower electrode material film 21a having a thickness of T6 that is thicker than T7 is formed on the upper surface of the second insulating film 14a. That is, it is difficult to form a film with good coverage in the cylinder hole 20 having a high aspect ratio ( ⁇ 30). For this reason, if a capacitive insulating film is formed on the lower electrode 21 in a later step, the upper end opening is blocked, and the upper electrode cannot be formed in the cylinder hole 20. That is, a problem that a capacitor cannot be formed occurs. This problem does not occur when the diameter of the cylinder hole 20 is relatively large, but becomes significant in a generation of semiconductor devices that are miniaturized and the diameter of the cylinder hole 20 is reduced.
  • a protective film 22a is formed so as to cover the lower electrode material film 21a and close the opening.
  • a mask film 23 having a pattern of the first opening 24 and the peripheral opening 24a is formed on the protective film 22a.
  • the protective film 22a exposed in the first opening 24 and the peripheral opening 24a is etched. Thereby, the protective film 22 having the first opening pattern is formed. Further, the lower electrode material film 21a whose upper surface is exposed is etched to expose the second insulating film 14a in the first opening 24 and the peripheral opening 24a.
  • the second insulating film 14a exposed in the first opening 24 and the peripheral opening 24a is etched.
  • the protective film 22 is simultaneously etched and disappears.
  • the upper surface of the second sacrificial film 13 is exposed in the first opening 24 and the peripheral opening 24a.
  • the lower electrode material film 21b is exposed in a region other than the first opening 24 and the peripheral opening 24a.
  • a first support film 14 that connects the upper ends of the plurality of lower electrodes (21) is formed.
  • the lower electrode material film 21b formed on the first support film 14 in the region other than the first opening 24 and the peripheral opening 24a is etched. Thereby, an independent lower electrode 21 is formed in each cylinder hole 20.
  • the lower electrode 21 formed in a region other than the first opening 24 includes lower electrode portions 21 c and 21 d that are in contact with the first support film 14 and have an upper surface that is flush with the upper surface of the first support film 14.
  • the lower electrode 21 partially formed in the first opening 24 is in contact with the first support film 14 and has a lower electrode portion 21c having an upper surface that is flush with the upper surface of the first support film 14, And a lower electrode portion 21e having an upper surface at a position lower than the upper surface of the first support film 14 without contacting the first support film 14.
  • FIG. 19D is an enlarged view of the opening region MD of one cylinder hole 20 located in a region other than the first opening 24 in FIG. 15D, the lower electrode material film 21a formed on the upper surface of the second insulating film 14a is removed, and the upper surface 14b of the first support film 14 and the upper surfaces 21cc and 21dd of the lower electrode are flush with each other. ing. At this time, lower electrode portions 21c and 21d having a film thickness T7 larger than the film thickness T2 are formed on the upper side surface of the first support film 14 in the cylinder hole 20.
  • the etching solution is diffused from the first opening 24 and the peripheral opening 24a, and the second sacrificial film 13 and the first sacrificial film 9 are all removed.
  • the upper surface 14b and the lower surface 14c of the first support film 14 connecting the upper end portions of the respective lower electrodes 21 are exposed, and the second support film 10 connecting the intermediate portion of the respective lower electrodes 21 is exposed.
  • the upper surface 10b and the lower surface 10c are exposed. Further, the upper surface of the silicon nitride film 8 is exposed.
  • a continuous first cavity 30a is formed outside the plurality of lower electrodes 21 located between the first support film 14 and the second support film 10, and the second support film 10 and silicon nitride are formed.
  • a continuous second cavity 30b is formed outside the plurality of lower electrodes 21 located between the films 8. The inner and outer surfaces of each lower electrode 21 that do not contact the first support film 14 and the second support film 10 are exposed to the cavities 30a and 30b.
  • a capacitive insulating film (FIG. 23) is formed on the surface of the structure including the lower electrode 21, the first support film 14, and the second support film 10, that is, the entire surface including the cavities 30a and 30b. 25). Subsequently, the upper electrode 26 is formed so as to cover the surface of the capacitive insulating film.
  • a second interlayer insulating film 27, a via plug 28, and an upper layer wiring 29 are formed.
  • the capacitor having the crown-shaped lower electrode 21 is formed.
  • the formation of the pattern of the second opening 12 and the formation of the cylinder hole pattern 19 are formed using separate lithography processes. For this reason, misalignment of each pattern occurs, and in an extreme case, the cylinder hole 20 is formed at a position deviated from the second opening 12 and the lower electrode 21 not connected to the second support film 10 is formed. In this case, since the second support film 10 does not function as a support, the lower electrode 21 is twisted.
  • FIG. 23 shows an enlarged view of the region MD at the stage of FIG.
  • Lower electrode portions 21c and 21d having a thickness T7 are formed on the upper side surface of the first support film 14, and the opening of the cylinder hole 20 is narrowed.
  • the capacitor insulating film 25 is formed, the opening is closed, and the upper portion The electrode 26 is not formed in the cylinder hole 20. Since the capacitor insulating film 25 and the upper electrode 26 are formed inside the cavities 30a and 30b located outside the cylinder hole 20, the capacitor functions as a capacitor. However, since only the capacitor insulating film 25 is formed inside the cylinder hole 20 and the upper electrode 26 is not formed, the cylinder hole 20 does not function as a capacitor. Since the capacity necessary for the DRAM operation cannot be maintained, it becomes a defective capacitor.
  • FIGS. 1A to 10A Each A diagram is a cross-sectional view taken along the line AA ′ of the corresponding B diagram (plan view). Each figure C is an enlarged sectional view of the region MC shown in the corresponding figure A, and each figure D is an enlarged sectional view of the area MD shown in the corresponding figure A.
  • the configuration of the semiconductor device of this embodiment will be described with reference to FIGS. 1A to 1F.
  • the semiconductor device of this embodiment constitutes a DRAM.
  • FIG. 1A shows an A-A ′ cross section of the plan view shown in FIG. 1B described later.
  • the DRAM has a memory cell area MCA in which a plurality of capacitors are formed and a peripheral circuit area PCA.
  • a plurality of embedded gate electrodes 2 and a cap insulating film 3 covering the upper surfaces of the embedded gate electrodes 2 are disposed on the surface of the semiconductor substrate 1 located in the memory cell region MCA.
  • an impurity diffusion layer (hereinafter referred to as diffusion layer) 4 serving as a source or drain of the transistor is disposed.
  • a plurality of contact plugs 6 penetrating through the first interlayer insulating film 5 disposed on the semiconductor substrate 1 and connected to the diffusion layer 4 are disposed.
  • a bit line (not shown) is formed inside the first interlayer insulating film 5.
  • a peripheral circuit 7 is disposed on the first interlayer insulating film 5 in the peripheral circuit area PCA.
  • a stopper silicon nitride film 8 is disposed so as to cover the first interlayer insulating film 5, the contact plug 6, and the peripheral circuit 7.
  • Eight lower electrodes 21 extending from the stopper silicon nitride film 8 and connected to the upper surface of each contact plug 6 from A2 to H2 are predetermined along the Y direction (first direction) parallel to the surface of the semiconductor substrate 1. It is arranged with the arrangement pitch of.
  • the symbols A2 to H2 described as the lower electrode 21 may be described as the symbols of the corresponding capacitors. Further, the symbols A2 to H2 may be described as the lower electrode.
  • a second support film 10 is disposed in the middle of the Z direction (third direction) which is a direction perpendicular to the surface of the semiconductor substrate 1 of each lower electrode 21, and connects the respective lower electrodes 21 to each other. It has a configuration.
  • the second support film 10 is configured in the same pattern as the first support film 14, and has a thickness smaller than that of the first support film 14.
  • the film thickness of the second support film 10 is in the range of 1/10 to 1/2 of the film thickness of the first support film 14. For example, when the thickness of the first support film 14 is 100 nm, the thickness of the second support film 10 can be 10 to 50 nm.
  • the second support film 10 is disposed at a position higher than half the height of the lower electrode 21 and lower than 1 ⁇ 4 from the upper end.
  • the lower electrode 21 is disposed at a position deeper than 400 nm and shallower than 800 nm from the upper end.
  • the first support film 14 has first openings OP21 and OP51. Further, the second support film 10 has second openings OP22 and OP52 at positions overlapping with the same pattern as the first openings OP21 and OP51 and being aligned in the Z direction. A part of the upper surface of the lower electrodes C2, D2, G2, and H2 is exposed in the first openings OP21 and OP51. For example, when focusing on the lower electrode C2, in a plan view seen from above in the Z direction, a first portion C2a whose upper surface is not located in the first opening OP21, and a second portion C2b whose upper surface is located in the first opening OP21, including.
  • the first part C2a has an outer periphery connected to the first support film 14 and the upper surface is flush with the upper surface of the first support film 14, but the second part C2b is not connected to the first support film 14,
  • the upper surface is lower than the upper surface 14b of the first support film 14 and higher than the lower surface 14c.
  • a capacitor including the first upper surface that is flush with the upper surface of the first support film 14 and the lower electrode having the second upper surface that is lower than the upper surface of the first support film 14 is defined as a first capacitor.
  • the lower electrode constituting the first capacitor has a ring-shaped upper surface in plan view, and among the upper surfaces of one lower electrode, the first upper surface is a partial upper surface of the lower electrode located outside the first opening.
  • the second upper surface is another partial upper surface of the lower electrode located in the first opening.
  • the upper surfaces of the lower electrodes A2, B2, E2, and F2 are not positioned in the openings OP21 and OP51 in plan view.
  • both include a portion F2a and a portion F2b whose upper surface is not located in the opening OP51.
  • the upper end of the side surface of the lower electrode not located in the openings OP21 and OP51 is configured so that the entire circumference is connected to the first support film 14 and the upper surface is flush with the upper surface of the first support film 14.
  • the capacitor having the lower electrode configured as described above is defined as a second capacitor. That is, the memory cell of this embodiment is composed of a first capacitor and a second capacitor.
  • Each lower electrode has a crown structure.
  • the inner and outer surfaces of each lower electrode, the upper and lower surfaces of the first support film 14, the upper and lower surfaces of the second support film 10, and the upper surface of the stopper silicon nitride film 8 are not shown.
  • the capacitor insulating film is covered, and the upper electrode 26 covers the surface of the capacitor insulating film.
  • a second interlayer insulating film 27 is disposed so as to cover the upper electrode 26.
  • Via plugs 28 penetrating through the second interlayer insulating film 27 and connected to the upper electrode 26 are arranged, and further, upper layer wirings 29 connected to the upper surface of the via plug 28 are arranged, so that a general DRAM is configured.
  • the lower electrode 21 constituting the capacitor of the crown structure in the present embodiment is constituted by a cylinder having a bottom surface, and the upper end surface has a ring shape in plan view.
  • FIG. 1B shows a part of the memory cell area MCA and the peripheral circuit area PCA extracted for convenience of explanation.
  • FIG. 1B shows a plan view of a state in which the upper surface of the first support film 14 is exposed.
  • lower electrodes indicated by circles
  • the lower electrodes A1 to A8 are arranged in the X1 row
  • the lower electrodes A2 to H2 shown in FIG. 1A are arranged in the Y2 column.
  • 1B shows an arrangement layout of the first openings OP11, OP21, OP31, OP41, OP51, and OP61. Since the second opening has the same pattern and the same layout as the first opening, a duplicate description is omitted, but the following description is the second opening (OP12, OP22, OP32, OP42, OP52, OP62). The same applies to.
  • each first opening has a rectangular shape having a long side in the X direction parallel to the surface of the semiconductor substrate and a short side in the Y direction perpendicular to the X direction. Focusing on the Y2 column corresponding to the cross-sectional view of FIG. 1A, lower electrodes A2, B2, E2, and F2 whose upper surface is not located in the first opening, and lower electrode C2 whose upper surface is partially located in the first opening, D2, G2, and H2 are regularly arranged in the Y direction.
  • the pattern of the first opening OP21 is a pattern of four lower electrodes adjacent to each other in the X direction among a plurality of lower electrodes arranged at equal intervals on a straight line in the Y direction and the X direction, respectively.
  • the pattern of the first opening OP21 is a pattern of four lower electrodes adjacent to each other in the X direction among a plurality of lower electrodes arranged at equal intervals on a straight line in the Y direction and the X direction, respectively.
  • the first opening there are four lower electrodes positioned on the long side of the first opening and divided into two in the diametrical direction and having a half of the upper surface of the lower electrode in a ring shape in plan view, and the first opening And four lower electrodes positioned at a quarter of the upper surface of the ring-shaped lower electrode in plan view.
  • C2, C3, D2, and D3 have a half of the upper surface of the ring-shaped lower electrode positioned in the first opening OP21.
  • C1, C4, D1, and D4 represent 1/4 of the upper surface of the ring-shaped lower electrode. Is located in the first opening OP21.
  • the arrangement pitch of the lower electrodes is defined by W3 + W4, and the width of the first opening in the X direction, that is, The long side width W1 is equal to three times the arrangement pitch of the lower electrodes.
  • the width in the Y direction that is, the width W2 of the short side is equal to W3 + W4, that is, the arrangement pitch of the lower electrodes.
  • the interval between the first openings adjacent in the X direction is also equal to the lower electrode arrangement pitch W2.
  • the interval between the first openings arranged adjacent to each other in the Y direction is also equal to the lower electrode arrangement pitch W2.
  • the plurality of first openings adjacent to each other in the Y direction are not all arranged in a straight line, but are arranged in a staggered manner shifted in the X direction by 2/3 of W1 (twice the arrangement pitch of the lower electrodes).
  • the first opening OP41 adjacent to the first opening OP51 in the Y direction is disposed at a position shifted by twice W2 in the X direction.
  • the first opening OP31 adjacent in the Y direction is arranged at a position further shifted by twice W2 in the X direction.
  • the first openings arranged alternately in the Y direction are arranged in a straight line.
  • the center line in the X direction of each first opening is closest to the first opening adjacent to the Y direction and does not intersect with the first opening, and every other opening coincides with the center line in the X direction of the first openings arranged in the Y direction. It becomes the composition to do.
  • the first support film 14 and the second support film 10 of this embodiment are not divided in a line shape, but are connected to all lower electrodes arranged in one memory cell region.
  • the inventors have studied various first openings other than the first opening shape and layout having the above-described configuration. However, in the case of a combination of different pattern shapes or an irregular layout other than FIG.
  • the present invention has been conceived by knowing that it is difficult to improve the yield.
  • FIG. 1C is an enlarged cross-sectional view of the region MC at the upper end of the lower electrode C2 shown in FIG. 1A.
  • the lower electrode C2 constituting the first capacitor includes a first portion C2a where the first upper surface C2aa is not located in the first opening OP21, and a second portion C2b where the second upper surface C2bb is located in the first opening OP21.
  • the upper end of the side surface of the first portion C2a is connected to the first support film 14, and the first upper surface C2aa is flush with the upper surface 14b of the first support film 14.
  • the upper end portion of the second portion C2b is not connected to the first support film 14, and the second upper surface C2bb is disposed at a position lower than the upper surface 14b of the first support film 14 and higher than the lower surface 14c.
  • the lower electrode C2 constituting the first capacitor has a first upper surface C2aa that is flush with the upper surface 14b of the first support film 14, and a second upper surface C2bb that is positioned lower than the upper surface 14b of the first support film 14. have. Therefore, since the heights of the upper end portions of the first portion C2a and the second portion C2b are generated, the proximity between the first portion C2a and the second portion C2b can be avoided, and the capacitor insulating film 25 and the upper electrode 26 are provided. However, the problem of blockage does not occur.
  • the two lower electrodes that face each other in the Y direction in one first opening are configured so that the lower electrodes having the second upper surface face each other.
  • each of the lower electrodes has a second portion C2b having a second upper surface C2bb and a second upper surface D2aa.
  • the second portion D2a is opposed to each other.
  • FIG. 1D is an enlarged cross-sectional view of a region MD at the upper end of the lower electrode F2 shown in FIG. 1A.
  • Each of the lower electrodes F2 constituting the second capacitor has a first portion F2a and a second portion F2b in which the upper surfaces F2aa and F2bb are not located in the first opening.
  • the upper ends of the side surfaces of the first part F2a and the second part F2b are both connected to the first support film 14, and the upper surfaces F2aa and F2bb are flush with the upper surface 14b of the first support film 14.
  • the lower electrode F2 is formed by the first support film 14 contracted in the Z direction and the first part F2a and the second part F2b contracted in the Y direction and the Z direction. Since it comprises, the space
  • FIG. 1E is an enlarged cross-sectional view of the entire lower electrode C2 constituting the first capacitor.
  • the lower electrode C2 constituting the first capacitor extends in the Z direction perpendicular to the surface of the semiconductor substrate, and the second support film 10 is connected to the outer peripheral side surface of the lower electrode located in the middle of the Z direction.
  • the first support film 14 is connected to a part of the side surface of the lower electrode located at the upper end in the Z direction.
  • the upper surface of the lower electrode constituting the first capacitor is a first upper surface C2aa that is flush with the upper surface 14b of the first support film 14, and a second upper surface C2bb that is lower than the upper surface 14b of the first support film. Composed.
  • the bottom surface of the lower electrode C2 is connected to the top surface of the contact plug 6.
  • the capacitor C2 having the lower electrode C2 as a constituent element includes a lower capacitor 21B positioned between the upper surface of the contact plug 6 and the lower surface 10c of the second support film 10, the lower surface 10c of the second support film 10, and the first capacitor C2.
  • the upper capacitor 21A is located between the support film 14 and the upper surface 14b.
  • the film thickness of the lower electrode at the position close to the first support film 14 of the upper capacitor 21A is T1a
  • the film thickness of the lower electrode at the position close to the second support film 10 is T2a.
  • the thickness of the lower electrode at the position close to the second support film 10 of the lower capacitor 21B is T3, and the thickness of the lower electrode at the position close to the contact plug 6 is T4.
  • T2a is the thinnest among T1a, T2a, T3, and T4.
  • a dotted line 14d indicates the position of the upper surface of the first support film 14 before degeneration.
  • a dotted line 21a indicates the position of the upper surface when the lower electrode material film is formed.
  • the thickness of the first support film 14 is T5
  • the thickness of the widened portion 40 of the lower electrode material film 21a located on the side surface of the first support film 14 is T7. is there.
  • the upper film thickness of the lower electrode C2 portions C2a and C2b constituting the upper capacitor 21A is T1
  • the lower film thickness is T2
  • the lower electrode portions C2c and C2d constituting the lower capacitor 21B are the upper films.
  • the thickness is T3, and the lower film thickness is T4.
  • this relationship is maintained and the lower electrode C2 is configured.
  • the thickness of the first support film 14 is degenerated so as to be T5 to T5a. That is, the upper surface C2aa of the lower electrode C2a is degenerated to a position that is flush with the upper surface 14b of the first support film 14.
  • the upper capacitor 21A is configured to be degenerated in the Y direction so that T1 becomes T1a and T2 becomes T2a.
  • the lower electrode of the present embodiment includes a diameter (outer diameter) L1 of the lower electrode constituting the upper capacitor 21A, a diameter L2 at a position close to the second support film 10 of the lower electrode constituting the lower capacitor 21B, and a stopper. It has a diameter L3 at a position close to the silicon nitride film 8 and a diameter L4 defined by the diameter of a contact hole provided in the stopper silicon nitride film 8. The magnitude relationship between these diameters is L2> L1> L3> L4, and the diameter of the lower electrode constituting the upper portion of the lower capacitor 21B located below the second support film 10 is the largest dimension.
  • the adjacent position means a position separated by 50 nm.
  • the position close to the second support film 10 in the lower electrode constituting the lower capacitor 21 ⁇ / b> B means a position spaced 50 nm below the lower surface 10 c of the second support film 10.
  • the scale of the figure is not accurate.
  • FIG. 1F is an enlarged cross-sectional view of the entire lower electrode F2 corresponding to the second capacitor.
  • the configuration of the lower electrode F2 corresponding to the second capacitor located below the first support film 14 is the same as that of the lower electrode C2 corresponding to the first capacitor, the description is omitted.
  • the difference is that the upper surface of the lower electrode located in the first opening OP is not provided. Accordingly, the upper end of the outer peripheral side surface of the lower electrode F2 is connected to the side surface of the first support film 14 over the entire periphery.
  • the opening width W5 of the cylinder hole at the time of forming the lower electrode indicated by the dotted line 21a is maintained. Therefore, the opening is closed at the stage of forming the capacitive insulating film, and the upper electrode is placed in the cylinder hole. It cannot be formed.
  • the lower electrode of the upper capacitor 21A is degenerated in the Z direction and the Y direction, so that the opening width of the cylinder hole can be increased to W6.
  • the capacitor insulating film is formed, it is possible to avoid the blockage of the opening of the cylinder hole and to dispose the upper electrode in the cylinder hole, and it is possible to configure the capacitor.
  • the relationship of T1a ⁇ T3 ⁇ T4> T2a and the relationship of L2> L1> L0> L3> L4 are maintained. For example, when T1a is 100%, T3 is 97%, T4 is 94%, and T2a is about 85%.
  • L0 is set to a width of 100%, L1 is 110%, L2 is 120%, L3 is 80%, and L4 is about 70%.
  • a DRAM Dynamic Random Access Memory
  • the present invention is also applicable to a semiconductor device other than a DRAM that supports a structure having a high aspect ratio with a plurality of support films.
  • the DRAM has a memory cell area MCA in which a plurality of memory cells are arranged and a peripheral circuit area PCA for driving the memory cells.
  • FIG. 2 to FIG. 10 partially represents the periphery of the boundary portion between the memory cell area MCA and the peripheral circuit area PCA in the DRAM being manufactured.
  • A is a cross-sectional view taken along line AA ′ of the plan view shown in FIG. B
  • C is an enlarged cross-sectional view of region MC shown in FIG. A
  • D is a region MD shown in FIG. It is an expanded sectional view.
  • a cylinder hole forming step is performed.
  • a buried gate electrode 2, a cap insulating film 3, an impurity diffusion layer 4 and the like are formed in the memory cell region MCA of the semiconductor substrate 1. Further, a first interlayer insulating film 5 is formed on the semiconductor substrate 1 and a contact plug 6 penetrating therethrough is formed. A peripheral circuit 7 and the like are formed in the peripheral circuit area PCA.
  • the hard mask film 15 is composed of a laminated film of an amorphous silicon film 15a, a silicon oxide film 15b, and an amorphous carbon film 15c.
  • the first sacrificial film 9 and the second sacrificial film 13 are formed so as to be divided vertically with the first insulating film 10a as a boundary.
  • the first sacrificial film 9 is a lower first sacrificial film having a relatively high wet etching rate and a thickness of, for example, 500 nm, and an upper first sacrificial film having a relatively slow wet etching rate and, for example, a thickness of, for example, 400 nm. It is formed.
  • the lower first sacrificial film and the upper first sacrificial film contain boron (B) and phosphorus (P) and are formed by a CVD (Chemical Vapor Deposition) method (BPSG film: Boron-doped Phospho-Silicate). Grass film) can be used.
  • the lower first sacrificial film is formed such that the B and P concentrations are high and the upper first sacrificial film has a low B and P concentration. The higher the B and P concentrations, the faster the wet etching rate.
  • a non-doped silicon oxide film is used for the second sacrificial film 13 formed on the first insulating film 10a.
  • the wet etching rate of the lower first sacrificial film is the fastest, and the etching rate decreases in the order of the upper first sacrificial film and the non-doped silicon oxide film.
  • a well-known technique can be used for film-forming of said each layer.
  • a plurality of cylinder hole patterns 19 are formed in the organic mask film 18 located in the memory cell region MCA by the first lithography process.
  • the diameter W3 of the cylinder hole pattern 19 is, for example, 50 nm.
  • the interval W4 is set to 30 nm, for example.
  • the second sacrificial film 13 and the hard mask film are formed on the upper surfaces of both the first insulating film 10a and the second insulating film 14a without performing the pattern forming process. 15 are formed.
  • the semiconductor substrate 1 is, for example, a p-type single crystal silicon substrate.
  • the semiconductor substrate 1 is electrically isolated into a memory cell area MCA and a peripheral circuit area PCA by an element isolation area (not shown).
  • the buried gate electrode 2 and the diffusion layer 4 formed in the memory cell area MCA constitute a transistor.
  • the embedded gate electrode 2 also functions as a word line.
  • the contact plug 6 is connected to the diffusion layer 4 and is connected to the lower electrode of the capacitor in a later step.
  • a bit line (not shown) is formed in the first interlayer insulating film 5.
  • the stopper silicon nitride film 8 is formed on the entire surface of the semiconductor substrate 1 by using, for example, a CVD method.
  • the first insulating film 10a is formed using, for example, a CVD method.
  • the first insulating film 10a may be formed using a sputtering method or an HDP (High-Density-Plasma) method.
  • a film formed by a sputtering method or an HDP method has high density, and the etching rate with a solution can be made lower than that of a film formed by a CVD method.
  • the pattern formation of the first insulating film 10a is not performed at this time.
  • the second insulating film 14a is formed by the same method as the first insulating film 10a. Also for the second insulating film 14a, pattern formation is not performed at this time.
  • the amorphous silicon film 15a is formed with a thickness of 1000 nm by, for example, a CVD method.
  • the silicon oxide film 15b is formed with a thickness of 50 nm by, for example, a CVD method.
  • the amorphous carbon film 15c is formed with a thickness of 500 nm by, for example, a plasma CVD method.
  • the organic mask film 18 is formed of a laminated film such as a photoresist or a silicon-containing antireflection film.
  • Each opening constituting the cylinder hole pattern 19 corresponds to a capacitor forming position.
  • the diameter of the openings can be 40 to 80 nm, and the closest distance between adjacent openings can be 20 to 40 nm.
  • the interval between adjacent openings that is, the interval between capacitors, is narrow, and a linear beam is arranged in the X direction, as in the related semiconductor device manufacturing method. It is difficult to repeatedly arrange in the Y direction.
  • an opening is formed in the support film so as to be supported by a surface instead of a beam.
  • the amorphous carbon film 15c is etched by anisotropic dry etching using oxygen-containing plasma using the organic mask film 18 as a mask. Further, the silicon oxide film 15b is anisotropically dry etched using fluorine-containing plasma, and the cylinder hole pattern 19 is transferred to the silicon oxide film 15b. Thereafter, the organic mask film 18 and the amorphous carbon film 15c are removed. Next, the amorphous silicon film 15a is anisotropically dry etched using the silicon oxide film 15b as a mask, and the cylinder hole pattern 19 is transferred to the amorphous silicon film 15a.
  • the second insulating film 14a, the second sacrificial film 13, the first insulating film 10a, the first sacrificial film 9 are formed by anisotropic dry etching using the silicon oxide film 15b and the amorphous silicon film 15a as a mask.
  • the stopper silicon nitride film 8 is sequentially etched to form a cylinder hole 20.
  • the silicon oxide film 15b and the amorphous silicon film 15a disappear, and the upper surface of the second support film 14a is exposed.
  • the thickness T5 of the second support film is 130 nm. Further, the upper surface of the contact plug 6 is exposed at the bottom surface of the cylinder hole 20.
  • wet cleaning is performed to remove residues by dry etching, and wet processing using a hydrofluoric acid (HF) -containing solution is performed as pre-cleaning for the subsequent lower electrode material film formation.
  • HF hydrofluoric acid
  • the cylinder hole 20 is located between the first insulating film 10a and the second insulating film 14a, and an upper hole 20A in which the upper capacitor 21A is formed, and a lower capacitor 21B is formed below the first insulating film 10a. And the lower hole 20B.
  • the upper hole 20A includes the uppermost layer hole formed in the second insulating film 14a.
  • the lower hole 20B includes the lowermost hole formed in the stopper silicon nitride film 8.
  • the uppermost hole is formed in the second insulating film 14a made of a silicon nitride film and has a diameter L0.
  • the upper hole 20A is formed in the second sacrificial film 13 made of a non-doped silicon oxide film and has a diameter L1.
  • the lower hole 20B is formed in the first sacrificial film 9 made of a BPSG film, and has a diameter L2 at a position close to the first insulating film 10a and a diameter L3 at a position close to the stopper silicon nitride film 8. Yes.
  • the lowermost hole has a diameter L4.
  • the BPSG film has a higher etching rate than the non-doped silicon oxide film, so that the width of the lower hole 20B becomes relatively large. Further, the silicon nitride film is not etched. As a result, the magnitude relationship between the diameters at each position becomes L2> L1> L0> L3> L4, and the diameter L2 of the lower hole 20B where the lower capacitor 21B is formed is closest to the first insulating film 10a.
  • L0 and L1 are 50 nm, but at the stage where the wet treatment is performed, L1 changes to 55 nm, L2 60 nm, and L3 40 nm. Since the uppermost layer hole and the lowermost layer hole are formed in the silicon nitride film, they are not widened, and L0 does not change at 50 nm and L4 does not change at 35 nm. In the present embodiment, the diameter of the cylinder hole 20 is widened so as to have a magnitude relationship of L2> L1> L0> L3> L4, so that the capacitance of the capacitor can be increased by increasing the surface area of the lower electrode. .
  • a lower electrode material film forming step is performed. That is, the lower electrode material film 21 a is formed on the entire surface of the semiconductor substrate 1 including the inner surface of the cylinder hole 20.
  • a titanium nitride (TiN) film can be used as the material of the lower electrode material film 21a.
  • the lower electrode material film 21a can be formed by CVD, ALD (Atomic Layer Deposition), or the like.
  • the lower electrode material film 21a formed in the cylinder hole 20 includes a film thickness T1 at a position close to the second insulating film 14a, a film thickness T2 at a position close to the upper surface 10b of the first insulating film 10a, and a first insulating film.
  • T3 has a film thickness T3 at a position close to the lower surface of 10a and a film thickness T4 at a position close to the stopper silicon nitride film 8.
  • T2 is 85%
  • T3 is 82%
  • T4 is 81%.
  • the widened portion 40 of the lower electrode material film 21a having a film thickness T7 that is approximately twice as large as T1 is formed. This is because when the diameter of the cylinder hole 20 becomes narrower, the film formation rate becomes slower due to insufficient supply of the film formation gas molecules into the cylinder hole 20, whereas the upper end where the film formation gas molecules are sufficiently present. This is due to the fact that the film formation rate does not decrease in the portion, and is a phenomenon that inevitably occurs.
  • the film thickness T7 at the upper end of the side surface of the second insulating film 14a becomes 18 nm.
  • T6 is further thickened to 25 nm.
  • the diameter W5 of the cylinder hole opening is narrowed to 14 nm.
  • a step of forming the first support film 14 is performed.
  • a protective film 22a made of a silicon oxide film is formed on the entire surface by plasma CVD.
  • the film thickness of the protective film 22a is, for example, 100 nm. Since the protective film 22a formed by the plasma CVD method has poor coverage, it is not formed inside the cylinder hole 20 as shown in FIGS. 5C and 5D, and the upper end portion is closed.
  • the protective film 22a is formed in order to prevent a mask film made of a photoresist from being formed in the cylinder hole 20 in a lithography process performed in a later process. This is because it becomes difficult to remove the organic substance in the cylinder hole having a large aspect ratio.
  • a mask film 23 having a first opening pattern is formed on the protective film 22a by a second lithography process.
  • a peripheral opening 24a is formed in the peripheral circuit area PCA, and a mask film 23 is formed so as to cover the memory cell area MCA.
  • six first openings OP11 to OP61 are formed.
  • one first opening has a width W1 in the X direction and a width W2 in the Y direction.
  • one first opening is aligned in the Y direction with respect to the first unit cylinder hole group corresponding to the first unit lower electrode group composed of four lower electrodes adjacent in the X direction and the first unit cylinder hole group.
  • the second unit cylinder hole group corresponding to the second unit lower electrode group composed of four adjacent lower electrodes is collectively exposed. That is, one first opening is formed so as to straddle eight cylinder holes.
  • FIG. 5C is an enlarged cross-sectional view of a region MC corresponding to the first capacitor shown in FIG. 5A.
  • the mask film 23 is formed so that the side surface of the first opening OP21 is located at the center in the Y direction of the cylinder hole corresponding to the lower electrode C2.
  • FIG. 5D is an enlarged cross-sectional view of a region MD corresponding to the second capacitor shown in FIG. 5A. In this case, since the first opening is not formed, the upper surface of the protective film 22 a is covered with the mask film 23.
  • the peripheral opening 24a and the protective film 22a exposed in the first openings OP11 to OP61 are removed by anisotropic dry etching using fluorine-containing plasma using the mask film 23 as a mask. To do. As a result, the upper surface of the lower electrode material film 21a is exposed in the first opening. Subsequently, the lower electrode material film 21a whose upper surface is exposed is removed by anisotropic dry etching using chlorine-containing plasma. Then, the mask film 23 is removed. Thereby, the protective film 22a and the lower electrode material film 21a become a new protective film 22 and a new lower electrode material film 21b to which the first opening pattern is transferred.
  • the upper surface of the second insulating film 14a is exposed in the peripheral opening 24a and the first opening OP21. Further, as shown in FIG. 6C, the upper surface of the second portion C2b of the lower electrode C2 is exposed.
  • the lower electrode material film 21b remains on the second insulating film 14a in the region other than the first openings OP11 to OP61.
  • an upper surface is formed in the peripheral openings and the first openings OP11 to OP61 by anisotropic dry etching using the protective film 22 as a mask and using fluorine-containing plasma.
  • the exposed second insulating film 14a is removed.
  • the protective film 22 is also etched and disappears.
  • the first support film 14 made of the second insulating film 14a is formed.
  • the upper surface of the second sacrificial film 13 is exposed in the peripheral opening and the first opening.
  • a second electrode lower portion C2b having an upper surface C2bb that is flush with the upper surface 14d of the first support film 14 is formed in the first opening.
  • a step of removing the second sacrificial film 13 is performed.
  • the second sacrificial film 13 whose upper surface is exposed in the peripheral opening and the first opening is all removed with a hydrofluoric acid-containing solution.
  • the solution etching is isotropic, the second sacrificial film 13 located under the first support film 14 is also easily removed.
  • the lower surface 14c of the first support film 14 and the upper surface 10b of the first insulating film 10a are exposed.
  • a first cavity 30 a that is continuous on the outer periphery of all the lower electrodes is formed.
  • a second support film forming step is performed.
  • the first support film 14 having the lower electrode material 21b formed on the upper surface is used as a mask, and the peripheral openings and the first openings OP21 and OP51 are formed by anisotropic dry etching using a mixed gas plasma containing chlorine and oxygen.
  • the first insulating film 10a whose upper surface is exposed is removed.
  • second openings OP22 and OP52 having the same shape as the first openings and the same arrangement pattern and being aligned with the first openings OP21 and OP51 in the Z direction are formed.
  • the second support film 10 made of a silicon nitride film is formed.
  • FIG. 9C is an enlarged cross-sectional view of a region MC corresponding to the upper capacitor 21A in the lower electrode C2 constituting the first capacitor.
  • the lower electrode material film formed on the upper surface 14d of the first support film 14 as well as the first insulating film 10a made of a silicon nitride film. 21b is also etched at the same time. As a result, the upper surface 14d of the first support film 14 is exposed, and the first portion C2a of the lower electrode in contact with the side surface of the first support film 14 is formed.
  • a new upper surface 14b is formed in the first support film 14, and the first portion C2a.
  • a new first upper surface C2aa is formed.
  • the film thickness of the first support film 14 decreases from T5 to T5a.
  • the upper surface of the second portion C2b of the lower electrode exposed in the first opening OP21 is also etched back to form a new second upper surface C2bb.
  • the first upper surface C2aa is flush with the upper surface 14b of the first support film 14, and the second upper surface C2bb is formed at a position lower than the upper surface 14b of the first support film 14.
  • independent lower electrodes are simultaneously formed in the respective cylinder holes 20 in the formation process of the second support film 10.
  • the surface portion of the lower electrode made of titanium nitride can be oxidized and removed. Since the silicon nitride film and the silicon oxide film are not oxidized, only the surface portion of the lower electrode made of titanium nitride can be selectively oxidized and removed. Titanium nitride is oxidized not only by oxygen ions contained in the plasma atmosphere but also by medieval radicals having no charge. Accordingly, not only in the first opening OP21 but also in the region other than the first opening OP21, the surface of all the lower electrodes located under the first support film 14 is oxidized. The removal is simultaneously performed in the next first sacrificial film removal step.
  • the lower electrode By removing the oxidized titanium nitride, the lower electrode is degenerated and the width is reduced. Thereby, the width
  • membrane 14 can be reduced from T7 to T7a.
  • the first portion C2a located under the first support film 14 is also degenerated, and T1 decreases to T1a and T2 decreases to T2a.
  • the first support film 14 decreases from a film thickness T5 of 130 nm to a film thickness T5a of 100 nm.
  • the widened portion of the first portion C2a located at the upper end of the side surface of the first support film 14 decreases from a width T7 of 18 nm to a width T7a of 12 nm.
  • the first portion C2a and the second portion C2b of the lower electrode C2 change from a width T1 of 10 nm to a width T1a of 7 nm, and from a width T2 of 9 nm to a width T2a of 6 nm.
  • FIG. 9D is an enlarged cross-sectional view of a region MD corresponding to the upper capacitor 21A in the lower electrode F2 constituting the second capacitor. Since the basic configuration is the same as that in FIG. 9C, a duplicate description is omitted.
  • the upper end of the outer peripheral side surface of the lower electrode is connected to the first support film 14 over the entire circumference. Therefore, both the upper surface F2aa of the first portion F2a and the upper surface F2bb of the second portion F2b constituting one lower electrode F2 are flush with the upper surface 14b of the first support film 14.
  • the diameter L0 of the uppermost hole is 50 nm
  • the width W5 of the cylinder hole upper end opening in the state where the lower electrode material film 21b is formed is 14 nm.
  • a first sacrificial film removal step is performed.
  • the first sacrificial film made of the BPSG film is completely removed through the peripheral opening and the second openings OP22 and OP52.
  • the oxidized titanium nitride is also removed.
  • the lower surface 10c of the second support film 10 and the upper surface of the stopper silicon nitride film 8 are exposed.
  • a second cavity 30 b that is continuous on the outer periphery of all the lower electrodes is formed.
  • a capacitor insulating film and upper electrode forming step is performed.
  • An ALD method is applied to the entire surface including the upper surface 14b and lower surface 14c of the first support film 14, the upper surface 10b and lower surface 10c of the second support film 10, the upper surface of the stopper silicon nitride film 8, and the inner and outer surfaces of each lower electrode 21.
  • the capacitor insulating film 25 is formed using
  • the capacitive insulating film 25 can be formed using zirconium oxide as a main component. Since the thickness of the capacitive insulating film 25 is 7 nm, the upper end opening of the cylinder hole 20 is not closed as shown in FIG. 1D.
  • the width W6 of the upper end opening before forming the capacitor insulating film 25 is 26 nm, the upper end opening having a width of 12 nm exists even when the capacitor insulating film 25 is formed. Therefore, the upper electrode 26 formed so as to cover the capacitive insulating film 25 can be formed in the cylinder hole 20 with a film thickness of at least 6 nm. Thereby, a capacitor can be formed.
  • the upper electrode 26 needs to be at least 5 nm in order to function as an electrode, and it is difficult to function as a capacitor if the film thickness is smaller than 5 nm.
  • the upper electrode formed in the peripheral circuit area PCA is removed by lithography and dry etching.
  • the second interlayer insulating film 27 is formed on the entire surface, the surface is flattened.
  • a via plug 28 is formed in the second interlayer insulating film 27 and an upper layer wiring 29 is further formed to manufacture a DRAM.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Needless to say, it is included in the range.
  • the film forming method, the etching method, the material, the dimensions, and the like are merely examples, and these should be appropriately selected.
  • the present embodiment adjacent to the second direction among the plurality of lower electrodes arranged along the first direction parallel to the surface of the semiconductor substrate and the second direction perpendicular to the first direction. Since the four lower electrodes are arranged in the first direction as the unit lower electrode group and the opening pattern is configured to expose the two adjacent unit lower electrode groups at once, the stress of the support film is alleviated Thus, twisting of the lower electrode can be avoided, and the problem of shorting adjacent lower electrodes can be prevented.
  • the side surface and the upper surface of the lower electrode are degenerated so that the film thickness of the lower electrode of the upper capacitor positioned on the second support film becomes the thinnest at a position close to the second support film.
  • the diameter of the opening of the lower electrode located at the upper end portion of the hole can be enlarged, and the capacitor can be configured by avoiding blockage.

Abstract

　半導体装置は，半導体基板（1）の表面に平行な第１方向（Y），第２方向（X）に沿って配列され，半導体基板の表面に垂直な第３方向（Z）に延在する複数の下部電極（21）と，下部電極の上端部に配置され，複数の第１開口（OP11－OP61）を有する第１サポート膜（14）と，第３方向に関し複数の下部電極の中間に配置され，第１開口と同一パターンで平面的に位置整合した複数の第２開口（OP12－OP62）を有する第２サポート膜（10）と，複数の下部電極の表面を覆う容量絶縁膜（25）と，容量絶縁膜の表面を覆う上部電極（26）を含む。第１開口（OP21）及び第２開口（OP22）の各々は，第２方向に隣接する４個の下部電極を単位下部電極群として第１方向に隣接する２個の単位下部電極群に含まれる８個の下部電極（C1－C4，D1－D4）の各々の一部を一括して開口内に位置させて構成される。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、特に、王冠型キャパシタの下部電極を複数のサポート膜で支持する構造の半導体装置およびその製造方法に関する。
　関連する半導体装置は複数の絶縁性梁を有し、その製造方法は、複数の絶縁性梁を、下層側から順番に形成していくというものである（例えば、特許文献１参照）。
　具体的には、第１の犠牲絶縁膜の上に第１の絶縁梁膜を形成し、形成した第１の絶縁梁膜を選択的にエッチングして所望のパターンを持つ第１の絶縁体梁を形成する。次に、第１の絶縁体梁と露出する第１の犠牲絶縁膜の上に第２の犠牲絶縁膜と第２の絶縁梁膜を順次形成する。次に、第１の絶縁梁膜の場合と同様にして、第２の絶縁梁膜を選択的にエッチングし、所望のパターンを持つ第２の絶縁体梁とする。
　その後、第２の絶縁体梁、第２の犠牲絶縁膜、第１の絶縁体梁及び第１の犠牲絶縁膜を貫くスルーホールを形成し、スルーホールの内表面を覆うようにキャパシタの下部電極となる導電膜を形成する。形成された導電膜は、スルーホール内に露出する第２の絶縁体梁及び第１の絶縁体梁に接続される。
　この後、第２の犠牲絶縁膜及び第１の犠牲絶縁膜が除去されても、下部電極は、第２の絶縁体梁及び第１の絶縁体梁によって支持される。これにより、下部電極の倒壊等が防止され、より高いアスペクト比を持つ王冠型のキャパシタを形成することができる。
特開２００３－１４２６０５号公報
　関連する半導体装置の製造方法は、複数の絶縁体梁を下層側から一つずつ形成し、その後スルーホールを形成するというものである。ここで、複数の絶縁体梁のパターン位置とスルーホールの形成位置との間にずれが生じると、スルーホール内に形成された下部電極が、複数の絶縁体梁のいずれか又は全部に接続されないという問題が生じる。
　また、複数の下部電極が全て絶縁体梁に接続されたとしても、半導体装置の微細化によって下部電極の膜厚を薄くせざるを得なくなると、下部電極自体の機械的強度が低下し、絶縁体梁が有するストレスに起因して下部電極が捩れ、隣接する下部電極がショートする問題が生じる。
　さらに、半導体装置の微細化によって、スルーホール自体の直径が小さくなると、下部電極のカバレージ不良が顕著に発現するために、スルーホールの開口部に形成された下部電極自体によりスルーホールが閉塞状態となって、容量絶縁膜や上部電極をスルーホール内部に形成できなくなり、キャパシタを構成できない問題が生じる。
　本発明は、上記問題の発生を回避する半導体装置およびその製造方法を提供しようとするものである。
　本発明の一実施の形態に係る半導体装置は、半導体基板の表面に平行な第１の方向および前記第１の方向に垂直な第２の方向に沿って前記半導体基板上に配列され、かつ前記半導体基板表面に垂直な第３方向に延在する複数の下部電極と、前記複数の下部電極の上端部に対応する位置に配置され、複数の第１開口を有する第１のサポート膜と、前記第３の方向に関して前記複数の下部電極の中間に対応する位置に配置され、複数の第２開口を有する第２のサポート膜と、前記複数の下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜の表面を覆う上部電極と、を含み、前記複数の第１開口と前記複数の第２開口とは同一のパターンで平面的に位置整合し、かつ前記第３方向に重なる位置に配置され、前記複数の第１開口および前記複数の第２開口の各々は前記複数の下部電極の内、前記第２方向に隣接する４個の下部電極を単位下部電極群として前記第１方向に隣接する２個の単位下部電極群に含まれる８個の下部電極の各々の一部を一括して前記第１開口および前記第２開口内に位置させるように構成される。
　本発明の他の観点における半導体装置は、半導体基板表面に垂直な第３方向に延在する複数の下部電極と、前記複数の下部電極の上端部に対応する位置に配置され、矩形の第１開口を有する第１のサポート膜と、前記複数の下部電極の第３方向の中間に対応する位置に配置され、矩形の第２開口を有する第２のサポート膜と、前記複数の下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜の表面を覆う上部電極と、を含み、前記複数の下部電極、前記容量絶縁膜および前記上部電極はキャパシタ群を構成し、前記キャパシタ群は、平面視において、前記第１開口の辺上に配置され前記下部電極の外周側面の一部が前記第１のサポート膜に接続される第１キャパシタと、前記第１開口内に露出することなく前記下部電極の外周側面の全てが前記第１のサポート膜に接続される第２キャパシタと、を含み、前記第１キャパシタを構成する前記下部電極の上面は前記第１のサポート膜の上面と面一となる第１上面と、前記第１の上面より低い第２上面と、を有する。
　本発明のさらに他の観点における半導体装置は、半導体基板上に配置されるコンタクトプラグの上面に接続され前記半導体基板表面に垂直な第３方向に延在する下部電極と、前記下部電極の上端部外周に接続する第１のサポート膜と、前記下部電極の第３方向の中間部外周に接続する第２のサポート膜と、前記下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜の表面を覆う上部電極と、を含み、前記下部電極、前記容量絶縁膜および前記上部電極は、キャパシタを構成し、前記キャパシタは、前記コンタクトプラグの上面と前記第２のサポート膜の間に位置する下部キャパシタと、前記第２のサポート膜の下面と前記第１のサポート膜の上面との間に位置する上部キャパシタとを含み、前記上部キャパシタの前記第１のサポート膜に近接する位置での前記下部電極の膜厚をＴ１ａとし、前記上部キャパシタの前記第２のサポート膜に近接する位置での前記下部電極の膜厚をＴ２ａとし、前記下部キャパシタの前記第２のサポート膜に近接する位置での前記下部電極の膜厚をＴ３とし、前記下部キャパシタの前記コンタクトプラグに近接する位置での下部電極の膜厚をＴ４とした場合に、前記Ｔ２ａが最小である。
　本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に、ストッパー窒化シリコン膜、第１の犠牲膜、第１の絶縁膜、第２の犠牲膜及び第２の絶縁膜を順次形成する工程と、前記第２の絶縁膜、前記第２の犠牲膜、前記第１の絶縁膜、前記第１の犠牲膜および前記ストッパー窒化シリコン膜を貫通するシリンダホールを形成する工程と、前記シリンダホールを拡幅する工程と、前記シリンダホールの内表面を含む全面に下部電極材料膜を形成する工程と、前記下部電極材料膜の上面に保護膜を形成する工程と、前記保護膜に、前記シリンダホールの内表面の一部を構成する前記第２の絶縁膜の表面と前記下部電極材料膜との接続を少なくとも一部分維持する第１の開口パターンを形成する工程と、前記保護膜をマスクとして、前記第２の絶縁膜に第１の開口を形成して第１のサポート膜を形成する工程と、前記第１の開口を通じて前記第２の犠牲膜を除去する工程と、前記第１のサポート膜をマスクとする異方性ドライエッチングにより前記第１の絶縁膜に第１の開口と同じパターンからなる第２の開口を形成して第２のサポート膜を形成すると共に、前記第１のサポート膜の上面に形成されている下部電極材料膜を除去して前記シリンダホール内に前記第１のサポート膜および前記第２のサポート膜に外周側面が接続する下部電極を形成する工程と、前記第２の開口を通じて前記第１の犠牲膜を全て除去する工程と、を有し、前記第２の開口を形成する工程は、前記下部電極の上部側面を縮退させると同時に前記第１のサポート膜の上面および前記下部電極の上面を掘り下げる工程を含んで構成される。
　本発明によれば、半導体基板表面に平行な第１方向および前記第１方向に垂直な第２方向に沿って配列形成された複数の下部電極の内、第２方向に隣接する４個の下部電極を単位下部電極群として前記第１方向に整列して隣接する２つの単位下部電極群を一括して露出させるように開口パターンを構成しているので、サポート膜自体が有するストレスを緩和させて下部電極の捩れを回避し、隣接する下部電極がショートする問題を防止することができる。
　また、第１サポート膜の上に位置する上部キャパシタの下部電極の膜厚が、第１サポート膜に近接する位置において最も薄くなるように上部キャパシタの下部電極の側面および上面を縮退させて配置しているので、下部電極の開口部の直径を拡大することができ、閉塞を回避してキャパシタを構成することができる。
本発明の第１実施形態に係る半導体装置の主要構成を説明するための断面図である。 本発明の第１実施形態に係る半導体装置のレイアウトを説明するための平面図である。 図１Ａの断面図に示した領域ＭＣの拡大断面図である。 図１Ａの断面図に示した領域ＭＤの拡大断面図である。 図１Ａの断面図に示したキャパシタＣ２の拡大断面図である。 図１Ａの断面図に示したキャパシタＦ２の拡大断面図である。 図１に示した本発明の第１実施形態に係る半導体装置の製造方法を説明するための、図２Ｂに示したＡ－Ａ’線における途中工程の断面図である。 図２Ａの断面図に対応する平面図である。 図２Ａに続く工程を説明するための図であって、図２ＢにおけるＡ－Ａ’線に対応する位置での断面図である。 図３Ａに続く工程を説明するための図であって、図２ＢにおけるＡ－Ａ’線に対応する位置での断面図である。 図４Ａの領域ＭＤを拡大した図である。 図４Ａに続く工程を説明するための図であって、図５ＢにおけるＡ－Ａ’線断面図である。 図４Ａの断面図に対応する平面図である。 図５Ａの領域ＭＣを拡大した図である。 図５Ａの領域ＭＤを拡大した図である。 図５Ａに続く工程を説明するための図であって、図５ＢにおけるＡ－Ａ’線に対応する位置での断面図である。 図６Ａの領域ＭＣを拡大した図である。 図６Ａに続く工程を説明するための図であって、図７ＢにおけるＡ－Ａ’線断面図である。 図７Ａの断面図に対応する平面図である。 図７Ａの領域ＭＣを拡大した図である。 図７Ａに続く工程を説明するための図であって、図７ＢにおけるＡ－Ａ’線に対応する位置での断面図である。 図８Ａの領域ＭＣを拡大した図である。 図８Ａに続く工程を説明するための図であって、図７ＢにおけるＡ－Ａ’線に対応する位置での断面図である。 図９Ａの領域ＭＣを拡大した図である。 図９Ａの領域ＭＤを拡大した図である。 図９Ａに続く工程を説明するための図であって、図７ＢにおけるＡ－Ａ’線に対応する位置での断面図である。 発明者が検討した実験例を説明するための工程断面図である。 図１１に引き続く工程を説明するための工程断面図である。 図１２に引き続く工程を説明するための工程断面図である。 図１３に引き続く工程を説明するための工程断面図である。 図１４に引き続く工程を説明するための工程断面図である。 図１５に示した領域ＭＤの拡大図である。 図１５に引き続く工程を説明するための工程断面図である。 図１６に引き続く工程を説明するための工程断面図である。 図１７に引き続く工程を説明するための工程断面図である。 図１８に引き続く工程を説明するための工程断面図である。 図１９に示した領域ＭＤの拡大図である。 図１９に引き続く工程を説明するための工程断面図である。 図２０に引き続く工程を説明するための工程断面図である。 図２１に引き続く工程を説明するための工程断面図である。 図２１に示した領域ＭＤの拡大図である。
　以下、図面を参照して、本発明の実施の形態について詳細に説明する。
　まず、本発明の理解を容易にするため、発明者が実施したキャパシタの製造方法に関する実験例について、図１１から図２３を参照して説明する。
　（実験例）
　図１１は、ＤＲＡＭ（Dynamic Random Access Memory）を構成する半導体装置の製造方法の途中工程を示している。ＤＲＡＭは、複数のキャパシタが形成されるメモリセル領域ＭＣＡと周辺回路領域ＰＣＡを有している。
　メモリセル領域ＭＡの半導体基板１の表面に、複数の埋め込みゲート電極２と埋め込みゲート電極２の上面を覆うキャップ絶縁膜３が形成される。キャップ絶縁膜３に隣接する半導体基板１にはソースまたはドレインとなる不純物拡散層（以下、拡散層）４が形成される。半導体基板１上に形成された第１層間絶縁膜５を貫通し拡散層４に接続する複数の（容量）コンタクトプラグ６を形成する。第１層間絶縁膜５の内部には、図示しないビット線が形成される。周辺回路領域ＰＡの第１層間絶縁膜５上には周辺回路７が形成される。第１層間絶縁膜５、コンタクトプラグ６、周辺回路７を覆うように（ストッパー）窒化シリコン膜８が形成される。窒化シリコン膜８上には第１犠牲膜９および第１絶縁膜１０ａが形成される。第１リソフラフィ工程により、第１絶縁膜１０ａ上に、第２開口１２のパターンを有する第１マスク膜１１が形成される。
　次に、図１２に示すように、第１マスク膜１１をマスクとして第１絶縁膜１０ａをエッチングし、第２開口１２を有する第２のサポート膜１０を形成する。
　次に、図１３に示すように、第２のサポート膜１０および第１犠牲膜９を覆うように、第２犠牲膜１３、第２絶縁膜１４ａ、第１ハードマスク膜１５、第２ハードマスク膜１６、反射防止膜１７が形成される。第２リソグラフィ工程により、反射防止膜１７上に、シリンダホールパターン１９を有する第２マスク膜１８が形成される。
　次に、図１４に示すように、第２マスク膜１８をマスクとして、反射防止膜１７、第２ハードマスク膜１６、第１ハードマスク膜１５、第２絶縁膜１４ａを順次エッチングし、シリンダホールパターン１９を第２絶縁膜１４ａに転写する。第２絶縁膜１４ａ上に残存しているハードマスク膜１５，１６を除去した後、シリンダホールパターン１９が形成された第２絶縁膜１４ａをマスクとして、第２犠牲膜１３、第２のサポート膜１０、第１犠牲膜９、窒化シリコン膜８を順次エッチングし、コンタクトプラグ６に到達するシリンダホール２０を形成する。
　次に、図１５に示すように、シリンダホール２０内を含む全面に下部電極材料膜２１ａを形成する。図１５Ｄは、図１５における一つのシリンダホール２０の開口部領域ＭＤを拡大したものである。リソグラフィ技術の解像限界で規定される最小加工寸法Ｆが、例えば２５ｎｍとなるＦ２５ｎｍ世代のＤＲＡＭでは、その直径Ｌ１が５０ｎｍ、深さＨ１が１５００ｎｍ程度となるようにシリンダホール２０を形成することが要求される。このようなシリンダホール２０に対して下部電極材料膜２１ａを形成する場合、シリンダホール２０の内面に所定の膜厚Ｔ２を形成しようとすると、成膜されやすい上端部には約２倍となる膜厚Ｔ７を有する下部電極材料膜２１ａが形成されてしまう。第２絶縁膜１４ａの上面にはＴ７よりさらに厚いＴ６の膜厚を有する下部電極材料膜２１ａが形成される。すなわち、高アスペクト比（～３０）のシリンダホール２０に対し、カバレージの良い成膜は困難である。このため、後の工程で、下部電極２１上に容量絶縁膜を形成すると上端開口部が閉塞してしまい、上部電極をシリンダホール２０内に形成することができなくなる。すなわち、キャパシタを形成することができない問題が発生する。この問題は、シリンダホール２０の直径が比較的大きい場合には生じなかったが、微細化されシリンダホール２０の直径が縮小した世代の半導体装置では顕著となる。
　次に、図１６に示すように、下部電極材料膜２１ａを覆い、開口部を塞ぐように、保護膜２２ａを形成する。第３リソグラフィ工程により、保護膜２２ａ上に第１開口２４及び周辺開口２４ａのパターンを有するマスク膜２３が形成される。
　次に、図１７に示すように、マスク膜２３をマスクとして、第１開口２４及び周辺開口２４ａ内に露出している保護膜２２ａをエッチングする。これにより、第１開口パターンを有する保護膜２２が形成される。さらに、上面が露出する下部電極材料膜２１ａをエッチングし、第１開口２４内及び周辺開口２４ａ内に第２絶縁膜１４ａを露出させる。
　次に、図１８に示すように、第１開口２４内及び周辺開口２４ａ内に露出している第２絶縁膜１４ａをエッチングする。このエッチングでは保護膜２２も同時にエッチングされて消滅する。これにより、第１開口２４内及び周辺開口２４ａ内には第２犠牲膜１３の上面が露出する。また、第１開口２４及び周辺開口２４ａ以外の領域に下部電極材料膜２１ｂが露出する。さらに、複数の下部電極（２１）の上端部を接続する第１のサポート膜１４が形成される。
　次に、図１９に示すように、第１開口２４及び周辺開口２４ａ以外の領域で第１のサポート膜１４上に形成されている下部電極材料膜２１ｂをエッチングする。これにより、各々のシリンダホール２０内に独立した下部電極２１が形成される。第１開口２４以外の領域に形成された下部電極２１は、第１のサポート膜１４に接すると共に第１のサポート膜１４の上面と面一となる上面を有する下部電極部分２１ｃおよび２１ｄを含む。また、第１開口２４内に一部が形成された下部電極２１は、第１のサポート膜１４に接すると共に第１のサポート膜１４の上面と面一となる上面を有する下部電極部分２１ｃと、第１のサポート膜１４に接触せず第１のサポート膜１４の上面よりも低い位置に上面を有する下部電極部分２１ｅとを含む。
　図１９Ｄは、図１９において第１開口２４以外の領域に位置する一つのシリンダホール２０の開口部領域ＭＤを拡大したものである。図１５Ｄの段階で、第２絶縁膜１４ａの上面に形成されていた下部電極材料膜２１ａは除去され、第１のサポート膜１４の上面１４ｂと下部電極の上面２１ｃｃ、２１ｄｄは各々面一となっている。この時、シリンダホール２０内の第１のサポート膜１４の上端側面には、膜厚Ｔ２よりも厚い膜厚Ｔ７を有する下部電極部分２１ｃ、２１ｄが形成される。
　次に、図２０に示すように、第１開口２４及び周辺開口２４ａからエッチング溶液を拡散させ、第２犠牲膜１３および第１犠牲膜９を全て除去する。これにより、各々の下部電極２１の上端部を接続する第１のサポート膜１４の上面１４ｂおよび下面１４ｃが露出されると共に、各々の下部電極２１の中間部を接続する第２のサポート膜１０の上面１０ｂおよび下面１０ｃが露出される。また、窒化シリコン膜８の上面が露出される。これにより、第１のサポート膜１４と第２のサポート膜１０の間に位置する複数の下部電極２１の外側には連続する第１の空洞３０ａが形成され、第２のサポート膜１０と窒化シリコン膜８の間に位置する複数の下部電極２１の外側には連続する第２の空洞３０ｂが形成される。そして、各々の下部電極２１の、第１のサポート膜１４および第２のサポート膜１０に接触しない内外表面がこれらの空洞３０ａ、３０ｂに露出する。
　次に、図２１に示すように、下部電極２１、第１のサポート膜１４および第２のサポート膜１０からなる構造物の表面、すなわち空洞３０ａ、３０ｂを含む全表面に容量絶縁膜（図２３の２５）を形成する。続いて、容量絶縁膜の表面を覆うように上部電極２６を形成する。
　次に、図２２に示すように、第２層間絶縁膜２７、ビアプラグ２８、上層配線２９を形成する。以上のようにして、王冠型の下部電極２１を有するキャパシタが形成される。
　本実験例では、以下に述べる問題が発生する。
　第１に、第２の開口１２のパターンの形成とシリンダホールパターン１９の形成とを別々のリソグラフィ工程を用いて形成している。そのため、各々のパターンの位置合わせズレが発生し、極端な場合、第２開口１２から外れた位置にシリンダホール２０が形成され第２のサポート膜１０と接続されない下部電極２１が形成される。この場合、第２のサポート膜１０はサポートとして機能しないため下部電極２１の撚れが発生する。
　第２に、シリンダホールの開口部が閉塞してキャパシタが形成されない問題がある。図２３は、図２１の段階における領域ＭＤの拡大図を示している。第１のサポート膜１４の上端側面に厚さＴ７の下部電極部分２１ｃ、２１ｄが形成されてシリンダホール２０の開口部が狭くなり、容量絶縁膜２５を形成すると開口部が閉塞してしまい、上部電極２６がシリンダホール２０内に形成されない状態となっている。シリンダホール２０の外側に位置する空洞３０ａ、３０ｂの内部には容量絶縁膜２５および上部電極２６が形成されるのでキャパシタとして機能する。しかし、シリンダホール２０の内部には容量絶縁膜２５しか形成されず、上部電極２６が形成されないためキャパシタとして機能しない。ＤＲＡＭ動作に必要な容量を保持できないため不良キャパシタとなる。
（本発明の第１実施形態）
　以下、本発明の第１実施形態について、図１Ａから図１０Ａを用いて説明する。各Ａ図は、対応するＢ図（平面図）のＡ－Ａ’線断面図である。各Ｃ図は、対応するＡ図に示した領域ＭＣの拡大断面図であり、各Ｄ図は対応するＡ図に示した領域ＭＤの拡大断面図である。
（半導体装置）
　図１Ａ～１Ｆを用いて本実施形態の半導体装置の構成について説明する。本実施形態の半導体装置はＤＲＡＭを構成する。
　図１Ａは、後述する図１Ｂに示した平面図のＡ－Ａ’断面を示している。前述の実験例と同様に、ＤＲＡＭは、複数のキャパシタが形成されるメモリセル領域ＭＣＡと周辺回路領域ＰＣＡを有している。メモリセル領域ＭＣＡに位置する半導体基板１の表面に、複数の埋め込みゲート電極２と埋め込みゲート電極２の上面を覆うキャップ絶縁膜３が配置される。キャップ絶縁膜３に隣接する半導体基板１には、トランジスタのソースまたはドレインとなる不純物拡散層（以下、拡散層）４が配置される。半導体基板１上に配置された第１層間絶縁膜５を貫通し拡散層４に接続する複数のコンタクトプラグ６が配置される。第１層間絶縁膜５の内部には、図示しないビット線が形成されている。周辺回路領域ＰＣＡの第１層間絶縁膜５上には周辺回路７が配置される。第１層間絶縁膜５、コンタクトプラグ６、周辺回路７を覆うようにストッパー窒化シリコン膜８が配置されている。ストッパー窒化シリコン膜８を貫通し、各々のコンタクトプラグ６の上面に接続するＡ２からＨ２に至る８個の下部電極２１が半導体基板１の表面に平行なＹ方向（第１方向）に沿って所定の配置ピッチで配置されている。なお、後述の説明では、下部電極２１として記載するＡ２からＨ２の符号を各々対応するキャパシタの符号として記載する場合がある。また、Ａ２からＨ２の符号を下部電極として記載する場合がある。
　各々の下部電極２１の上端部は第１のサポート膜１４で相互に接続されている。また、各々の下部電極２１の半導体基板１の表面に垂直な方向となるＺ方向（第３方向）の中間には第２のサポート膜１０が配置され、各々の下部電極２１を相互に接続する構成となっている。第２のサポート膜１０は、第１のサポート膜１４と同一パターンで構成され、第１のサポート膜１４よりも薄い膜厚を有している。第２のサポート膜１０の膜厚は、第１のサポート膜１４の膜厚の１／１０～１／２の範囲で構成される。例えば、第１のサポート膜１４の膜厚を１００ｎｍとした場合、第２のサポート膜１０の膜厚は１０～５０ｎｍとすることができる。また、第２のサポート膜１０は、下部電極２１の高さの半分より高く、上端から１／４より低い位置に配置されている。例えば、下部電極２１の高さＨ１を１６００ｎｍとした場合、上端から４００ｎｍより深く、８００ｎｍより浅い位置に配置される。
　第１のサポート膜１４は、第１開口ＯＰ２１、ＯＰ５１を有している。また、第２のサポート膜１０は、第１開口ＯＰ２１、ＯＰ５１と各々同一パターンで、且つＺ方向に位置整合して重なる位置に第２開口ＯＰ２２、ＯＰ５２を有している。下部電極Ｃ２、Ｄ２、Ｇ２、Ｈ２の上面の一部は第１開口ＯＰ２１、ＯＰ５１内に露出する構成となっている。例えば下部電極Ｃ２に注目すると、Ｚ方向の上から見た平面視において、第１開口ＯＰ２１内に上面が位置しない第１部分Ｃ２ａと、上面が第１開口ＯＰ２１内に位置する第２部分Ｃ２ｂとを含む。第１部分Ｃ２ａは外周が第１のサポート膜１４に接続され上面が第１のサポート膜１４の上面と面一になるが、第２部分Ｃ２ｂは第１のサポート膜１４には接続されず、且つ上面が第１のサポート膜１４の上面１４ｂより低く下面１４ｃより高い位置となっている。このように、第１のサポート膜１４の上面と面一となる第１上面と第１のサポート膜１４の上面よりも低い第２上面を有する下部電極で構成されるキャパシタを第１キャパシタとする。第１キャパシタを構成する下部電極は、平面視においてリング形状の上面を有しており、一つの下部電極の上面の内、第１上面は第１開口の外に位置する下部電極の一部上面であり、第２上面は第１開口内に位置する下部電極の他の一部上面となる。
　一方、下部電極Ａ２、Ｂ２、Ｅ２、Ｆ２の上面は、平面視において、開口ＯＰ２１、ＯＰ５１内には位置しない構成となっている。例えば下部電極Ｆ２に注目すると、いずれも開口ＯＰ５１内に上面が位置しない部分Ｆ２ａと部分Ｆ２ｂを含む。開口ＯＰ２１、ＯＰ５１内に位置しない下部電極の側面上端部は全周が第１のサポート膜１４に接続され上面が第１のサポート膜１４の上面と面一になる構成となっている。このように構成される下部電極を有するキャパシタを第２キャパシタとする。すなわち、本実施例のメモリセルは、第１キャパシタと第２キャパシタとで構成されている。
　個々の下部電極は王冠構造で構成され、各々の下部電極の内外面、第１のサポート膜１４の上下面、第２のサポート膜１０の上下面、およびストッパー窒化シリコン膜８の上面は図示しない容量絶縁膜で覆われ、さらに容量絶縁膜の表面を上部電極２６が覆う構成となっている。上部電極２６を覆うように第２層間絶縁膜２７が配置される。第２層間絶縁膜２７を貫通し、上部電極２６に接続されるビアプラグ２８が配置され、さらにビアプラグ２８の上面に接続される上層配線２９が配置されて概略ＤＲＡＭを構成している。本実施形態における王冠構造のキャパシタを構成する下部電極２１は、底面を有する円筒で構成され、上端面が平面視においてリング形状となっている。
　次に、図１Ｂの平面図を参照する。図１Ｂは、説明の便宜上、メモリセル領域ＭＣＡと周辺回路領域ＰＣＡの一部を抜き出して記載したものである。図１Ｂは、第１のサポート膜１４の上面が露出した状態の平面図を示している。メモリセル領域ＭＣＡにはＹ方向およびＹ方向に垂直となるＸ方向（第２方向）にそれぞれ整列する複数のキャパシタに相当する下部電極（円形で示す）が配置されている。例えば、Ｘ１行にはＡ１～Ａ８の下部電極が配置され、Ｙ２列には図１Ａに示したＡ２～Ｈ２の下部電極が配置されている。図１Ｂには第１開口ＯＰ１１、ＯＰ２１、ＯＰ３１、ＯＰ４１、ＯＰ５１、ＯＰ６１の配置レイアウトが示されている。第２開口は、第１開口と同じパターンで、且つ同じレイアウトで構成されているので重複する説明は省略するが、以下の説明は第２開口（ＯＰ１２、ＯＰ２２、ＯＰ３２、ＯＰ４２、ＯＰ５２、ＯＰ６２）にも同じく該当するものである。
　平面視において、各々の第１開口は半導体基板表面に平行なＸ方向に長辺を有し、Ｘ方向に垂直なＹ方向に短辺を有する矩形で構成される。図１Ａの断面図に対応するＹ２列に注目すると、第１開口内に上面が位置しない下部電極Ａ２、Ｂ２、Ｅ２、Ｆ２と、第１開口内に上面の一部が位置する下部電極Ｃ２、Ｄ２、Ｇ２、Ｈ２とが規則的にＹ方向に配置されている。例えば第１開口ＯＰ２１に注目すると、第１開口ＯＰ２１のパターンは、Ｙ方向およびＸ方向にそれぞれ直線上で等間隔に配列された複数の下部電極の内、Ｘ方向に隣接する４個の下部電極を単位下部電極群としてＹ方向に整列して隣接する２つの単位下部電極群の各々の上面の一部が一括して第１開口内に位置するように構成されている。すなわち、Ｘ方向に隣接する４個の下部電極Ｃ１、Ｃ２、Ｃ３、Ｃ４からなる第１単位下部電極群の各々の上面の一部と、Ｙ方向に整列して隣接する４個の下部電極Ｄ１、Ｄ２、Ｄ３、Ｄ４からなる第２単位下部電極群の各々の上面の一部と、が一括して第１開口内に位置する構成となっている。
　したがって、第１開口内には、第１開口の長辺上に位置し直径方向に２分割されて平面視リング形状の下部電極上面の１／２が位置する４つの下部電極と、第１開口のコーナーに位置し平面視リング形状の下部電極上面の１／４が位置する４つの下部電極と、が含まれる構成となる。すなわち、Ｃ２、Ｃ３、Ｄ２、Ｄ３はリング形状の下部電極上面の１／２が第１開口ＯＰ２１内に位置し、同様にＣ１、Ｃ４、Ｄ１、Ｄ４はリング形状の下部電極上面の１／４が第１開口ＯＰ２１内に位置する構成となっている。
　平面視において、個々の下部電極の直径をＷ３、最近接で隣接する二つの下部電極の間隔をＷ４とすると、下部電極の配置ピッチはＷ３＋Ｗ４で規定され、第１開口のＸ方向の幅、すなわち長辺の幅Ｗ１は、下部電極の配置ピッチの３倍に等しい。また、Ｙ方向の幅、すなわち短辺の幅Ｗ２は、Ｗ３＋Ｗ４すなわち下部電極の配置ピッチに等しい。Ｘ方向に隣接する第１開口の間隔も、下部電極の配置ピッチＷ２に等しい。Ｙ方向に隣接して配置される第１開口の間隔も下部電極の配置ピッチＷ２に等しい。ただし、Ｙ方向に隣接する複数の第１開口は全てが直線上には配置されず、Ｘ方向にＷ１の２／３（下部電極の配置ピッチの２倍）ずつずれた千鳥配置となっている。例えば、第１開口ＯＰ５１に対してＹ方向に隣接する第１開口ＯＰ４１は、Ｘ方向にＷ２の２倍分ずれた位置に配置される。さらに、Ｙ方向に隣接する第１開口ＯＰ３１はＸ方向にさらにＷ２の２倍分ずれた位置に配置される。見方を変えると、一つ置きにＹ方向に配置される各々の第１開口は一直線上に整列して配置される。各々の第１開口のＸ方向の中心線はＹ方向に最近接で隣接する第１開口とは交差せず、一つ置きにＹ方向に配置される第１開口のＸ方向の中心線と一致する構成となる。
　以上のように、本実施例の第１のサポート膜１４および第２のサポート膜１０は線状に分断されるものではなく、一つのメモリセル領域内に配置される全ての下部電極に接続されて連続する面状の梁を構成する。
　発明者らは、上記の構成からなる第１開口形状およびレイアウト以外の種々の第１開口について検討を実施したが、異なるパターン形状の組み合わせや、図１Ｂ以外の不規則なレイアウトでは、キャパシタの製造歩留まりを向上させることが困難であることを知見して本発明を想到するに至っている。
　次に、図１Ｃを参照する。図１Ｃは、図１Ａに示した下部電極Ｃ２の上端部の領域ＭＣを拡大した断面図である。第１キャパシタを構成する下部電極Ｃ２は、第１開口ＯＰ２１内に第１上面Ｃ２ａａが位置しない第１部分Ｃ２ａと、第１開口ＯＰ２１内に第２上面Ｃ２ｂｂが位置する第２部分Ｃ２ｂと、を有している。第１部分Ｃ２ａの側面上端部は第１のサポート膜１４に接続され、第１上面Ｃ２ａａは第１のサポート膜１４の上面１４ｂと面一の構成になっている。一方、第２部分Ｃ２ｂの上端部は第１のサポート膜１４には接続されず、第２上面Ｃ２ｂｂは第１のサポート膜１４の上面１４ｂより低く下面１４ｃより高い位置に配置される。
　第１キャパシタを構成する下部電極Ｃ２は、第１のサポート膜１４の上面１４ｂと面一となる第１上面Ｃ２ａａと、第１のサポート膜１４の上面１４ｂよりも低い位置となる第２上面Ｃ２ｂｂを有している。したがって、第１部分Ｃ２ａと第２部分Ｃ２ｂの上端部の位置には高低さが生じるので第１部分Ｃ２ａと第２部分Ｃ２ｂとの近接を回避でき、容量絶縁膜２５、上部電極２６が設けられても閉塞の問題が発生しない。一つの第１開口内でＹ方向に対向する二つの下部電極はそれぞれ第２の上面を有する下部電極が対向する構成となる。例えば第１開口ＯＰ２１内には下部電極Ｃ２とＤ２とがＹ方向に対向しており、それぞれの下部電極の内、第２の上面Ｃ２ｂｂを有する第２部分Ｃ２ｂと第２の上面Ｄ２ａａを有する他の第２部分Ｄ２ａとが互いに対向する構成となっている。
　次に、図１Ｄを参照する。図１Ｄは、図１Ａに示した下部電極Ｆ２の上端部の領域ＭＤを拡大した断面図である。第２キャパシタを構成する下部電極Ｆ２は、いずれも第１開口内に上面Ｆ２ａａ、Ｆ２ｂｂが位置しない第１部分Ｆ２ａと第２部分Ｆ２ｂを有している。第１部分Ｆ２ａおよび第２部分Ｆ２ｂの側面上端部は、いずれも第１のサポート膜１４に接続され、上面Ｆ２ａａ、Ｆ２ｂｂは第１のサポート膜１４の上面１４ｂと面一の構成となる。この場合、前述の実験例と同様に、第１部分Ｆ２ａの上端部と第２部分Ｆ２ｂの上端部とが近接する。しかし、本実施形態では後述のように、Ｚ方向に縮退させた第１のサポート膜１４と、Ｙ方向およびＺ方向に縮退させた第１部分Ｆ２ａおよび第２部分Ｆ２ｂと、で下部電極Ｆ２を構成しているので、第１部分Ｆ２ａと第２部分Ｆ２ｂとの近接を抑制することによって間隔を確保している。したがって、第２キャパシタの場合であっても、容量絶縁膜２５の配置による閉塞を回避して下部電極Ｆ２の内面に上部電極２６を配置してキャパシタを構成することができる。
　次に、図１Ｅを参照する。図１Ｅは、第１キャパシタを構成する下部電極Ｃ２の全体を拡大した断面図である。
　第１キャパシタを構成する下部電極Ｃ２は、半導体基板表面に垂直なＺ方向に延在し、Ｚ方向の中間に位置する下部電極の外周側面には第２のサポート膜１０が接続される。また、Ｚ方向の上端部に位置する下部電極の側面の一部には第１のサポート膜１４が接続される。第１キャパシタを構成する下部電極の上面は、第１のサポート膜１４の上面１４ｂと面一となる第１上面Ｃ２ａａと、前記第１のサポート膜の上面１４ｂより低い第２上面Ｃ２ｂｂと、で構成される。下部電極Ｃ２の底面はコンタクトプラグ６の上面に接続される。
　下部電極Ｃ２を構成要素とするキャパシタＣ２は、コンタクトプラグ６の上面と第２のサポート膜１０の下面１０ｃとの間に位置する下部キャパシタ２１Ｂと、第２のサポート膜１０の下面１０ｃと第１のサポート膜１４の上面１４ｂとの間に位置する上部キャパシタ２１Ａで構成される。上部キャパシタ２１Ａの第１のサポート膜１４に近接する位置での下部電極の膜厚をＴ１ａとし、第２のサポート膜１０に近接する位置での下部電極の膜厚をＴ２ａとする。また、下部キャパシタ２１Ｂの第２のサポート膜１０に近接する位置での下部電極の膜厚をＴ３とし、前記コンタクトプラグ６に近接する位置での下部電極の膜厚をＴ４とする。本実施形態では、Ｔ１ａ、Ｔ２ａ、Ｔ３、Ｔ４の内、Ｔ２ａが最も薄く構成される。
　図１Ｅの中で、点線１４ｄは縮退前の第１のサポート膜１４の上面の位置を示している。また、点線２１ａは下部電極材料膜を形成した時点での上面の位置を示している。下部電極材料膜を形成した時点では、第１のサポート膜１４の厚さはＴ５であり、第１のサポート膜１４の側面に位置する下部電極材料膜２１ａの拡幅部４０の厚さはＴ７である。また、上部キャパシタ２１Ａを構成する下部電極Ｃ２の部分Ｃ２ａ、Ｃ２ｂの上部の膜厚はＴ１、下部の膜厚はＴ２であり、下部キャパシタ２１Ｂを構成する下部電極の部分Ｃ２ｃ、Ｃ２ｄの上部の膜厚はＴ３、下部の膜厚はＴ４である。下部電極材料膜２１ａを形成した時点では、Ｔ１＞Ｔ２＞Ｔ３≧Ｔ４である。前述の実験例では、この関係が維持されて下部電極Ｃ２が構成されている。本実施形態では、第１のサポート膜１４の膜厚がＴ５からＴ５ａとなるように縮退されている。すなわち、下部電極Ｃ２ａの上面Ｃ２ａａは第１のサポート膜１４の上面１４ｂと面一になる位置まで縮退されている。さらに、上部キャパシタ２１Ａは、Ｔ１がＴ１ａ、Ｔ２がＴ２ａとなるようにＹ方向にも縮退されて構成されている。これにより、本実施形態の下部電極Ｃ２の各部の膜厚関係は、Ｔ１ａ≧Ｔ３≧Ｔ４＞Ｔ２aとなっている。なお、図の縮尺は正確ではない。
　本実施形態の下部電極は、上部キャパシタ２１Ａを構成する下部電極の直径（外径）Ｌ１と、下部キャパシタ２１Ｂを構成する下部電極の第２のサポート膜１０に近接する位置での直径Ｌ２およびストッパー窒化シリコン膜８に近接する位置での直径Ｌ３と、ストッパー窒化シリコン膜８に設けられるコンタクトホールの直径で規定される直径Ｌ４と、を有している。これらの直径の大小関係は、Ｌ２＞Ｌ１＞Ｌ３＞Ｌ４となっており、第２のサポート膜１０の下方に位置する下部キャパシタ２１Ｂの上部を構成する下部電極の直径が最も大きい寸法となっている。なお、上記説明で、近接する位置とは、５０ｎｍ離間した位置を意味している。例えば、下部キャパシタ２１Ｂを構成する下部電極の内第２のサポート膜１０に近接する位置とは、第２のサポート膜１０の下面１０ｃから５０ｎｍ下に離間した位置を意味している。また、図の縮尺は正確ではない。
　次に、図１Ｆを参照する。図１Ｆは、第２キャパシタに相当する下部電極Ｆ２の全体を拡大した断面図である。
　第２キャパシタに相当する下部電極Ｆ２の第１のサポート膜１４より下に位置する構成は、第１キャパシタに相当する下部電極Ｃ２と同じなので説明は割愛する。異なる点は、第１開口ＯＰ内に位置する下部電極の上面を有しないことである。したがって、下部電極Ｆ２の外周側面上端部は全周に渡って第１のサポート膜１４の側面に接続されている。前述の実験例では、点線２１ａで示した下部電極形成時点でのシリンダホールの開口幅Ｗ５が維持されてしまうため、容量絶縁膜を形成した段階で開口は閉塞し、上部電極をシリンダホール内に形成できなくなる。しかし、本実施形態では図１Ｅで説明したように、上部キャパシタ２１Ａの下部電極がＺ方向およびＹ方向に縮退されているのでシリンダホールの開口幅をＷ６に拡幅した構成とすることができる。これにより、容量絶縁膜を形成してもシリンダホールの開口の閉塞を回避してシリンダホール内に上部電極を配置することが可能となりキャパシタを構成することができる。なお、第２キャパシタにおいても、第１キャパシタと同様に、Ｔ１ａ≧Ｔ３≧Ｔ４＞Ｔ２ａの関係、およびＬ２＞Ｌ１＞Ｌ０＞Ｌ３＞Ｌ４の関係が維持される。例えば、Ｔ１ａを１００％の膜厚とした場合、Ｔ３は９７％、Ｔ４は９４％、Ｔ２ａは８５％程度となる。また、Ｌ０を１００％の幅とした場合、Ｌ１は１１０％、Ｌ２は１２０％、Ｌ３は８０％、Ｌ４は７０％程度となる。
（半導体装置の製造方法）
　次に、本発明の第１実施形態に係る半導体装置の製造方法について、図２乃至図１０を参照して、詳細に説明する。ここでは、半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、本発明は、高アスペクト比の構造物を複数のサポート膜で支持するＤＲＡＭ以外の半導体装置にも適用可能である。
　ＤＲＡＭは、複数のメモリセルが配置されるメモリセル領域ＭＣＡとメモリセルを駆動するための周辺回路領域ＰＣＡを有している。図２乃至図１０の各々は、製造途中のＤＲＡＭにおけるメモリセル領域ＭＣＡと周辺回路領域ＰＣＡとの境界部分周辺を部分的に表している。各図において、Ａ図はＢ図に示した平面図のＡ－Ａ’線における断面図、Ｃ図はＡ図に示した領域ＭＣの拡大断面図、Ｄ図はＡ図に示した領域ＭＤの拡大断面図である。
　まず、図２Ａ、図２Ｂおよび図３Ａに示すように、シリンダホール形成工程が実施される。
　詳述すると、図２Ａ、図２Ｂに示すように、半導体基板１のメモリセル領域ＭＣＡに、埋め込みゲート電極２、キャップ絶縁膜３、不純物拡散層４等を形成する。また、半導体基板１上に第１層間絶縁膜５を形成し、それを貫くコンタクトプラグ６を形成する。周辺回路領域ＰＣＡには、周辺回路７等が形成される。さらに、厚さが例えば５０ｎｍのストッパー窒化シリコン膜８、厚さが例えば９００ｎｍの第１シリンダ層間膜（第１犠牲膜）９、厚さが例えば３０ｎｍの窒化シリコンからなる第１絶縁膜１０ａ、厚さが例えば５００ｎｍの第２シリンダ層間膜（第２犠牲膜）１３、厚さが例えば１５０ｎｍの窒化シリコンからなる第２絶縁膜１４ａ、ハードマスク膜１５、有機マスク膜１８を順次積層形成する。ハードマスク膜１５は、非晶質シリコン膜１５ａ、酸化シリコン膜１５ｂ、非晶質カーボン膜１５ｃの積層膜で構成される。
　第１犠牲膜９と第２犠牲膜１３は、第１絶縁膜１０ａを境界として上下に分断されるように形成する。第１犠牲膜９は、相対的にウエットエッチング速度が速く、厚さが例えば５００ｎｍの下部第１犠牲膜と、相対的にウエットエッチング速度が遅く、厚さが例えば４００ｎｍの上部第１犠牲膜で形成される。下部第１犠牲膜および上部第１犠牲膜には、ボロン（Ｂ）とリン（Ｐ）を含有し、ＣＶＤ（Chemical Vapor Deposition）法で形成する酸化シリコン膜（ＢＰＳＧ膜：Boron-doped Phospho-Silicate Grass film）を用いることができる。下部第１犠牲膜のＢ、Ｐ濃度は高く、上部第１犠牲膜のＢ、Ｐ濃度は低くなるように形成する。Ｂ、Ｐ濃度の高い方が、ウエットエッチング速度が速くなる。また、第１絶縁膜１０ａの上に形成する第２犠牲膜１３にはノンドープ酸化シリコン膜を用いる。これにより、下部第１犠牲膜のウエットエッチング速度が最も速く、上部第１犠牲膜、ノンドープ酸化シリコン膜の順にエッチング速度が遅くなる。なお、上記の各層の成膜には公知の技術を用いることができる。
　最上層の有機マスク膜１８を形成した後、第１リソグラフィ工程によりメモリセル領域ＭＣＡに位置する有機マスク膜１８に複数のシリンダホールパターン１９を形成する。ここではシリンダホールパターン１９の直径Ｗ３を例えば５０ｎｍとする。また、間隔Ｗ４を例えば３０ｎｍとする。
　本実施形態では、前述の実験例と異なり、第１絶縁膜１０ａ及び第２絶縁膜１４ａのいずれに対してもパターン形成工程を行うことなく、それらの上面に第２犠牲膜１３及びハードマスク膜１５をそれぞれ形成する。
　半導体基板１は、例えばｐ型の単結晶シリコン基板である。半導体基板１は、図示しない素子分離領域によってメモリセル領域ＭＣＡと周辺回路領域ＰＣＡとに電気的に分離されている。メモリセル領域ＭＣＡに形成された埋め込みゲート電極２及び拡散層４は、トランジスタを構成する。また、埋め込みゲート電極２は、ワード線としても機能する。コンタクトプラグ６は、拡散層４に接続されるとともに、後の工程でキャパシタの下部電極に接続される。なお、第１層間絶縁膜５内には図示しないビット線が形成されている。ストッパー窒化シリコン膜８は、例えば、ＣＶＤ法を用いて半導体基板１の全面に形成される。第１絶縁膜１０ａは、例えば、ＣＶＤ法を用いて形成される。第１絶縁膜１０ａは、スパッタ法やＨＤＰ（High Density Plasma）法を用いて形成してもよい。スパッタ法やＨＤＰ法で形成された膜は、緻密性が高く、ＣＶＤ法により形成された膜よりも、溶液によるエッチング速度を低くすることができる。また、関連する半導体装置の製造方法とは異なり、この時点で第１絶縁膜１０ａのパターン形成は行わない。
　第２絶縁膜１４ａは、第１絶縁膜１０ａと同様の方法で形成される。第２絶縁膜１４ａについても、この時点でパターン形成は行わない。非晶質シリコン膜１５ａは、例えば、ＣＶＤ法により厚さ１０００ｎｍに形成される。酸化シリコン膜１５ｂは、例えば、ＣＶＤ法により厚さ５０ｎｍで形成される。非晶質カーボン膜１５ｃは、例えばプラズマＣＶＤ法により厚さ５００ｎｍで形成される。
　有機マスク膜１８は、ホトレジスト、シリコン含有反射防止膜などの積層膜で形成される。シリンダホールパターン１９を構成する各開口は、キャパシタ形成位置に対応している。開口の直径は４０～８０ｎｍ、隣接する開口間の最近接間隔は２０～４０ｎｍとすることができる。このような多数の開口が配置された最密化パターンでは、隣接開口間の間隔、即ち、キャパシタ間の間隔が狭く、関連する半導体装置の製造方法のように、直線状の梁をＸ方向、Ｙ方向に繰り返し配置することは困難である。本実施の形態では、後述するようにサポート膜に開口部を形成し、梁ではなく面で支える構造とする。
　次に、図３Ａに示すように、有機マスク膜１８をマスクとして、酸素含有プラズマを用いた異方性ドライエッチング法により、非晶質カーボン膜１５ｃをエッチングする。さらに、フッ素含有プラズマを用い酸化シリコン膜１５ｂを異方性ドライエッチングし、シリンダホールパターン１９を酸化シリコン膜１５ｂに転写する。その後、有機マスク膜１８、非晶質カーボン膜１５ｃを除去する。次に、酸化シリコン膜１５ｂをマスクとして非晶質シリコン膜１５ａを異方性ドライエッチングし、シリンダホールパターン１９を非晶質シリコン膜１５ａに転写する。
　次に、酸化シリコン膜１５ｂおよび非晶質シリコン膜１５ａをマスクとする異方性ドライエッチング法により、第２絶縁膜１４ａ、第２犠牲膜１３、第１絶縁膜１０ａ、第１犠牲膜９、ストッパー窒化シリコン膜８を順次エッチングし、シリンダホール２０を形成する。このエッチングにより、酸化シリコン膜１５ｂおよび非晶質シリコン膜１５ａは消滅し、第２サポート膜１４ａの上面が露出する。この段階で第２サポート膜の膜厚Ｔ５は１３０ｎｍとなっている。また、シリンダホール２０の底面にはコンタクトプラグ６の上面が露出する。
　次に、ドライエッチングによる残渣を除去するウエット洗浄と、次に実施される下部電極材料膜形成の前洗浄としてのフッ酸（ＨＦ）含有溶液によるウエット処理を行う。このウエット処理によりシリンダホール２０内に露出している第２犠牲膜１３および第１犠牲膜９がＹ方向にエッチングされシリンダホール２０が拡幅される。
　ここで、前述の図１Ｆを参照する。シリンダホール２０は、第１絶縁膜１０ａと第２絶縁膜１４ａとの間に位置し上部キャパシタ２１Ａが形成される上部ホール２０Ａと、第１絶縁膜１０ａより下に位置し下部キャパシタ２１Ｂが形成される下部ホール２０Ｂと、で構成される。上部ホール２０Ａには第２絶縁膜１４ａに形成される最上層ホールが含まれる。また、下部ホール２０Ｂにはストッパー窒化シリコン膜８に形成される最下層ホールが含まれる。最上層ホールは窒化シリコン膜からなる第２絶縁膜１４ａに形成され直径Ｌ０を有している。上部ホール２０Ａは、ノンドープ酸化シリコン膜からなる第２犠牲膜１３に形成され直径Ｌ１を有している。また、下部ホール２０Ｂは、ＢＰＳＧ膜からなる第１犠牲膜９に形成され、第１絶縁膜１０ａに近接する位置の直径Ｌ２とストッパー窒化シリコン膜８に近接する位置の直径Ｌ３とを有している。最下層ホールは直径Ｌ４を有している。
　上記のウエット処理を実施する前の段階では、Ｌ０＝Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４の大小関係にある。ウエット処理を施すと、前述のようにＢＰＳＧ膜はノンドープ酸化シリコン膜よりエッチング速度が速いため下部ホール２０Ｂの拡幅が相対的に大きくなる。また、窒化シリコン膜はエッチングされない。これにより、各位置における直径の大小関係はＬ２＞Ｌ１＞Ｌ０＞Ｌ３＞Ｌ４となり、下部キャパシタ２１Ｂが形成される下部ホール２０Ｂの第１絶縁膜１０ａに近接する位置の直径Ｌ２が最も大きくなる。シリンダホール２０を形成した段階ではＬ０およびＬ１が５０ｎｍであるが、ウエット処理を実施した段階では、Ｌ１が５５ｎｍ、Ｌ２が６０ｎｍ、Ｌ３が４０ｎｍのように変化する。最上層ホールおよび最下層ホールは窒化シリコン膜に形成されているので拡幅されず、Ｌ０は５０ｎｍ、Ｌ４は３５ｎｍで変化しない。本実施形態では、シリンダホール２０の直径をＬ２＞Ｌ１＞Ｌ０＞Ｌ３＞Ｌ４の大小関係を有して拡幅しているので、下部電極の表面積を増大させてキャパシタの容量を増大させることができる。
　次に、図４Ａに示すように、下部電極材料膜形成工程が実施される。即ち、シリンダホール２０の内面を含む半導体基板１の全面に、下部電極材料膜２１ａを形成する。下部電極材料膜２１ａの材料として窒化チタン（ＴｉＮ）膜を用いることができる。また、下部電極材料膜２１ａの形成には、ＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法などを用いることができる。シリンダホール２０内に形成された下部電極材料膜２１ａは、第２絶縁膜１４ａに近接する位置の膜厚Ｔ１、第１絶縁膜１０ａの上面１０ｂに近接する位置の膜厚Ｔ２、第１絶縁膜１０ａの下面に近接する位置の膜厚Ｔ３、ストッパー窒化シリコン膜８に近接する位置の膜厚Ｔ４を有している。これらの膜厚関係は、Ｔ１＞Ｔ２＞Ｔ３≧Ｔ４となっている。例えば、Ｔ１の膜厚を１００％とした場合、Ｔ２は８５％、Ｔ３は８２％、Ｔ４は８１％のような膜厚構成となる。
　しかし、図４Ｄに示すように、第２絶縁膜１４ａより下に位置するシリンダホール２０の内部にキャパシタの特性確保に必要な膜厚の下部電極材料膜２１ａを形成すると、シリンダホール２０の上端部にはＴ１の約２倍の膜厚Ｔ７を有する下部電極材料膜２１ａの拡幅部４０が形成されてしまう。これは、シリンダホール２０の直径が狭くなるとシリンダホール２０内部への成膜ガス分子の供給が不足するため成膜速度が遅くなるのに対して、成膜ガス分子が十分に存在している上端部では成膜速度の低下が生じないことに起因するものであって、必然的に発生する現象である。これにより、例えば、Ｔ１が１０ｎｍとなるように下部電極材料膜２１ａを形成すると、第２絶縁膜１４ａの側面上端部での膜厚Ｔ７は１８ｎｍとなる。Ｔ６はさらに厚く２５ｎｍとなる。本実施形態では、最上層ホールの直径Ｌ０が５０ｎｍとなっているので、シリンダホール開口部の直径Ｗ５は１４ｎｍに狭められることとなる。
　次に、図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図６Ａ、図６Ｃ、図７Ａ、図７Ｂ、図７Ｃに示すように、第１のサポート膜１４の形成工程を実施する。
　まず、図５Ａに示すように、プラズマＣＶＤ法を用いて酸化シリコン膜からなる保護膜２２ａを全面に形成する。保護膜２２ａの膜厚は、例えば１００ｎｍとする。プラズマＣＶＤ法で形成する保護膜２２ａはカバレージが悪いため、図５Ｃ、図５Ｄに示すようにシリンダホール２０の内部には形成されず、上端部を閉塞した状態となる。保護膜２２ａは、後の工程で実施するリソグラフィ工程において、ホトレジストからなるマスク膜がシリンダホール２０内に形成されるのを防止するために形成される。アスペクト比の大きいシリンダホール内に有機物が埋設されてしまうと除去することが困難となるからである。
　次に、保護膜２２ａ上に、第２リソグラフィ工程により第１開口パターンを有するマスク膜２３を形成する。図５Ｂに示すように、周辺回路領域ＰＣＡには周辺開口２４ａが形成され、メモリセル領域ＭＣＡを覆うようにマスク膜２３が形成される。マスク膜２３には、例えば、ＯＰ１１からＯＰ６１の６つの第１開口が形成されている。図１Ｂを参照して説明したように、一つの第１開口は、Ｘ方向に幅Ｗ１を有し、Ｙ方向に幅Ｗ２を有している。また、一つの第１開口は、Ｘ方向に隣接する４個の下部電極からなる第１単位下部電極群に相当する第１単位シリンダホール群と、第１単位シリンダホール群に関してＹ方向に整列して隣接する４個の下部電極からなる第２単位下部電極群に相当する第２単位シリンダホール群と、を一括して露出させるパターン構成となっている。すなわち、一つの第１開口は、８個のシリンダホールに跨るように形成される。
　図５Ｃは、図５Ａに示した第１キャパシタに相当する領域ＭＣの拡大断面図である。マスク膜２３は、下部電極Ｃ２に相当するシリンダホールのＹ方向の中央部に第１開口ＯＰ２１の側面が位置するように形成される。また、図５Ｄは、図５Ａに示した第２キャパシタに相当する領域ＭＤの拡大断面図である。この場合、第１開口は形成されないので保護膜２２ａの上面はマスク膜２３で覆われた状態となっている。
　次に、図６Ａに示すように、マスク膜２３をマスクとし、フッ素含有プラズマを用いた異方性ドライエッチング法により、周辺開口２４ａおよび第１開口ＯＰ１１～ＯＰ６１内に露出する保護膜２２ａを除去する。これにより、第１開口内には下部電極材料膜２１ａの上面が露出する。続いて、上面が露出した下部電極材料膜２１ａを、塩素含有プラズマを用いた異方性ドライエッチングにより除去する。それから、マスク膜２３を除去する。これにより、保護膜２２ａおよび下部電極材料膜２１ａは、第１開口パターンが転写された新たな保護膜２２および新たな下部電極材料膜２１ｂとなる。また、周辺開口２４ａおよび第１開口ＯＰ２１内には第２絶縁膜１４ａの上面が露出する。また、図６Ｃに示すように、下部電極Ｃ２の第２部分Ｃ２ｂの上面が露出する。第１開口ＯＰ１１～ＯＰ６１以外の領域の第２絶縁膜１４ａ上には下部電極材料膜２１ｂが残存した状態となっている。
　次に、図７Ａ、図７Ｂ、図７Ｃに示すように、保護膜２２をマスクとし、フッ素含有プラズマを用いた異方性ドライエッチング法により、周辺開口および第１開口ＯＰ１１～ＯＰ６１内に上面が露出している第２絶縁膜１４ａを除去する。このエッチングにより、保護膜２２もエッチングされて消滅する。これにより、第２絶縁膜１４ａからなる第１のサポート膜１４が形成される。また、周辺開口および第１開口内には第２犠牲膜１３の上面が露出する。第１開口内には、第１のサポート膜１４の上面１４ｄと面一となる上面Ｃ２ｂｂを有する下部電極の第２部分Ｃ２ｂが形成される。
　次に、図８Ａ、図８Ｃに示すように、第２犠牲膜１３の除去工程が実施される。周辺開口および第１開口内に上面が露出している第２犠牲膜１３をフッ酸含有溶液により全て除去する。周知のように、溶液エッチングは等方性であるので、第１のサポート膜１４の下に位置する第２犠牲膜１３も容易に除去される。これにより、第１のサポート膜１４の下面１４ｃと第１絶縁膜１０ａの上面１０ｂが露出する。また、第１のサポート膜１４の下方には、全ての下部電極の外周で連続する第１の空洞３０ａが形成される。
　次に図９Ａに示すように、第２のサポート膜形成工程が実施される。上面に下部電極材料２１ｂが形成されている第１のサポート膜１４をマスクとし、塩素と酸素を含有する混合ガスプラズマを用いた異方性ドライエッチングにより、周辺開口および第１開口ＯＰ２１、ＯＰ５１内に上面が露出している第１絶縁膜１０ａを除去する。これにより、第１開口と同じ形状で、同じ配置パターンを有し、第１開口ＯＰ２１、ＯＰ５１とＺ方向に位置整合する第２開口ＯＰ２２、ＯＰ５２が形成される。これにより、窒化シリコン膜からなる第２のサポート膜１０が形成される。
　次に、図９Ｃを参照する。図９Ｃは、第１キャパシタを構成する下部電極Ｃ２の内、上部キャパシタ２１Ａに相当する領域ＭＣの拡大断面図である。第２のサポート膜１０の形成工程では、図９Ｃに示すように、窒化シリコン膜からなる第１絶縁膜１０ａのみならず、第１のサポート膜１４の上面１４ｄに形成されていた下部電極材料膜２１ｂも同時にエッチングされる。これにより、第１のサポート膜１４の上面１４ｄが露出し、第１のサポート膜１４の側面に接する下部電極の第１部分Ｃ２ａが形成される。さらに、窒化シリコン膜からなる第１のサポート膜１４の上面１４ｄおよび第１部分Ｃ２ａの上面をエッチバックすることにより、第１のサポート膜１４には新たな上面１４ｂが形成され、第１部分Ｃ２ａには新たな第１上面Ｃ２ａａが形成される。第１のサポート膜１４の膜厚はＴ５からＴ５ａに減少する。一方、第１開口ＯＰ２１内に露出している下部電極の第２部分Ｃ２ｂの上面もエッチバックされ新たな第２上面Ｃ２ｂｂが形成される。第１上面Ｃ２ａａは第１のサポート膜１４の上面１４ｂと面一となり、第２上面Ｃ２ｂｂは第１のサポート膜１４の上面１４ｂより低い位置に形成される。
　本実施形態では、第２のサポート膜１０の形成工程で各々のシリンダホール２０内に各々独立した下部電極が同時に形成される。
　また、このエッチングでは、エッチングに用いるプラズマに酸素を含有させているので、窒化チタンからなる下部電極の表面部分を酸化して除去することができる。窒化シリコン膜および酸化シリコン膜は酸化されないので、窒化チタンからなる下部電極の表面部分のみを選択的に酸化して除去することができる。窒化チタンは、プラズマ雰囲気中に含まれる酸素イオンに限らず、電荷を有しない中世ラジカルでも酸化される。したがって、第１開口ＯＰ２１内に限らず、第１開口ＯＰ２１以外の領域で第１のサポート膜１４の下に位置する下部電極全ての表面が酸化される。除去は、次の第１犠牲膜除去工程で同時に実施される。酸化された窒化チタンを除去することにより、下部電極は縮退し幅が減少する。これにより、第１のサポート膜１４の側面上端部に位置する下部電極の第１部分Ｃ２ａの拡幅部の幅をＴ７からＴ７ａに減少させることができる。
　また、第１のサポート膜１４の下に位置する第１部分Ｃ２ａも縮退され、Ｔ１はＴ１ａに、Ｔ２はＴ２ａに減少する。例えば、第１のサポート膜１４は、１３０ｎｍの膜厚Ｔ５から１００ｎｍの膜厚Ｔ５ａに減少する。第１のサポート膜１４の側面上端部に位置する第１部分Ｃ２ａの拡幅部は、１８ｎｍの幅Ｔ７から１２ｎｍの幅Ｔ７ａに減少する。また、下部電極Ｃ２の第１部分Ｃ２ａ、および第２部分Ｃ２ｂは、１０ｎｍの幅Ｔ１から７ｎｍの幅Ｔ１ａに変化し、９ｎｍの幅Ｔ２から６ｎｍの幅Ｔ２ａに変化する。
　次に、図９Ｄを参照する。図９Ｄは、第２キャパシタを構成する下部電極Ｆ２の内、上部キャパシタ２１Ａに相当する領域ＭＤの拡大断面図である。基本的構成は図９Ｃと同じであるので重複する説明は割愛する。第２キャパシタでは第１開口内に下部電極Ｆ２が露出しないので、下部電極の外周側面上端部は全周に渡って第１のサポート膜１４に接続されている。したがって、一つの下部電極Ｆ２を構成する第１部分Ｆ２ａの上面Ｆ２ａａおよび第２部分Ｆ２ｂの上面Ｆ２ｂｂのいずれも第１のサポート膜１４の上面１４ｂと面一となっている。前述のように、最上層ホールの直径Ｌ０は５０ｎｍであり、下部電極材料膜２１ｂが形成された状態でのシリンダホール上端開口の幅Ｗ５は１４ｎｍとなっていた。第２のサポート膜１０の形成工程を実施することにより第１のサポート膜１４の側面上端部に位置する下部電極Ｆ２の第１および第２部分Ｆ２ａ、Ｆ２ｂの拡幅部は、１８ｎｍの幅Ｔ７から１２ｎｍの幅Ｔ７ａに減少している。したがって、シリンダホールの上端開口の幅Ｗ６は２６ｎｍに拡幅される。これにより、後の工程で容量絶縁膜が形成されてもシリンダホール上端開口は閉塞することなく、シリンダホール内に上部電極を形成することができる。
　次に、図１０Ａに示すように、第１犠牲膜除去工程が実施される。フッ酸含有溶液を用いたウエットエッチングを用い、周辺開口および第２開口ＯＰ２２、ＯＰ５２を介してＢＰＳＧ膜からなる第１犠牲膜を完全に除去する。また、この第１犠牲膜除去工程で、前述の酸化された窒化チタンも除去される。これにより、第２のサポート膜１０の下面１０ｃとストッパー窒化シリコン膜８の上面が露出する。また、第２のサポート膜１０の下方には、全ての下部電極の外周で連続する第２空洞３０ｂが形成される。
　次に、図１Ａ、図１Ｃ、図１Ｄに示すように、容量絶縁膜および上部電極形成工程が実施される。第１のサポート膜１４の上面１４ｂ、下面１４ｃ、第２のサポート膜１０の上面１０ｂ、下面１０ｃ、ストッパー窒化シリコン膜８の上面、および各下部電極２１の内外面を含む全表面に、ＡＬＤ法を用いて容量絶縁膜２５を形成する。容量絶縁膜２５は酸化ジルコニウムを主たる構成物として形成することができる。容量絶縁膜２５の膜厚は７ｎｍで形成されるので、図１Ｄに示すように、シリンダホール２０の上端開口部は閉塞しない。前述のように、容量絶縁膜２５を形成する前の上端開口部の幅Ｗ６は２６ｎｍとなっているので、容量絶縁膜２５を形成した段階でも１２ｎｍの幅の上端開口が存在している。したがって、容量絶縁膜２５を覆うように形成する上部電極２６は、少なくとも６ｎｍの膜厚でシリンダホール２０内に形成することができる。これにより、キャパシタを形成することができる。なお、上部電極２６は、電極として機能させるためには少なくとも５ｎｍ必要であり、５ｎｍより小さい膜厚ではキャパシタとして機能させることが困難となる。
　次に、図１Ａに示すように、周辺回路領域ＰＣＡに形成された上部電極をリソグラフィとドライエッチング法により除去する。次に第２層間絶縁膜２７を全面に形成した後、表面を平坦化する。次に、第２層間絶縁膜２７にビアプラグ２８を形成し、さらに上層配線２９を形成してＤＲＡＭを製造することができる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、Ｙ方向を第１方向、Ｘ方向を第２方向としているが、方向を入れ替えても同じである。また、成膜方法やエッチング方法、材料、寸法等は単なる例示に過ぎず、これらは適宜選択されるべきものである。
　以上説明したように、本実施形態によれば、半導体基板表面に平行な第１方向および第１方向に垂直な第２方向に沿って配列された複数の下部電極の内第２方向に隣接する４個の下部電極を単位下部電極群として第１方向に整列して隣接する２つの単位下部電極群を一括して露出させるように開口パターンを構成しているので、サポート膜が有するストレスを緩和させて下部電極の捩れを回避し、隣接する下部電極がショートする問題を防止することができる。
　また、第２サポート膜の上に位置する上部キャパシタの下部電極の膜厚が、第２サポート膜に近接する位置において最も薄くなるように、下部電極の側面および上面を縮退させているので、シリンダホール上端部に位置する下部電極の開口部の直径を拡大することができ、閉塞を回避してキャパシタを構成することができる。
　この出願は、２０１２年１２月１２日に出願された日本出願特願２０１２－２７１５５５号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　　１　　　半導体基板
　　２　　　埋め込みゲート電極
　　３　　　キャップ絶縁膜
　　４　　　不純物拡散層
　　５　　　第１層間絶縁膜
　　６　　　コンタクトプラグ
　　７　　　周辺回路
　　８　　　ストッパー窒化シリコン膜
　　９　　　第１犠牲膜
　　１０　　第２のサポート膜
　　１０ａ　第１絶縁膜
　　１０ｂ　第２のサポート膜（第１絶縁膜）の上面
　　１０ｃ　第２のサポート膜（第１絶縁膜）の下面
　　１１　　第１マスク膜
　　１２　　第２開口
　　１３　　第２犠牲膜
　　１４　　第１のサポート膜
　　１４ａ　第２絶縁膜
　　１４ｂ　第１のサポート膜（第２絶縁膜）のエッチバック後の上面
　　１４ｃ　第１のサポート膜（第２絶縁膜）の下面
　　１４ｄ　第１のサポート膜（第２絶縁膜）のエッチバック前の上面
　　１５　　ハードマスク膜
　　１５ａ　非晶質シリコン膜
　　１５ｂ　酸化シリコン膜
　　１５ｃ　非晶質カーボン膜
　　１６　　ハードマスク膜
　　１７　　反射防止膜
　　１８　　有機マスク膜
　　１９　　シリンダホールパターン
　　２０　　シリンダホール
　　２１ａ、２１ｂ　下部電極材料膜
　　２１　　下部電極
　　２１ｃ、２１ｄ、２１ｅ　下部電極部分
　　２１ｃｃ、２１ｄｄ　下部電極の上面
　　２２、２２ａ　保護膜
　　２３　　マスク膜
　　２４　　第１開口
　　２４ａ　　周辺開口
　　ＯＰ１１～ＯＰ６１　　第１開口
　　ＯＰ１２～ＯＰ６２　　第２開口
　　Ｃ２、Ｆ２　下部電極
　　Ｃ２ａ、Ｆ２ａ　第１部分
　　Ｃ２ｂ、Ｆ２ｂ　第２部分
　　Ｃ２ａａ　　第１上面
　　Ｃ２ｂｂ　　第２上面
　　２５　　容量絶縁膜
　　２６　　上部電極
　　２７　　第２層間絶縁膜
　　２８　　ビアプラグ
　　２９　　上層配線
　　３０ａ　第１の空洞
　　３０ｂ　第２の空洞

Claims (28)

  1. 　半導体基板の表面に平行な第１方向および前記第１方向に垂直な第２方向に沿って前記半導体基板上に配列され、かつ前記半導体基板の表面に垂直な第３方向に延在する複数の下部電極と、
    　前記複数の下部電極の上端部に対応する位置に配置され、複数の第１開口を有する第１のサポート膜と、
    　前記第３方向に関して前記複数の下部電極の中間に対応する位置に配置され、複数の第２開口を有する第２のサポート膜と、
    　前記複数の下部電極の表面を覆う容量絶縁膜と、
    　前記容量絶縁膜の表面を覆う上部電極と、を含み、
    　前記複数の第１開口および前記複数の第２開口は、同一のパターンで平面的に位置整合し、かつ前記第３方向に重なる位置に配置され、
    　前記複数の第１開口および前記複数の第２開口の各々は、前記複数の下部電極の内、前記第２方向に隣接する４個の下部電極を単位下部電極群として前記第１方向に隣接する２個の単位下部電極群に含まれる８個の下部電極の各々の一部を一括して前記第１開口および前記第２開口の夫々の開口内に位置させるように構成されることを特徴とする半導体装置。
  2. 　前記複数の下部電極の各々は、平面視リング形状であり、
    　前記複数の下部電極は、前記第１方向および前記第２方向に関して等しい配置ピッチで配置されており、
    　前記複数の第１開口の各々は、前記配置ピッチの３倍の長さに等しい長さを持ち、前記第２方向に延在する長辺と、前記配置ピッチに等しい長さを持ち、前記第１方向に延在する短辺を有する矩形で構成されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記単位下部電極群に含まれる４個の下部電極の内、両端に位置する２個の前記下部電極は、対応する前記第１開口のコーナー部において前記第１開口と平面視で重なりを有し、中央に位置する２個の前記下部電極は、対応する前記第１開口の長辺上において前記第１開口と平面視で重なりを有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記複数の第１開口の各々は、平面視において、コーナー部で４個の前記下部電極の各々の上面と重なり、長辺上で４個の前記下部電極の各々の上面と重なるように、８個の前記下部電極に跨って配置されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 　前記第２方向に隣接する前記複数の第１開口は、一直線上に配置され、かつ隣接する２個の前記第１開口の間隔は前記配置ピッチに等しいことを特徴とする請求項２に記載の半導体装置。
  6. 　前記複数の第１開口は、前記第１方向に配列された２以上の前記第１開口の間隔が前記配置ピッチに等しく、前記第２方向に隣接する前記第１開口が前記配置ピッチの２倍に等しい距離だけ互いに前記第１方向にずれた位置に配置されるように、千鳥状に配置されることを特徴とする請求項２に記載の半導体装置。
  7. 　前記複数の第１開口の各々の前記第２方向の中心線は、最近接で前記第１方向に隣接する他の第１開口とは交差しないことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 　前記複数の第１開口は、前記第２方向に沿って２以上の前記第１開口を配置して構成される複数の開口列が前記第１方向に間隔を置いて配置され、かつ前記第１方向に沿って一直線上に並ぶ前記第１開口が前記第１方向に一つ置きに配置される前記開口列に含まれるように配置されることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 　前記半導体装置は、メモリセル領域と周辺回路領域を有し、前記第１のサポート膜および前記第２のサポート膜は、前記メモリセル領域内に位置する前記複数の下部電極の全てに接続され、連続する面状に構成されていることを特徴とする請求項１に記載の半導体装置。
  10. 　半導体基板表面に垂直な第３方向に延在する複数の下部電極と、
    　前記複数の下部電極の上端部に対応する位置に配置され、矩形の第１開口を有する第１のサポート膜と、
    　前記複数の下部電極の第３方向の中間に対応する位置に配置され、矩形の第２開口を有する第２のサポート膜と、
    　前記複数の下部電極の表面を覆う容量絶縁膜と、
    　前記容量絶縁膜の表面を覆う上部電極と、を含み、
    　前記複数の下部電極、前記容量絶縁膜および前記上部電極はキャパシタ群を構成し、
    　前記キャパシタ群は、平面視において、前記第１開口の辺上に配置され前記下部電極の外周側面の一部が前記第１のサポート膜に接続される第１キャパシタと、前記第１開口内に露出することなく前記下部電極の外周側面の全てが前記第１のサポート膜に接続される第２キャパシタと、を含み、
    　前記第１キャパシタを構成する前記下部電極の上面は前記第１のサポート膜の上面と面一となる第１上面と、
    　前記第１のサポート膜の上面より低い第２上面と、を有することを特徴とする半導体装置。
  11. 　前記複数の下部電極の各々は、平面視においてリング状の上面を有し、
    　前記第１上面は前記第１開口外に位置する前記下部電極の一部上面であり、前記第２上面は前記第１開口内に位置する前記下部電極の他の一部上面であることを特徴とする請求項１０に記載の半導体装置。
  12. 　半導体基板上に配置されるコンタクトプラグの上面に接続され前記半導体基板表面に垂直な第３方向に延在する下部電極と、
    　前記下部電極の上端部外周に接続する第１のサポート膜と、
    　前記下部電極の第３方向の中間部外周に接続する第２のサポート膜と、
    　前記下部電極の表面を覆う容量絶縁膜と、
    　前記容量絶縁膜の表面を覆う上部電極と、を含み、
    　前記下部電極、前記容量絶縁膜および前記上部電極は、キャパシタを構成し、
    　前記キャパシタは、前記コンタクトプラグの上面と前記第２のサポート膜の間に位置する下部キャパシタと、
    　前記第２のサポート膜の下面と前記第１のサポート膜の上面との間に位置する上部キャパシタと、を含み、
    　前記上部キャパシタの前記第１のサポート膜に近接する位置での前記下部電極の膜厚をＴ１ａとし、前記上部キャパシタの前記第２のサポート膜に近接する位置での前記下部電極の膜厚をＴ２ａとし、前記下部キャパシタの前記第２のサポート膜に近接する位置での前記下部電極の膜厚をＴ３とし、前記下部キャパシタの前記コンタクトプラグに近接する位置での前記下部電極の膜厚をＴ４とした場合に、前記Ｔ２ａが最小であることを特徴とする半導体装置。
  13. 　前記下部キャパシタの底部を囲むストッパー窒化シリコン膜をさらに備え、
    　前記上部キャパシタの前記第１のサポート膜に対応する位置での前記下部電極の外径をＬ０とし、前記上部キャパシタの前記第１のサポート膜と前記第２のサポート膜の間の前記下部電極の外径をＬ１とし、前記下部キャパシタの前記第２のサポート膜に近接する位置での前記下部電極の外径をＬ２とし、前記下部キャパシタの前記ストッパー窒化シリコン膜に近接する位置での下部電極の外径をＬ３、とした場合に、前記Ｌ２が最大であることを特徴とする請求項１２に記載の半導体装置。
  14. 　半導体基板上に、ストッパー窒化シリコン膜、第１の犠牲膜、第１の絶縁膜、第２の犠牲膜及び第２の絶縁膜を順次形成する工程と、
    　前記第２の絶縁膜、前記第２の犠牲膜、前記第１の絶縁膜、前記第１の犠牲膜および前記ストッパー窒化シリコン膜を貫通するシリンダホールを形成する工程と、
    　前記シリンダホールを拡幅する工程と、
    　前記シリンダホールの内表面を含む全面に下部電極材料膜を形成する工程と、
    　前記下部電極材料膜の上面に保護膜を形成する工程と、
    　前記保護膜に、前記シリンダホールの内表面の一部を構成する前記第２の絶縁膜の表面と前記下部電極材料膜との接続を少なくとも一部分維持する第１の開口パターンを形成する工程と、
    　前記保護膜をマスクとして、前記第２の絶縁膜に第１開口を形成して第１のサポート膜を形成する工程と、
    　前記第１開口を通じて前記第２の犠牲膜を除去する工程と、
    　前記第１のサポート膜をマスクとする異方性ドライエッチングにより前記第１の絶縁膜に第１開口と同じパターンからなる第２開口を形成して第２のサポート膜を形成すると共に、前記第１のサポート膜の上面に形成されている下部電極材料膜を除去して前記シリンダホール内に前記第１のサポート膜および前記第２のサポート膜に外周側面が接続する下部電極を形成する工程と、
    　前記第２開口を通じて前記第１の犠牲膜を全て除去する工程と、
    を有し、
    　前記第２開口を形成する工程は、前記下部電極の上部側面を縮退させると同時に前記第１のサポート膜の上面および前記下部電極の上面を掘り下げる工程を含むことを特徴とする半導体装置の製造方法。
  15. 　前記シリンダホールを拡幅する工程は、
    　前記第１のサポート膜と前記第２のサポート膜の間でのシリンダホールの直径をＬ１、前記第２のサポート膜と前記ストッパー窒化シリコン膜の間であって前記第２のサポート膜に近接する位置でのシリンダホールの直径をＬ２、前記ストッパー窒化シリコン膜に近接する位置でのシリンダホールの直径をＬ３、とした場合に、前記Ｌ２が最大となるように拡幅されることを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　前記第２開口を形成する工程における前記下部電極の上部側面の縮退は、前記第１のサポート膜と前記第２のサポート膜との間であって前記第１のサポート膜に近接する位置での前記下部電極の膜厚をＴ１ａとし、前記第１のサポート膜と前記第２のサポート膜との間であって前記第２のサポート膜に近接する位置での前記下部電極の膜厚をＴ２ａとし、前記第２のサポート膜と前記ストッパー窒化シリコン膜との間であって前記第２のサポート膜に近接する位置での前記下部電極の膜厚をＴ３とし、前記ストッパー窒化シリコン膜に近接する位置での下部電極の膜厚をＴ４とした場合に、前記Ｔ２ａが最小となるように行われることを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
  17. 　前記第２開口は、前記第１の開口パターンと同じ形状で、且つ同じレイアウトを有し、前記半導体基板表面に垂直な第３方向に位置整合して重なる位置に形成されることを特徴とする請求項１４乃至１６のいずれかに記載の半導体装置の製造方法。
  18. 　前記シリンダホールを形成する工程は、前記半導体基板の表面に平行な第１方向および前記第１方向に垂直な第２方向のそれぞれに沿って配列形成された複数のシリンダホールを形成するように行われ、
    　前記下部電極は、前記複数のシリンダホールのそれぞれに対応して複数形成される、
    　ことを特徴とする請求項１４乃至１７のいずれかに記載の半導体装置の製造方法。
  19. 　前記第１の開口パターンは、平面視において、前記第２方向に隣接する４個の下部電極を単位下部電極群として、前記第１方向に隣接する２個の単位下部電極群に含まれる８個の下部電極の各々の一部を一括して前記第１開口内に位置させるように形成されることを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 　前記下部電極は、その上面が、平面視リング形状となるように形成されることを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
  21. 　前記複数のシリンダホールは、前記第１方向および前記第２方向に関して等しい配置ピッチで形成され、
    　前記第１開口は、前記配置ピッチの３倍の長さを持ち第２方向に延在する長辺と、前記配置ピッチに等しい長さを持ち前記第１方向に延在する短辺を有する矩形として形成されることを特徴とする請求項１８乃至２０のいずれかに記載の半導体装置の製造方法。
  22. 　前記単位下部電極群に含まれる４個の前記下部電極のうち両端に位置する２個の前記下部電極が前記第１開口のコーナー部において前記第１開口と平面視で重なるように形成され、中央に位置する２個の前記下部電極が前記第１開口の長辺上において前記第１開口と平面視で重なるように形成されることを特徴とする請求項１９に記載の半導体装置の製造方法。
  23. 　前記第１開口は、平面視において、コーナー部で４個の前記下部電極の各々の上面と重なり、長辺上で４個の前記下部電極の各々の上面と重なるように、８個の前記下部電極に跨って形成されることを特徴とする請求項１８乃至２２のいずれかに記載の半導体装置の製造方法。
  24. 　前記第１開口の形成は、
    　複数の前記第１開口が、前記第２方向に関して前記配置ピッチに等しい間隔で一直線上に配置されるように行われることを特徴とする請求項１８乃至２３のいずれかに記載の半導体装置の製造方法。
  25. 　前記第１開口の形成は、
    　２以上の前記第１開口が前記第１方向に関して前記配置ピッチに等しい間隔で配置され、かつ第２方向に隣接する前記第１開口が前記配置ピッチの２倍に等しい距離だけ互いに前記第１方向にずれた位置に配置されるように、複数の前記第１開口が千鳥状に配置されるように行われることを特徴とする請求項１８乃至２４のいずれかに記載の半導体装置の製造方法。
  26. 　前記第１開口の形成は、複数の前記第１開口の各々の前記第２方向の中心線が、最近接で前記第１方向に隣接する他の第１開口とは交差しないように行われることを特徴とする請求項１８乃至２５のいずれかに記載の半導体装置の製造方法。
  27. 　前記第１開口の形成は、複数の前記第１開口を前記第２方向に沿って配置して構成される複数の開口列が前記第１方向に間隔を置いて配置され、かつ前記第１方向に沿って一直線上に並ぶ前記第１開口が前記第１方向に一つ置きに配置される前記開口列に含まれるように、行われることを特徴とする請求項１８乃至２６のいずれかに記載の半導体装置の製造方法。
  28. 　前記第１のサポート膜および前記第２のサポート膜は、一つのメモリセル領域内に位置する全ての下部電極に接続されるように形成されることを特徴とする請求項１４乃至２７のいずれかに記載の半導体装置の製造方法。
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