KR20130074352A - 커패시터를 포함하는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 적어도 1 개의 제1 커패시터와, 적어도 1 개의 제2 커패시터를 포함한다. 적어도 1 개의 제1 커패시터는 실린더 형상의 제1 스토리지 노드를 포함한다. 적어도 1 개의 제2 커패시터는 중공부 (hollow portion)가 있는 중공 기둥 (hollow pillar) 형상의 하측 제2 스토리지 노드와, 하측 제2 스토리지 노드로부터 수직 방향 상측으로 연장되어 있는 실린더 형상의 상측 제2 스토리지 노드를 가지는 제2 스토리지 노드를 포함한다.

Description

커패시터를 포함하는 반도체 소자{Semiconductor device having capacitors}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 커패시터를 구비한 반도체 소자에 관한 것이다.
DRAM (dynamic random access memory)과 같은 반도체 메모리 소자에서 디자인룰 (design rule)이 축소됨에 따라, 커패시터가 형성되는 영역의 제한된 면적으로 인해 큰 표면적을 제공하는 데 유리한 OCS (one cylinder stack) 구조와 같은 3 차원 구조의 스토리지 노드를 채용하는 데 한계가 있다. 이에 따라, 제한된 면적 내에서 충분한 셀 정전 용량을 확보할 수 있도록 큰 표면적을 제공하면서 공정 기술의 한계를 극복할 수 있는 새로운 구조의 스토리지 노드를 포함하는 반도체 소자가 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 매우 작은 디자인룰을 가지는 초고집적 반도체 소자에서 제한된 면적 내에서 충분한 셀 정전 용량을 확보할 수 있도록 큰 표면적을 제공하면서 공정 기술의 한계를 극복할 수 있는 새로운 구조의 스토리지 노드를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 반도체 소자는 적어도 1 개의 제1 커패시터와, 적어도 1 개의 제2 커패시터를 포함한다. 상기 적어도 1 개의 제1 커패시터는 실린더 형상의 제1 스토리지 노드를 포함한다. 상기 적어도 1 개의 제2 커패시터는 중공부 (hollow portion)가 있는 중공 기둥 (hollow pillar) 형상의 하측 제2 스토리지 노드와, 상기 하측 제2 스토리지 노드로부터 수직 방향 상측으로 연장되어 있는 실린더 형상의 상측 제2 스토리지 노드를 가지는 제2 스토리지 노드를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 셀 어레이 영역을 가지는 기판과, 상기 기판상의 상기 셀 어레이 영역에서 행 방향 및 열 방향을 따라 각각 1 개씩 교호적으로 배열되어 매트릭스 형상을 이루는 복수의 제1 커패시터 및 복수의 제2 커패시터를 포함하는 복수의 커패시터를 포함한다. 상기 복수의 제1 커패시터는 상기 기판으로부터 제1 거리만큼 이격된 제1 평면상에 매트릭스 형상으로 배열되어 있는 복수의 제1 스토리지 노드를 포함한다. 상기 복수의 제2 커패시터는 상기 제1 평면상에서 복수의 제1 스토리지 노드 중 서로 이웃하는 2 개의 제1 스토리지 노드 사이에 각각 개재되어 있고 중공부 (hollow portion)가 있는 중공 기둥 (hollow pillar) 형상을 가지는 복수의 하측 제2 스토리지 노드와, 상기 복수의 하측 제2 스토리지 노드에 각각 접해 있고 상기 기판으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 평면상에 매트릭스 형상으로 배열되어 있는 복수의 상측 제2 스토리지 노드를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는 서로 다른 구조를 가지는 제1 커패시터 및 제2 커패시터가 행 방향 및 열 방향을 따라 교호적으로 배치되는 매트릭스 구조로 배열된다. 따라서, 평면상에서 차지하는 면적에 대한 제약을 완화시켜, 제한된 면적 내에 충분한 셀 정전 용량을 확보할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 일부 구성을 도시한 레이아웃(layout)이다.
도 2는 도 1의 일부 구성의 사시도이다.
도 3은 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 일부 구성을 도시한 사시도이다.
도 4는 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 일부 구성을 도시한 사시도이다.
도 5는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자의 일부 구성을 도시한 레이아웃이다.
도 6은 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자의 일부 구성을 도시한 레이아웃이다.
도 7a 내지 도 7c는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자에 포함되는 제1 스토리지 노드 및 서포터의 일부 구성을 도시한 평면도이다.
도 8a 및 도 8b 내지 도 24a 및 도 24b는 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 8a, 도 9a, ..., 및 도 24a는 각각 일부 구성 요소들의 평면 형상을 예시한 평면도이고, 도 8b, 도 9b, ..., 및 도 24b는 각각 도 8a, 도 9a, ..., 및 도 24a에서의 BX - BX' 선 단면, BB - BB' 선 단면, 및 BY - BY' 선 단면의 구조를 예시한 단면도이다.
도 25a 내지 도 25c는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 공정에 사용되는 마스크 패턴을 예시한 평면도이다.
도 26a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 공정에서 제2 몰드 패턴에 블라인드 홀을 형성하는 예를 보여주는 단면도이고, 도 26b는 도 26a의 블라인드 홀 내에 상측 제2 스토리지 노드를 형성하는 예를 보여주는 단면도이다.
도 27은 도 24b의 "V27"로 표시된 장방형 영역에 대응되는 부분의 일부 실시예를 보여주는 도면이다.
도 28a 및 도 28b와 도 29a 및 도 29b는 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 28a 및 도 29a는 각각 일부 공정에서 포함되는 구성 요소들의 평면 형상을 예시한 평면도이고, 도 28b 및 도 29b는 각각 도 28a 및 도 29a에서의 BX - BX' 선 단면, BB - BB' 선 단면, 및 BY - BY' 선 단면의 구조를 예시한 단면도이다.
도 30a 및 도 30b와 도 31a 및 도 31b는 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 30a 및 도 31a는 각각 일부 공정에서 포함되는 구성 요소들의 평면 형상을 예시한 평면도이고, 도 30b 및 도 31b는 각각 도 30a 및 도 31a에서의 BX - BX' 선 단면, BB - BB' 선 단면, 및 BY - BY' 선 단면의 구조를 예시한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 교시로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자(100)의 일부 구성을 도시한 레이아웃(layout)이고, 도 2는 도 1의 구성 중 일부 구성의 사시도이다.
도 1 및 도 2를 참조하면, 반도체 기판(102)상의 셀 어레이 영역(104)에서 소자분리막(105)에 의해 아일랜드 형상의 복수의 활성 영역(106)이 정의되어 있다. 도 1에서, 셀 어레이 영역(104)의 대략 중앙부에 횡 방향 및 종 방향으로 각각 연장되어 있는 점선들은, 도 1에서 셀 어레이 영역(104)의 일부가 생략되어 있음을 의미한다. 도 1에는 셀 어레이 영역(104) 중 에지 부분에 근접한 4 개 영역들의 구성이 도시되어 있다. 셀 어레이 영역(104)에서, 도 1에 나타나 있지 않은 다른 부분들은 도 1에 예시된 셀 어레이 영역(104)의 일부의 구성과 동일한 구성을 가질 수 있다.
복수의 활성 영역(106) 위에는 복수의 워드 라인(120)이 제1 방향 (도 1에서 X 방향)으로 상호 평행하게 연장되어 있고, 그 위에 복수의 비트 라인(130)이 상기 제1 방향과 직교하는 제2 방향 (도 1에서 Y 방향)으로 상호 평행하게 연장되어 있다.
상기 복수의 비트 라인(130)은 다이렉트 콘택(도시 생략)을 통해 상기 반도체 기판(102)의 활성 영역(106)에 전기적으로 연결된다. 상기 복수의 비트 라인(130) 각각의 사이의 공간에는 복수의 베리드 콘택 (buried contact)(140)이 형성되어 있다. 상기 복수의 베리드 콘택(140)은 자기정렬 콘택(122) 및 그 위에 형성된 상부 콘택(124)을 통해 상기 복수의 워드 라인(120) 사이에 있는 반도체 기판(102)의 활성 영역(106)에 전기적으로 연결된다. 상기 복수의 베리드 콘택(140)은 상기 복수의 비트 라인(130)에 의해 자기정렬되도록 형성될 수 있다.
도 2에서, 도면 참조 부호 "112"는 게이트 절연막을 나타내고, "126", "128", "136", 및 "138"은 각각 절연막을 나타내고, "144"는 식각 정지층을 나타낸다.
이하, 설명의 편의를 위하여, 상기 반도체 기판(100)상에 형성된 복수의 구조물 중 복수의 비트 라인(130) 및 복수의 베리드 콘택(140)을 포함하는 레이어(layer)까지의 구조물들을 통칭하여 단지 하부 구조물(110)이라 칭한다. 상기 하부 구조물(110) 위에는 도전 물질로 이루어지는 복수의 랜딩 패드(142)가 형성되어 있다.
상기 복수의 랜딩 패드(142) 위에는 복수의 제1 커패시터(150A) 및 복수의 제2 커패시터(150B)를 포함하는 복수의 커패시터(150)가 형성되어 있다. 상기 복수의 제1 커패시터(150A)는 셀 어레이 영역(104)에서 행 방향 (예들 들면, 도 1에서 X 방향) 및 열 방향 (예를 들면, 도 1에서 Y 방향)을 따라 일렬로 배열되어 매트릭스 형상을 이룬다. 상기 복수의 제2 커패시터(150B)도, 상기 복수의 제1 커패시터(150A)와 유사하게, 셀 어레이 영역(104)에서 행 방향 및 열 방향을 따라 일렬로 배열되어 매트릭스 형상을 이룬다. 또한, 상기 복수의 제1 커패시터(150A) 및 복수의 제2 커패시터(150B)는 각각 행 방향 및 열 방향에서 1 개씩 교호적으로 배치되어, 상기 복수의 제1 커패시터(150A) 및 복수의 제2 커패시터(150B)가 전체적으로 매트릭스 형상을 이룬다.
상기 복수의 제1 커패시터(150A)는 각각 실린더 형상의 제1 스토리지 노드(160)를 포함한다. 상기 복수의 제1 커패시터(150A)를 구성하는 복수의 제1 스토리지 노드(160)는 각각 상기 복수의 랜딩 패드(142) 중 어느 하나의 랜딩 패드(142)로부터 수직 방향 (도 2에서, Z 방향) 상측으로 연장되어 있다. 상기 복수의 제1 스토리지 노드(160)는 상기 반도체 기판(102)의 상면으로부터 제1 거리(L1)만큼 이격된 제1 평면상에 매트릭스 형상으로 배열되어 있다. 상기 복수의 제1 스토리지 노드(160)는 제1 수직 길이(H1)를 가진다.
상기 복수의 제2 커패시터(150B)는 각각 하측 제2 스토리지 노드(172)와, 상기 하측 제2 스토리지 노드(172)에 연결되어 있는 상측 제2 스토리지 노드(174)로 이루어지는 제2 스토리지 노드(170)를 포함한다.
상기 복수의 제2 커패시터(150B)의 일부를 구성하는 복수의 하측 제2 스토리지 노드(172)는 상기 반도체 기판(102)의 상면으로부터 제1 거리(L1)만큼 이격된 제1 평면상에서 복수의 제1 스토리지 노드(160) 중 서로 이웃하는 2 개의 제1 스토리지 노드(160) 사이에 각각 개재되어 있다. 상기 복수의 하측 제2 스토리지 노드(172)는 각각 내부에 중공부 (hollow portion)(176)가 있는 중공 기둥 (hollow pillar) 형상을 가진다. 상기 중공부(176)의 내부 중 적어도 일부는 절연 기둥(178)으로 채워진다. 일부 실시예에서, 상기 중공부(176)의 내부는 절연막과 보이드 (void)로 채워질 수 있다. 상기 하측 제2 스토리지 노드(172)의 적어도 일부는 상기 제1 수직 길이(H1)보다 작은 제2 수직 길이(H2)를 가지는 부분을 포함할 수 있다.
상기 복수의 제2 커패시터(150B)의 일부를 구성하는 복수의 상측 제2 스토리지 노드(174)는 각각 상기 복수의 하측 제2 스토리지 노드(172) 중 대응되는 하나의 하측 제2 스토리지 노드(172)에 연결되어 있다. 상기 복수의 상측 제2 스토리지 노드(174)는 상기 반도체 기판(102)의 상면으로부터 상기 제1 거리(L1)보다 큰 제2 거리(L2)만큼 이격된 제2 평면상에 매트릭스 형상으로 배열되어 있다. 복수의 상측 제2 스토리지 노드(174)는 각각 상기 하측 제2 스토리지 노드(172)에 접하고, 상기 하측 제2 스토리지 노드(172)로부터 수직 방향 (도 2에서, Z 방향) 상측으로 연장되어 있다.
도 1에 예시된 바와 같이, 상기 하측 제2 스토리지 노드(172)의 수평 단면적은 상기 제1 스토리지 노드(160)의 수평 단면적보다 작다. 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172)를 동일 평면상에 동시에 형성할 때, 비교적 큰 수평 단면적을 가지는 제1 스토리지 노드(160)와 비교적 작은 수평 단면적을 가지는 하측 제2 스토리지 노드(172)가 1 개씩 교번적으로 배치되어 매트릭스 형상을 이루도록 형성되기 때문에, 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172) 각각의 사이에 비교적 큰 공간을 확보할 수 있다. 또한, 복수의 하측 제2 스토리지 노드(172) 각각의 수평 단면적이 감소되는 정도에 비례하여 복수의 제1 스토리지 노드(160)의 각각의 수평 단면적을 증가시킬 수 있다.
상기 복수의 하측 제2 스토리지 노드(172)에 각각 연결되는 복수의 상측 제2 스토리지 노드(174)를 형성할 때, 상기 제1 스토리지 노드(160)가 위치된 영역에 대응하는 영역을 제외하고, 상기 하측 제2 스토리지 노드(172)가 형성된 위치에만 각각 상측 제2 스토리지 노드(174)가 대응하여 배치되도록 형성된다. 따라서, 복수의 상측 제2 스토리지 노드(174) 각각의 사이에 충분한 공간을 확보한 상태에서, 공정 난이도를 증가시키지 않고도 충분한 셀 커패시턴스를 얻는 구조를 형성할 수 있다.
상기 복수의 제1 스토리지 노드(160)는 복수의 하측 제2 스토리지 노드(172)와는 서로 다른 수평 단면 형상을 갖는다. 도 1에는, 상기 제1 스토리지 노드(160)는 외측에서 볼록한 곡면을 포함하는 측벽을 가지고, 상기 하측 제2 스토리지 노드(172)는 외측에서 오목한 곡면을 포함하는 측벽을 가지는 구성이 예시되어 있다. 그러나, 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172) 각각의 수평 단면 형상이 도 1에 예시된 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 다양한 형상의 수평 단면 형상을 가지는 제1 스토리지 노드(160) 및 하측 제2 스토리지 노드(172)를 형성하는 것이 가능하다.
상기 상측 제2 스토리지 노드(174)는 상기 제1 수직 길이(H1) 보다 작은 제3 수직 길이(H3)를 가진다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 경우에 따라, 상기 상측 제2 스토리지 노드(174)는 상기 제1 스토리지 노드(160)의 제1 수직 길이(H1)와 같거나 또는 더 큰 수직 길이를 가지도록 형성될 수 있다. 상기 복수의 상측 제2 스토리지 노드(174)는 그 폭, 단면적의 크기 등에 따라 다양한 크기의 수직 길이를 가지도록 형성될 수 있다.
도 1에 예시된 바와 같이, 상기 복수의 제1 커패시터(150A) 및 복수의 제2 커패시터(150B) 중에서, 셀 어레이 영역(104)의 에지 부분에 가장 인접한 최외측 커패시터들은 각각 복수의 제1 커패시터(150A) 중에서 선택된다. 셀 어레이 영역(104) 내부에서, 상기 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172)가 전체적으로 1 개의 더미 도전 패턴(168)에 의해 포위되어 있다. 상기 더미 도전 패턴(168)은 상기 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172) 중 적어도 하나의 구성 재료와 동일한 재료로 이루어질 수 있다. 일부 실시예에서, 상기 더미 도전 패턴(168)은 상기 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172)와 동일 평면상에 형성될 수 있다. 다른 일부 실시예에서, 상기 더미 도전 패턴(168)은 끊어짐 없이 연속적으로 연결되어 있는 밴드 (band) 형상을 가질 수 있다. 또 다른 실시예에서, 상기 더미 도전 패턴(168)은 부분적으로 적어도 하나의 절단부에 의해 연결이 끊어지는 부분을 포함하는 단속적(斷續的)인 밴드 형상을 가질 수 있다. 또 다른 일부 실시예에서, 상기 반도체 소자(100)는 상기 더미 도전 패턴(168)을 포함하지 않을 수 있다.
상기 제1 스토리지 노드(160), 하측 제2 스토리지 노드(172), 및 상측 제2 스토리지 노드(174) 각각의 표면에는 유전막(180)이 형성되어 있다. 상기 유전막(180) 위에는, 상기 유전막(180)을 사이에 두고 상기 제1 스토리지 노드(160), 하측 제2 스토리지 노드(172), 및 상측 제2 스토리지 노드(174) 각각에 대면하는 플레이트 전극(190)이 형성되어 있다.
도 2에는, 상측 제2 스토리지 노드(174)의 저면이 상기 제1 스토리지 노드(160)의 상면보다 더 낮은 레벨에 위치되어 있는 부분이 도시되어 있다. 일부 실시예에서, 상기 상측 제2 스토리지 노드(174)의 일 부분은 도 2에 예시된 바와 같이 그 저면이 제1 스토리지 노드(160)의 상면보다 더 낮은 레벨에 위치되고, 다른 부분은 그 저면이 제1 스토리지 노드(160)의 상면과 대략 동일한 레벨에 위치되도록 상기 상측 제2 스토리지 노드(174)의 저면에 단차가 형성되어 있을 수 있다.
상기 복수의 제1 스토리지 노드(160), 복수의 하측 제2 스토리지 노드(172), 및 복수의 상측 제2 스토리지 노드(174) 각각의 측벽에는 절연 물질로 이루어지는 서포터 (supporter)(148)가 접촉되어 있다. 상기 서포터(148)는 상기 제1 커패시터(150A) 및 제2 커패시터(150B)의 형성 공정중에, 상기 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172)가 쓰러지거나 기울어지지 않도록 이들을 지지하는 역할을 한다. 일부 실시예에서, 상기 서포터(148)는 적어도 1 개의 개구를 가지고 수평 방향으로 연장되어 있는 1 개의 패턴으로 이루어질 수 있다. 다른 일부 실시예에서, 상기 서포터(148)는 서로 이격된 복수의 패턴들로 이루어질 수 있다. 이 경우, 상기 서포터(148)를 구성하는 복수의 패턴들은 각각 적어도 1 개의 개구가 형성되고, 다양한 기하학적 형상으로 수평 방향으로 연장되는 형태를 가질 수 있다. 도 2에는, 설명의 편의를 위하여, 상기 서포터(148)가 Y 방향을 따라 연속적으로 연장되어 있는 것으로 도시되어 있다. 그러나, 이는 본 발명을 제한하거나 한정하는 것은 아니다. 일부 실시예에서, 상기 서포터(148)의 주변에 배치되는 다른 구성 요소들의 형상에 따라, 또는 상기 서포터(148)의 패터닝 공정의 결과로서 얻어지는 다양한 평면 형상에 따라, 상기 서포터(148)가 어느 한 방향, 예를 들면 Y 방향을 따라 연속적으로 연결되지 않고 끊어지는 부분이 있거나, 또는 어느 한 방향, 예를 들면 Y 방향을 따라 일직선이 아닌 곡선 형상으로 연속적으로 연장되는 형상을 가질 수 있다.
도 3은 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자(200)의 일부 구성을 도시한 사시도이다. 도 3에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 소자(200)는 제1 커패시터(150A) 및 제2 커패시터(250B)로 이루어지는 복수의 커패시터(250)를 포함한다. 상기 반도체 소자(200)에서, 복수의 제2 커패시터(250B)는 하측 제2 스토리지 노드(272) 및 상측 제2 스토리지 노드(274)로 이루어지는 제2 스토리지 노드(270)를 포함한다. 일부 실시예에서, 상기 제2 커패시터(250B)의 평면 레이아웃은 도 1에 예시한 반도체 소자(100)의 제2 커패터(150B)의 평면 레이아웃과 동일하다.
도 3에서, 상기 하측 제2 스토리지 노드(272)가 제1 스토리지 노드(160)의 제1 수직 길이(H1)와 대략 동일한 수직 길이를 가지는 부분이 예시되어 있다. 상기 상측 제2 스토리지 노드(274)의 저면은 하측 제2 스토리지 노드(272)의 상면에 접하고, 상측 제2 스토리지 노드(274)의 저면이 상기 제1 스토리지 노드(160)의 상면과 대략 동일한 레벨에 위치되도록 형성되어 있다.
상기 상측 제2 스토리지 노드(274)는 반도체 기판(102)의 상면으로부터 제1 거리(L1)보다 큰 제3 거리(L3)만큼 이격된 제3 평면상에 형성된다. 일부 실시예에서, 상기 반도체 소자(200)는 도 1에 예시된 복수의 상측 제2 스토리지 노드(174)와 같이 복수의 상측 제2 스토리지 노드(274)를 포함하고, 상기 복수의 상측 제2 스토리지 노드(274)는 상기 제3 평면상에서 매트릭스 형상으로 배열될 수 있다. 상기 상측 제2 스토리지 노드(274)는 제1 스토리지 노드(160)의 제1 수직 길이(H1) 보다 작은 제4 수직 길이(H4)를 가진다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 경우에 따라, 상기 상측 제2 스토리지 노드(274)는 상기 제1 스토리지 노드(160)의 제1 수직 길이(H1)와 같거나 또는 더 큰 수직 길이를 가지도록 형성될 수 있다. 상기 복수의 상측 제2 스토리지 노드(274)는 그 폭, 단면적의 크기 등에 따라 다양한 크기의 수직 길이를 가지도록 형성될 수 있다.
상기 상측 제2 스토리지 노드(274)의 저면은 하측 제2 스토리지 노드(272) 및 서포터(148)와 접촉한다. 상기 상측 제2 스토리지 노드(274)의 측벽은 서포터(148)와 접촉하지 않는다. 그리고, 서포터(148)는 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(272)의 측벽에 각각 접하여 이들을 지지한다. 일부 실시예에서, 상기 상측 제2 스토리지 노드(274)의 일 부분에서는 도 2에 예시된 바와 같이 그 저면이 제1 스토리지 노드(160)의 상면보다 더 낮은 레벨에 위치되어 있고, 다른 부분에서는 도 3에 예시된 바와 같이 그 저면이 제1 스토리지 노드(160)의 상면과 대략 동일한 레벨에 위치되도록, 상기 하측 제2 스토리지 노드(272)의 상면과 상기 상측 제2 스토리지 노드(274)의 저면에 각각 단차가 형성되어 있을 수 있다.
도 4는 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자(300)의 일부 구성을 도시한 사시도이다. 도 4에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
반도체 소자(300)는 제1 커패시터(150A) 및 제2 커패시터(350B)로 이루어지는 복수의 커패시터(350)를 포함한다. 상기 제2 커패시터(350B)는 하측 제2 스토리지 노드(172) 및 상측 제2 스토리지 노드(374)로 이루어지는 제2 스토리지 노드(370)를 포함한다. 일부 실시예에서, 상기 제2 커패시터(350B)의 평면 레이아웃은 도 1에 예시한 반도체 소자(100)의 제2 커패시터(150B)의 평면 레이아웃과 동일하다.
반도체 소자(300)에서, 하측 제2 스토리지 노드(172)의 내부에는 리세스된 상면(378T)을 가지는 절연 기둥(378)이 형성되어 있다. 상기 상측 제2 스토리지 노드(374)는 상기 상면(378T)의 윤곽을 따라, 곡면 형상으로 오목하게 리세스된 저면(374B)을 가진다.
상기 상측 제2 스토리지 노드(374)는 하측 제2 스토리지 노드(172) 및 서포터(148)와 접촉한다. 상기 상측 제2 스토리지 노드(374)의 저면 부근에서 상기 상측 제2 스토리지 노드(374)의 일부가 상기 하측 제2 스토리지 노드(172)의 내부로 삽입된 형상의 구조를 가진다. 상기 상측 제2 스토리지 노드(374)의 외부 측벽은 서포터(148)와 접촉하는 부분과, 상기 하측 제2 스토리지 노드(172)의 내부 측벽에 접촉하는 부분을 포함한다.
도 5는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자(400)의 일부 구성을 도시한 레이아웃이다. 도 5에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
상기 반도체 소자(400)의 평면 레이아웃은 더미 도전 패턴(168)이 없는 것을 제외하고, 도 1에 예시한 평면 레이아웃과 동일하다. 일부 실시예에서, 상기 반도체 소자(400)는 도 2 내지 도 4에 예시한 반도체 소자(100, 200, 300)의 구조들 중 적어도 하나의 구조를 포함한다.
도 6은 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자(500)의 일부 구성을 도시한 레이아웃이다. 도 6에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
상기 반도체 소자(500)의 평면 레이아웃은 더미 도전 패턴(168) 대신 비교적 짧은 길이를 가지는 복수의 더미 도전 패턴(168A)을 포함하는 것을 제외하고, 도 1의 레이아웃과 동일하다.
상기 복수의 더미 도전 패턴(168A)은 셀 어레이 영역(104)의 에지 부분에서 상기 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172)를 부분적으로 포위한다.
상기 복수의 더미 도전 패턴(168A)은 상기 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172) 중 적어도 하나의 구성 재료와 동일한 재료로 이루어질 수 있다. 일부 실시예에서, 상기 복수의 더미 도전 패턴(168A)은 상기 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172)와 동일 평면상에 형성될 수 있다.
도 1 내지 도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100, 200, 300, 400, 500)에서, 상기 서포터(148)는 그 평면 형상에 따라 다양한 구성으로 복수의 제1 스토리지 노드(160), 복수의 하측 제2 스토리지 노드(172), 및 복수의 상측 제2 스토리지 노드(174, 274, 374)를 지지할 수 있다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자에 포함되는 제1 스토리지 노드(160) 및 서포터(148)의 일부 구성을 도시한 평면도들이다. 도 7a 내지 도 7c에서는 설명의 편의를 위하여, 상기 서포터(148) 중 제1 스토리지 노드(160)의 외부 측벽에 인접한 일부 영역만을 도시하였다.
도 7a에 도시한 예에서, 상기 서포터(148)는 상기 제1 스토리지 노드(160)를 지지하기 위하여, 상기 제1 스토리지 노드(160)의 적어도 일부의 측벽(160W)을 그 주위에서 완전히 포위하면서 접촉하도록 형성되어 있다.
도 7b에 도시한 예에서, 상기 서포터(148)는 상기 제1 스토리지 노드(160)를 지지하기 위하여, 상기 제1 스토리지 노드(160)의 적어도 일부의 측벽(160W)을 그 주위에서 일부만 접촉하도록 형성되어 있다.
도 7c에 도시한 예에서, 상기 서포터(148)는 상기 제1 스토리지 노드(160)를 지지하기 위하여, 상기 제1 스토리지 노드(160)의 적어도 일부의 측벽(160W)을 그 주위의 서로 이격된 2 개의 위치에서 접촉하도록 형성되어 있다.
도 1 내지 도 6에 예시한 반도체 소자(100, 200, 300, 400, 500)에서, 도 7a 내지 도 7c에 예시된 제1 스토리지 노드(160) 및 서포터(148)의 구성들 중 적어도 하나의 구성을 포함할 수 있다.
도 7a 내지 도 7c에는 제1 스토리지 노드(160)와 서포터(148)와의 관계에 대한 실시예들을 예시하였으나, 본 발명은 이에 한정되는 것은 아니다. 상기 서포터(148) 형성 공정시 다양한 설계 변형을 통하여 다양한 기하학적 형상을 가지는 서포터(148)를 형성할 수 있다. 그리고, 상기 서포터(148)의 다양한 형상에 대응하여, 제1 스토리지 노드(160)와 서포터(148)와의 사이에 다양한 구성이 구현될 수 있다. 상기 제1 스토리지 노드(160)에 대하여 도 7a 내지 도 7c를 참조하여 설명한 바와 같은 구성들은 도 1 내지 도 6을 참조하여 설명한 복수의 하측 제2 스토리지 노드(172) 및 복수의 상측 제2 스토리지 노드(174, 274, 374)에 대하여도 동일하게 적용될 수 있다.
도 1 내지 도 6에 예시한 반도체 소자(100, 200, 300, 400, 500)에서, 복수의 커패시터(150, 250, 350)는 서로 다른 구조를 가지는 복수의 제1 커패시터(150A) 및 복수의 제2 커패시터(150B, 250B, 350B)로 이루어진다. 상기 복수의 제1 커패시터(150A)는 평면상에서 비교적 큰 면적을 차지하는 실린더 형상의 제1 스토리지 노드(160)를 포함하고, 상기 복수의 제2 커패시터(150B, 250B, 350B)는 평면상에서 비교적 작은 면적을 차지하는 중공 기둥 형상의 하측 제2 스토리지 노드(172, 272)와, 평면상에서 비교적 큰 면적을 차지하는 실린더 형상의 상측 제2 스토리지 노드(174, 274, 374)를 포함하는 하이브리드(hybrid) 구조를 가진다. 여기서, 상기 하측 제2 스토리지 노드(172, 272)가 상기 제1 스토리지 노드(160)와 동일 평면상에 형성되고, 상기 상측 제2 스토리지 노드(174, 274, 374)가 상기 하측 제2 스토리지 노드(172, 272) 및 상기 제1 스토리지 노드(160)의 상부에 있는 다른 평면상에 형성된다.
상기 하측 제2 스토리지 노드(172, 272)는 상측 제2 스토리지 노드(174, 274, 374)를 하부의 베리드 콘택(140)과 전기적으로 연결시키는 콘택 역할을 하는 동시에, 그 외측 표면을 셀 커패시턴스 확보를 위한 유효 면적으로 이용할 수 있다. 상기 복수의 제1 커패시터(150A) 및 복수의 제2 커패시터(150B, 250B, 350B)가 각각 행 방향 및 열 방향을 따라 일렬로 배열되어 매트릭스 형상을 이루고, 제2 커패시터(150B, 250B, 350B)가 복수의 제1 커패시터(150A) 각각의 사이마다 배치되도록 행 방향 및 열 방향에서 제1 커패시터(150A) 및 제2 커패시터(150B, 250B, 350B)가 교호적으로 배치되므로, 평면상에서 차지하는 면적에 대한 제약을 완화시켜, 제한된 면적 내에서 충분한 셀 정전 용량을 확보할 수 있다.
도 8a 및 도 8b 내지 도 24a 및 도 24b는 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자(600) (도 24a 및 도 24b 참조)의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 8a, 도 9a, ..., 및 도 24a는 각각 반도체 소자(600)의 제조 공정에 따라 일부 구성 요소들의 평면 형상을 예시한 평면도이고, 도 8b, 도 9b, ..., 및 도 24b는 각각 도 8a, 도 9a, ..., 및 도 24a에서의 BX - BX' 선 단면, BB - BB' 선 단면, 및 BY - BY' 선 단면의 구조를 예시한 단면도이다. 도 8a 및 도 8b 내지 도 24a 및 도 24b에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 8a 및 도 8b를 참조하면, 반도체 기판(102)상의 셀 어레이 영역(104)에, 도 2에 예시된 바와 같은 복수의 워드 라인(120), 복수의 자기정렬 콘택(122), 복수의 콘택(124), 복수의 비트 라인(130), 및 복수의 베리드 콘택(140)을 포함하는 하부 구조물(110)을 형성한다. 상기 반도체 기판(102) 및 하부 구조물(110)에 대한 구체적인 구성은 도 1 및 도 2에 예시한 바와 대체로 동일하다. 따라서, 본 예에서는 도시의 간략화를 위하여, 상기 반도체 기판(102) 및 하부 구조물(110)에 각각 포함되는 구성 요소들의 도시를 생략한다.
상기 하부 구조물(110) 위에 도전성 물질로 이루어지는 복수의 랜딩 패드(142)를 형성한다. 상기 복수의 랜딩 패드(142)는 각각 상기 하부 구조물(110)의 베리드 콘택(140)에 전기적으로 연결된다.
상기 복수의 랜딩 패드(142) 및 상기 하부 구조물(110)을 덮는 식각 정지층(414)을 형성하고, 상기 식각 정지층(414) 위에 제1 몰드층(416) 및 서포터층(418)을 차례로 형성한다. 일부 실시예에서, 상기 식각 정지층(414)은 실리콘 질화막으로 이루어진다. 일부 실시예에서, 상기 제1 몰드층(416)은 실리콘 산화막으로 이루어진다. 상기 서포터층(418)은 상기 제1 몰드층(416)과의 사이에 식각 선택비를 가지는 물질로 이루어진다. 일부 실시예에서, 상기 서포터층(418)은 실리콘 질화막으로 이루어진다. 그러나, 상기 식각 정지층(414), 제1 몰드층(416), 및 서포터층(418) 각각의 구성 물질은 위에서 예시한 것에만 한정되는 것은 아니다. 필요에 따라 다양한 물질들 중에서 선택되는 단일 물질을 사용하거나 또는 복수의 물질들을 조합하여 사용할 수 있다. 상기 제1 몰드층(416)은 약 5,000 ∼ 9,000 Å의 두께로 형성될 수 있다. 상기 서포터층(418)은 약 500 ∼ 3,000 Å의 두께로 형성될 수 있다.
상기 서포터층(418) 위에 제1 하드마스크층(422)을 형성하고, 상기 제1 하드마스크층(422) 위에 제2 하드마스크 패턴(424)을 형성한다.
일부 실시예에서, 상기 제2 하드마스크 패턴(424)을 형성하기 위하여, 상기 제1 하드 마스크층(422) 위에 제2 하드마스크층(도시 생략)을 형성한 후, 포토리소그래피 공정을 이용하여 상기 제2 하드마스크층을 패터닝한다.
도 8a에 예시된 바와 같이, 상기 제2 하드마스크 패턴(424)에는 상기 제1 하드마스크 패턴(422)을 노출시키는 복수의 관통홀(424H)이 형성되어 있다. 상기 복수의 관통홀(424H)은 후속 공정에서 형성하고자 하는 복수의 커패시터 중에서 행 방향 (도 8a에서의 X 방향) 및 열 방향 (도 8a에서 Y 방향)을 따라 교호적으로 선택되는 일부 커패시터들의 위치에 대응하여 형성된다. 상기 복수의 관통홀(424H)은 도 8a에서의 X 방향 및 Y 방향을 따라 각각 일렬로 배열되어 매트릭스 형상을 이루도록 배치된다.
상기 복수의 관통홀(424H)은 그 평면 형상이 대략 원형이다. 상기 복수의 관통홀(424H)은 각각 제1 폭(W1)의 직경을 가질 수 있다. 그러나, 상기 복수의 관통홀(424H)의 평면 형상은 도 8a에 예시된 바에 한정되는 것은 아니며, 필요에 따라 다양한 기하학적인 형상을 가지도록 형성될 수 있다. 일부 실시예에서, 상기 복수의 관통홀(424H)의 평면 형상은 3각형, 4각형, 5각형 등과 같은 다각형, 또는 타원형 중에서 선택되는 어느 하나의 형상을 가질 수도 있다.
상기 제2 하드마스크 패턴(424)에서, 도 8a에서 X 방향을 따라 일렬로 정렬된 복수의 관통홀(424H)은 이들 각각의 사이에 제1 간격(D1)을 유지하고, Y 방향을 따라 일렬로 정렬된 복수의 관통홀(424H)은 이들 각각의 사이에 제2 간격(D2)을 유지하도록 배치된다. 상기 제1 간격(D1) 및 제2 간격(D2)은 각각 후속 공정에서 이들을 사이에 두고 이웃하는 2 개의 관통홀 사이에 중공 기둥 형상의 스토리지 노드가 형성될 수 있는 거리를 확보하도록 설정된다.
상기 제2 하드마스크 패턴(424)에서, 도 8a에서의 사선 방향인 C 방향을 따라 일렬로 정렬된 복수의 관통홀(424H)은 이들 각각의 사이에 제3 간격(D3)을 유지하도록 배치된다. 상기 제3 간격(D3)은 상기 제1 간격(D1) 및 제2 간격(D2)에 비해 작게 설정된다. 일부 실시예에서, 상기 제1 간격(D1) 및 제2 간격(D2)은 동일하게 설정된다. 일부 실시예에서, 상기 제3 간격(D3)은 상기 제1 간격(D1) 또는 제2 간격(D2)의 약 1/6 ∼ 1/3의 크기로 설정된다. 일부 실시예에서, 상기 제1 폭(W1)은 상기 제1 간격(D1) 또는 제2 간격(D2)의 약 2 ∼ 3 배이다. 다른 일부 실시예에서, 상기 제1 폭(W1)은 상기 제3 간격(D3)의 약 10 ∼ 15 배이다.
상기 제1 하드마스크층(422)은 폴리실리콘막, 또는 실리콘 산화막으로 이루어질 수 있다. 상기 제2 하드마스크 패턴(424)은 상기 제1 하드마스크층(422)과의 사이에 식각 선택비를 가지는 물질로 이루어진다. 일부 실시예에서, 상기 제2 하드마스크 패턴(424)은 실리콘 산화막, 실리콘 질화막, 또는 폴리실리콘막 중에서 선택되는 어느 하나의 막으로 이루어진다. 예를 들면, 상기 제1 하드마스크층(422)은 폴리실리콘막으로 이루어지고, 상기 제2 하드마스크 패턴(424)은 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있다.
도 9a 및 도 9b를 참조하면, 도 8a 및 도 8b에 예시한 제2 하드마스크 패턴(424)에 형성된 복수의 관통홀(424H) 내에 각각 1 개씩 위치되는 복수의 제1 스페이서(430)를 형성한 후, 상기 제2 하드마스크 패턴(424)을 제거한다.
일부 실시예에서, 상기 복수의 제1 스페이서(430)를 형성하기 위하여, 상기 제2 하드마스크 패턴(424)의 노출 표면과 상기 복수의 관통홀(424H)를 통해 노출되는 제1 하드마스크층(422)의 표면을 균일한 두께로 덮는 제3 하드마스크층(도시 생략)을 형성한 후, 상기 복수의 관통홀(424H)의 내측 벽을 따라 연장되는 복수의 제1 스페이서(430)가 남도록 상기 제3 하드마스크층을 에치백한다. 상기 복수의 제1 스페이서(430)는 상기 복수의 관통홀(424H)의 원형 윤곽에 대응하여 원형의 평면 형상을 가지도록 형성된다.
상기 복수의 제1 스페이서(430)는 상기 제1 하드마스크층(422) 및 제2 하드마스크 패턴(424)과의 사이에 각각 식각 선택비를 가지는 물질로 이루어진다. 일부 실시예에서, 상기 복수의 제1 스페이서(430)는 실리콘 질화막, 또는 실리콘 산화막으로 이루어진다. 예를 들면, 상기 제1 하드마스크층(422)이 폴리실리콘막으로 이루어지고, 상기 제2 하드마스크 패턴(424)이 실리콘 산화막으로 이루어진 경우, 상기 복수의 제1 스페이서(430)는 실리콘 질화막으로 이루어질 수 있다. 또는, 상기 제1 하드마스크층(422)이 폴리실리콘막으로 이루어지고, 상기 제2 하드마스크 패턴(424)이 실리콘 질화막으로 이루어진 경우, 상기 복수의 제1 스페이서(430)는 실리콘 산화막으로 이루어질 수 있다.
일부 실시예에서, 상기 복수의 제1 스페이서(430)는 상기 제3 간격(D3) 보다 작은 제2 폭(W2)을 가지도록 형성된다. 예를 들면, 상기 제2 폭(W2)은 약 5 ∼ 20 nm 의 폭을 가지도록 형성될 수 있다. 그러나, 상기 수치는 예시에 불과하며, 필요에 따라 다양한 치수를 가지도록 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 복수의 제1 스페이서(430) 각각의 내부 측벽 및 외부 측벽을 덮는 복수의 제2 스페이서(440)를 형성한다. 상기 복수의 스페이서(440)는 상기 복수의 제1 스페이서(430) 각각의 내부 측벽을 덮는 복수의 내부 제2 스페이서(442)와, 상기 복수의 제1 스페이서(430) 각각의 외부 측벽을 덮는 복수의 외부 제2 스페이서(444)를 포함한다.
일부 실시예에서, 상기 복수의 제2 스페이서(440)를 형성하기 위하여, 먼저 상기 복수의 제1 스페이서(430) 각각의 노출 표면과, 상기 제1 하드마스크층(422)의 노출 표면을 덮는 제4 하드마스크층(도시 생략)을 형성한다. C 방향을 따라 서로 이웃하는 2 개의 제1 스페이서(430) 사이의 공간 중 상기 2 개의 제1 스페이서(430) 각각의 중심을 연결하는 연결선 부근에서 적어도 일부가 상기 제4 하드마스크층으로 완전히 채워지기에 충분한 두께로 상기 제4 하드마스크층을 형성한다. 상기 제4 하드마스크층을 형성하기 위하여 ALD (atomic layer deposition) 공정을 이용할 수 있다. 그리고, 상기 제4 하드마스크층은 적어도 C 방향을 따라 서로 이웃하는 2 개의 제1 스페이서(430) 사이의 공간에서 상기 제3 간격(D3) 보다 더 큰 두께를 가지도록 형성된다. 그 후, 상기 복수의 제1 스페이서(430) 각각의 내부 측벽 및 외부 측벽을 덮는 복수의 제2 스페이서(440)가 남도록 상기 제4 하드마스크층을 에치백한다. 상기 복수의 제2 스페이서(440)를 구성하는 내부 제2 스페이서(442) 및 외부 제2 스페이서(444)는 각각 상기 복수의 제1 스페이서(430)의 원형 윤곽에 대응하여 원형의 평면 형상을 가지도록 형성된다. 도 10a에 도시된 바와 같이, X 방향을 따라 복수의 외부 제2 스페이서(444)의 각 중심을 연결하는 연결선 부근에서는 상기 복수의 외부 제2 스페이서(444)가 제4 간격(D4)을 사이에 두고 서로 이격된다. 그리고, C 방향을 따라 복수의 외부 제2 스페이서(444)의 각 중심을 연결하는 연결선 부근에서는 상기 복수의 외부 제2 스페이서(444)가 서로 연결되어 있다. 따라서, C 방향을 따라 일렬로 배치되는 복수의 외부 제2 스페이서(444)는 일체로 연결된 구조를 가지게 된다.
상기 복수의 제1 스페이서(430) 및 복수의 제2 스페이서(440)를 통해 상기 제1 하드마스크층(422)이 노출된다. 상기 제1 하드마스크층(422)의 노출 영역은 외측에서 볼록한 부분을 갖는 평면 형상의 제1 노출 영역(422A)과, 외측에서 오목한 부분을 갖는 평면 형상의 제2 노출 영역(422B)을 포함한다.
상기 복수의 제2 스페이서(440)는 상기 제1 하드마스크층(422)에 대하여 식각 선택비를 가지는 물질로 이루어진다. 일부 실시예에서, 상기 복수의 제2 스페이서(440)는 실리콘 질화막, 또는 실리콘 산화막으로 이루어진다. 예를 들면, 상기 제1 하드마스크층(422)이 폴리실리콘막으로 이루어지고, 상기 제2 하드마스크 패턴(424)이 실리콘 산화막 또는 실리콘 질화막으로 이루어진 경우, 상기 복수의 제2 스페이서(440)는 실리콘 질화막, 또는 실리콘 산화막으로 이루어질 수 있다. 상기 제2 하드마스크 패턴(424) 및 복수의 제2 스페이서(440)는 서로 동일한 물질로 이루어질 수도 있고, 서로 다른 물질로 이루어질 수도 있다.
일부 실시예에서, 상기 복수의 제2 스페이서(440)는 상기 제3 간격(D3)의 1/2 보다 큰 제3 폭(W3)을 가지도록 형성된다. 예를 들면, 상기 제3 폭(W3)은 약 3 ∼ 15 nm 의 폭을 가지도록 형성될 수 있다. 그러나, 상기 수치는 예시에 불과하며, 필요에 따라 다양한 치수를 가지도록 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 복수의 제1 스페이서(430) 및 복수의 제2 스페이서(440)를 식각 마스크로 이용하여 상기 제1 하드마스크층(422)을 이방성 건식 식각하여, 상기 서포터층(418)을 노출시키는 제1 하드마스크 패턴(422P)을 형성한다.
상기 제1 하드마스크 패턴(422P)은 C 방향을 따라 서로 연결되어 있는 복수의 원형 패턴으로 이루어진다. 일부 실시예에서, 반도체 기판(102)의 셀 어레이 영역(104)에서, 상기 제1 하드마스크 패턴(422P)은 복수의 원형 패턴이 서로 연결되어 이루어지는 1 개의 패턴으로 구성될 수 있다.
상기 제1 하드마스크 패턴(422P)이 형성된 후, 상기 복수의 제1 스페이서(430) 및 복수의 제2 스페이서(440)은 식각 분위기에 의해 일부가 소모되어 그 높이가 낮아진다.
상기 제1 하드마스크 패턴(422P)을 통해 상기 서포터층(418)이 노출된다. 상기 서포터층(418)의 노출 영역은 외측에서 볼록한 부분을 갖는 평면 형상의 제1 노출 영역(148A)과, 외측에서 오목한 부분을 갖는 평면 형상의 제2 노출 영역(148B)을 포함한다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b에서 예시한 상기 제1 하드마스크 패턴(422P)을 식각 마스크로 이용하여 상기 서포터층(418)을 식각하여 상기 제1 몰드층(416)을 노출시키는 서포터 패턴(418A)를 형성한다. 그 후, 상기 제1 하드마스크 패턴(422P) 및 서포터 패턴(418A)을 식각 마스크로 이용하고, 상기 식각 정지층(414)을 식각 종료점으로 이용하여, 상기 제1 몰드층(416)을 이방성 건식 식각하여 제1 몰드 패턴(416P)을 형성한다.
상기 제1 몰드 패턴(416P)이 형성된 후 노출되는 식각 정지층(414)은 상기 제1 몰드 패턴(416P)을 형성하기 위한 식각 공정시의 과도 식각에 의해 식각되어, 상기 제1 몰드 패턴(416P)을 통해 복수의 랜딩 패드(142)가 노출된다. 상기 제1 몰드 패턴(416P)이 형성되고 난 후, 상기 서포터 패턴(418A) 위에 잔류하는 상기 제1 하드마스크 패턴(422P)을 제거하여 상기 서포터 패턴(418A)의 상면을 노출시킨다.
상기 제1 몰드 패턴(416P) 및 서포터 패턴(418A)에 의해, 수평 단면 형상이 서로 다른 복수의 제1 홀(H1) 및 복수의 제2 홀(H2)이 한정된다. 상기 복수의 제1 홀(H1)은 그 내부에서 볼 때 오목한 측벽이 있는 수평 단면 형상을 가지고, 상기 복수의 제2 홀(H2)은 그 내부에서 볼 때 볼록한 측벽이 있는 수평 단면 형상을 가진다.
도 13a 및 도 13b를 참조하면, 상기 복수의 제1 홀(H1)의 내벽 및 상기 복수의 제2 홀(H2)의 내벽을 균일한 두께로 덮는 스토리지 노드 형성용 제1 도전층(450)을 셀 어레이 영역(104)의 노출 표면 위에 형성한다.
일부 실시예에서, 상기 제1 도전층(450)은 금속 함유막으로 이루어진다. 예를 들면, 상기 제1 도전층(450)은 TiN, Ti, TaN, Ta, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 도전층(450)을 형성하기 위하여, ALD, CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정을 이용할 수 있다.
일부 실시예에서, 상기 제1 도전층(450)은 셀 어레이 영역(104) 전체에 걸쳐서 균일한 두께로 형성된다. 상기 제1 도전층(450)은 약 5 ∼ 10 nm의 두께로 형성될 수 있다. 그러나, 상기 수치는 예시에 불과한 것으로, 본 발명은 이에 한정되는 것은 아니다.
도 14a 및 도 14b를 참조하면, 상기 서포터 패턴(418A)의 상면이 노출되도록 상기 제1 도전층(450)의 일부를 제거하여, 상기 제1 도전층(450)을 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)로 분리한다.
상기 복수의 제1 스토리지 노드(452)는 상기 복수의 제1 홀(H1)의 내벽을 따라 형성되며, 외측에서 볼록한 곡면을 포함하는 측벽을 가지는 실린더 구조로 이루어진다.
상기 복수의 하측 제2 스토리지 노드(454)는 상기 복수의 제2 홀(H2)의 내벽을 따라 형성되며, 외측에서 오목한 곡면을 포함하는 측벽을 가지는 중공 기둥 (hollow pillar) 구조로 이루어진다.
일부 실시예에서, 상기 서포터 패턴(418A)의 상면이 노출될 때까지 상기 제1 도전층(450)의 일부를 제거하기 위하여, RIE (reactive ion etching) 공정을 이용하여 상기 제1 도전층(450)을 에치백한다.
상기 제1 도전층(450)을 에치백하는 동안, 상기 제1 도전층(450) 중 상기 서포터 패턴(418A)의 상면을 덮고 있는 부분이 식각 가스로부터 얻어지는 반응성 이온에 의해 제거된다. 그러나, 상기 제1 몰드 패턴(416P)에 형성된 복수의 제1 홀(H1) 및 복수의 제2 홀(H2)은 그 내부 폭이 비교적 좁고 종횡비가 크기 때문에, 상기 서포터 패턴(418A)의 상면이 노출될 때까지 상기 제1 도전층(450)의 일부가 제거되는 시간 동안, 상기 복수의 제1 홀(H1) 및 복수의 제2 홀(H2) 각각의 저면 부근에서는 식각 가스로부터 얻어지는 반응성 이온들이 도달하지 못하여, 상기 제1 도전층(450) 중 복수의 제1 홀(H1) 및 복수의 제2 홀(H2) 각각의 저면에서는 복수의 랜딩 패드(142)를 덮고 있는 부분들이 제거되지 않고 남아 있게 된다.
상기 제1 도전층(450) 중 상기 제1 몰드 패턴(416P)의 외측인 셀 어레이 영역(104)의 에지 부분에서, 상기 제1 도전층(450) 중 상기 하부 구조물(110)을 덮고 있는 부분은, 상기 제1 몰드 패턴(416P)이 형성되어 있는 부분에서와는 달리, 비교적 넓은 면적에 걸쳐서 평탄한 표면을 이루고 있다. 이로 인해, 상기 제1 몰드 패턴(416P)의 외측인 셀 어레이 영역(104)의 에지 부분에서는 식각 가스로부터 얻어지는 반응성 이온들에 노출되기 쉽다. 따라서, 상기 서포터 패턴(418A)의 상면이 노출되도록 상기 제1 도전층(450)의 일부가 제거되는 동안 상기 제1 몰드 패턴(416P)의 외측인 셀 어레이 영역(104)의 에지 부분에서도 상기 제1 도전층(450) 중 상기 하부 구조물(110)을 덮고 있는 부분이 제거되어 상기 하부 구조물(110)의 상면이 노출된다. 반면, 상기 제1 도전층(450) 중 상기 제1 몰드 패턴(416P)의 최외측 측벽을 덮고 있는 부분은 상기 서포터 패턴(418A)의 상면이 노출될 때까지 상기 제1 도전층(450)의 일부가 제거되는 동안 완전히 제거되지 않고 더미 도전 패턴(456)으로서 남아 있게 된다. 상기 제1 몰드 패턴(416P)의 최외측 측벽에 남아 있는 더미 도전 패턴(456)은 상기 복수의 제1 스토리지 노드(160) 중 평면상에서 최외측에 각각 위치되는 복수의 제1 스토리지 노드(160)와 인접해 있으며, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)의 외측에서 이들을 모두 포위하는 1 개의 밴드 (band) 형상을 가진다.
적어도 하나의 실시예에서, 상기 더미 도전 패턴(456)은 상기 복수의 제1 스토리지 노드(160) 및 복수의 하측 제2 스토리지 노드(172)와 동일 평면상에 형성된다. 일부 실시예에서, 상기 더미 도전 패턴(456)은 연속적으로 연결되어 있는 밴드 형상을 가질 수 있다. 다른 일부 실시예에서, 상기 더미 도전 패턴(456)은 부분적으로 적어도 하나의 절단부에 의해 연결이 끊어지는 부분을 포함하는 단속적인 밴드 형상을 가질 수 있다.
도 15a 및 도 15b를 참조하면, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)가 형성된 결과물상에, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)를 완전히 덮기에 충분한 두께를 가지는 보호막(466)을 형성하고, 상기 보호막(466) 위에 상기 보호막(466)을 일부 노출시키는 제1 마스크 패턴(468)을 형성한다. 상기 제1 마스크 패턴(468)은 반사방지 패턴(468A) 및 포토레지스트 패턴(468B)으로 이루어진다.
상기 반사방지 패턴(468A) 및 포토레지스트 패턴(468B)에는 상기 보호막(466)의 상면을 일부 노출시키는 복수의 제3 홀(468H)이 형성되어 있다. 상기 복수의 제3 홀(468H)은 상기 서포터 패턴(418A) 중 제거될 영역에 대응하도록 위치된다. 도 15a에는 상기 복수의 제3 홀(468H)이 비교적 짧은 장축 길이를 가지는 타원 형상으로 이루어지고, C 방향에서 서로 이웃하는 2 개의 제1 스토리지 노드(452)에 걸쳐서 연장되는 영역에 대응하여 위치되어 있는 구성이 예시되어 있다. 그러나, 본 발명의 기술적 사상에 의한 실시예들에 따르면, 다양한 형상 및 다양한 크기를 가지는 복수의 홀을 형성할 수 있다.
일부 실시예에서, C 방향에서 서로 이웃하는 3 개 이상의 제1 스토리지 노드(452)에 걸쳐서 연장되는 영역에 대응하여 위치되도록 비교적 긴 장축 길이를 가지는 타원 형상으로 이루어지는 복수의 홀을 포함하는 마스크 패턴을 형성할 수 있다. 예를 들면, 도 25a에 예시된 바와 같이, 상기 마스크 패턴(468) 대신, 상기 제3 홀(468H)과 같이 비교적 짧은 장축 길이를 가지는 복수의 홀(562H1)과, C 방향에서 서로 이웃하는 3 개 이상의 제1 스토리지 노드(452)에 걸쳐서 연장되는 영역에 대응되도록 비교적 긴 장축 길이를 가지는 타원 형상으로 이루어지는 복수의 홀(562H2)을 포함하는 마스크 패턴(562)을 형성할 수 있다.
다른 일부 실시예에서, 상기 복수의 제3 홀(468H) 대신, C 방향에 직교하는 방향에서 서로 이웃하는 2 개, 또는 3 개 이상의 제1 스토리지 노드(452)에 걸쳐서 연장되는 영역에 대응되는 크기를 가지는 타원 형상으로 이루어지는 복수의 홀을 형성할 수 있다. 예를 들면, 도 25b에 예시된 바와 같이, 상기 제1 마스크 패턴(468) 대신, 복수의 홀(564H)을 포함하는 마스크 패턴(564)을 형성할 수 있다.
또 다른 일부 실시예에서, 상기 복수의 제3 홀(468H) 대신, X 방향, Y 방향, 또는 이들의 조합에 따른 방향에서 서로 이웃하는 2개, 또는 3 개 이상의 제1 스토리지 노드(452)에 걸쳐서 연장되는 영역에 대응되는 위치에 다양한 기하학적 형상을 가지는 복수의 홀을 형성할 수 있다. 예를 들면, 도 25c에 예시된 바와 같이, 상기 제1 마스크 패턴(468) 대신, 복수의 홀(566H)을 포함하는 제1 마스크 패턴(566)을 형성할 수 있다.
일부 실시예에서, 상기 보호막(466)은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 유기 화합물로 이루어지는 물질로서, 탄소 함량이 상기 유기 화합물의 총 중량을 기준으로 약 85 ∼ 99 중량%인, 비교적 높은 탄소 함량을 가지는 유기화합물로 이루어지는 물질 (이하, "SOH 물질"라 칭함)로 이루어진다.
일부 실시예에서, 상기 보호막(466)은 스핀 코팅 (spin coating) 공정에 의해 형성된다. 상기 보호막(466)을 형성하기 위한 일 예에 따른 공정을 예시하면 다음과 같다. 먼저, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)가 형성된 결과물상에 SOH 물질을 약 1,500 ∼ 5,000 Å의 두께로 스핀 코팅한 후, 얻어진 유기화합물층을 약 150 ∼ 350 ℃의 온도하에서 약 60 초 동안 1차 베이크(bake)하여 탄소함유막을 형성한다. 그 후, 상기 탄소함유막을 약 300 ∼ 550 ℃의 온도하에서 약 30 ∼ 300 초 동안 2차 베이크하여 경화시킨다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써 상기 탄소함유막 위에 다른 막질, 예를 들면 상기 반사방지 패턴(468A)을 형성하는 데 필요한 막을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향을 끼치지 않게 된다.
일부 실시예에서, 상기 반사방지 패턴(468A)은 SiON으로 이루어진다. 상기 반사방지 패턴(468A)은 약 100 ∼ 500 Å의 두께로 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제1 마스크 패턴(468)을 식각 마스크로 이용하여 상기 보호막(466)을 소정 깊이만큼 식각하여, 상기 복수의 제3 홀(468H)을 통해 상기 서포터 패턴(418A) 중 제거하고자 하는 부분을 노출시킨다.
도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 결과물로부터 상기 서포터 패턴(418A) 중 노출되어 있는 부분을 제거하여, 상기 서포터 패턴(418)의 나머지 부분으로 이루어지는 서포터(418P)를 형성한다. 그 후, 남아 있는 제1 마스크 패턴(468) 및 보호막(466)을 제거하여, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)를 노출시킨다.
일부 실시예에서, 상기 서포터 패턴(418A)의 노출된 부분을 제거하기 위하여 플라즈마를 이용하는 건식 식각 공정을 이용한다. 상기 서포터 패턴(418A)의 노출된 부분을 플라즈마 식각 공정에 의해 제거하는 동안, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454) 중 상기 서포터 패턴(418A)의 제거되는 부분에 인접해 있는 부분들도 플라즈마에 노출되어 함께 제거될 수 있다. 그리고, 그 결과로서, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454) 중 일부는 그 상면에 단차가 형성될 수 있다. 다른 일부 실시예에서, 상기 서포터 패턴(418A)의 노출된 부분을 제거하기 위하여 인산 용액을 이용하는 습식 식각 공정을 이용할 수 있다. 또 다른 일부 실시예에서, 상기 서포터 패턴(418A)의 노출된 부분을 습식 식각 공정에 의해 제거하는 동안, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454) 중 상기 서포터 패턴(418A)의 제거되는 부분에 인접해 있는 부분들이 제거되지 않고 그대로 남아 있을 수 있으며, 따라서 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)의 상면에 단차가 형성되지 않을 수 있다.
일부 실시예에서, 상기 남아 있는 제1 마스크 패턴(468) 및 보호막(466)을 제거하기 위하여, 애싱 (ashing) 및 스트립 (strip) 공정을 이용할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 서포터(418P)가 형성된 결과물상에 절연 물질을 증착하여 제2 몰드층(470)을 형성한다.
상기 제2 몰드층(470)은 상기 복수의 제1 스토리지 노드(452), 복수의 하측 제2 스토리지 노드(454), 및 서포터(418P)를 완전히 덮기에 충분한 두께로 형성한다. 예를 들면, 상기 제2 몰드층(470)은 약 4,000 ∼ 9,000 Å의 두께로 형성될 수 있다. 상기 제2 몰드층(470)은 평탄화된 상면을 가질 수 있다.
일부 실시예에서, 상기 제2 몰드층(470)은 상기 제1 몰드층(416) (도 8b 참조)과 동일한 물질로 이루어진다. 예를 들면, 상기 제2 몰드층(470)은 실리콘 산화막으로 이루어질 수 있다.
일부 실시예에서, 상기 제2 몰드층(470)을 형성할 때, 비교적 큰 종횡비를 가지는 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)의 좁고 깊은 내부 구조로 인해, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454) 각각의 내부에는 상기 제2 몰드층(470) 형성용 절연 물질이 완전히 채워지지 않고 일부만 채워질 수 있다. 이에 따라, 상기 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454) 각각의 내부에서 상기 제2 몰드층(470) 구성 재료와 보이드(void) (도시 생략)가 함께 존재할 수 있다.
도 19a 및 도 19b를 참조하면, 상기 제2 몰드층(470) 위에 상기 제2 몰드층(470)을 일부 노출시키는 제2 마스크 패턴(472)을 형성한다.
일부 실시예에서, 상기 제2 마스크 패턴(472)은 포토레지스트막으로 이루어진다. 상기 제2 마스크 패턴(472)에는 상기 제2 몰드층(470)의 상면을 일부 노출시키는 복수의 제4 홀(472H)이 형성되어 있다. 상기 복수의 제4 홀(472H)은 복수의 하측 제2 스토리지 노드(454)의 상부에서 상기 하측 제2 스토리지 노드(454)의 적어도 일부와 오버랩되는 위치 배치되며, 상기 제2 몰드층(470) 중 상기 하측 제2 스토리지 노드(454)를 덮고 있는 부분을 노출시킨다. 도 19a에는 상기 복수의 제4 홀(472H)의 평면 형상이 대략 원형인 구성이 예시되어 있다. 그러나, 본 발명은 이에 한정되지 않는다. 본 발명의 기술적 사상에 의하면, 상기 제2 마스크 패턴(472)에 다양한 형상의 복수의 홀을 형성할 수 있다.
도 20a 및 도 20b를 참조하면, 상기 제2 마스크 패턴(472)을 식각 마스크로 이용하여, 상기 제2 몰드층(470)을 식각하여, 상기 하측 제2 스토리지 노드(454)를 노출시키는 복수의 블라인드 홀 (blind hole)(470H)이 형성된 제2 몰드 패턴(470P)을 형성한다.
상기 복수의 블라인드 홀(470H)은 그 입구측에서 X 방향을 따라 제4 폭(W4)을 가지도록 형성된다. 상기 복수의 블라인드 홀(470H)의 저면에서 상기 하측 제2 스토리지 노드(454)가 노출된다.
상기 복수의 블라인드 홀(470H)을 형성하기 위하여 상기 제2 몰드층(470)을 식각하는 동안, 상기 하측 제2 스토리지 노드(454)의 일부 및 상기 서포터(418P)의 일부가 소모될 수 있다.
상기 제2 몰드 패턴(470P) 중 상기 복수의 하측 제2 스토리지 노드(454)의 내부를 채우고 있는 부분들은 복수의 절연 기둥(470PA)의 형태를 가진다. 도 20b에는 상기 절연 기둥(470PA)이 대략 평탄한 상면(470T)을 가지는 것으로 예시되어 있다. 따라서, 상기 복수의 블라인드 홀(470H)도 상기 상면(470T)의 윤곽을 따라 평탄한 저면 프로파일을 가지게 된다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 다양한 형상의 저면 프로파일을 가지는 복수의 블라인드 홀을 형성할 수 있다.
일부 실시예에서, 상기 제2 몰드 패턴(470P)이 형성된 후, 상기 복수의 블라인드 홀(470T) 내부 및 반도체 기판(102)의 표면을 습식 세정하는 공정을 거칠 수 있다. 이 경우, 상기 제2 몰드 패턴(470P) 중 상기 복수의 블라인드 홀(470H)의 저면에서 노출되는 부분들이 상기 습식 세정시 사용되는 세정액에 의해 일부 소모될 수 있다.
도 26a는 도 20a 및 도 20b에 예시한 결과물을 습식 세정할 때, 상기 제2 몰드 패턴(470P) 중 상기 복수의 블라인드 홀(470H) 각각의 저면 및 측벽에서 노출되는 부분들이 세정액에 의해 일부 소모된 결과물을 예시한 단면도이다. 도 26a에서, 상기 세정액에 의해 상기 복수의 블라인드 홀(470H) 각각의 저면 및 측벽이 소모되어, 상기 복수의 블라인드 홀(470H)로부터 내부 공간이 확장된 복수의 블라인드 홀(470HA)이 형성된다. 상기 복수의 블라인드 홀(470HA)이 형성된 후, 상기 절연 기둥(470PA)의 상면 프로파일이 변형되어, 상부에서 볼 때 곡면 형상으로 오목하게 리세스된 상면(470RT)을 가지는 복수의 절연 기둥(470PB)이 형성된다. 상기 복수의 블라인드 홀(470HA)은 입구측에서 X 방향을 따라 상기 제4 폭(W4) 보다 더 큰 제5 폭(W5)을 가진다. 상기 복수의 블라인드 홀(470HA)은 상기 상면(470RT)의 윤곽을 따라, 곡면 형상으로 오목하게 리세스된 저면 프로파일을 가지게 된다.
본 예에서는 도 20b에서와 같이 평탄한 저면 프로파일을 가지는 복수의 블라인드 홀(470H)이 형성된 구조에 대하여 후속 공정을 진행하는 경우를 예로 들어 설명한다.
도 21a 및 도 21b를 참조하면, 도 20a 및 도 20b의 결과물로부터 상기 제2 마스크 패턴(472)을 제거하여 상기 제2 몰드 패턴(470P)의 상면을 완전히 노출시킨 후, 상기 복수의 블라인드 홀(470H)의 내부에 복수의 상측 제2 스토리지 노드(474)를 형성한다.
상기 복수의 상측 제2 스토리지 노드(474)는 상기 복수의 블라인드 홀(470H)의 저면에서 상기 복수의 하측 제2 스토리지 노드(454)와 1:1 대응하여 서로 접촉한다.
일부 실시예에서, 상기 복수의 상측 제2 스토리지 노드(474)는 상기 복수의 블라인드 홀(470H)의 내부 측벽 및 저면을 각각 균일한 두께로 덮는다. 일부 실시예에서, 상기 복수의 상측 제2 스토리지 노드(474)는 금속 함유막으로 이루어진다. 예를 들면, 상기 복수의 상측 제2 스토리지 노드(474)는 TiN, Ti, TaN, Ta, 또는 이들의 조합으로 이루어질 수 있다. 상기 복수의 상측 제2 스토리지 노드(474)는 약 5 ∼ 10 nm의 두께로 형성될 수 있다. 그러나, 상기 수치는 예시에 불과한 것으로, 본 발명은 이에 한정되는 것은 아니다.
일부 실시예에서, 상기 복수의 상측 제2 스토리지 노드(474)를 형성하기 위하여, 상기 복수의 블라인드 홀(470H)의 내부 측벽 및 저면과, 상기 제2 몰드 패턴(470P)의 상면을 덮는 제2 도전층(도시 생략)을 형성한다. 상기 제2 도전층은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 그 후, 상기 제2 도전층을 에치백하여 상기 제2 도전층 중 상기 제2 몰드 패턴(470P)의 상면을 덮는 부분을 제거함으로써, 상기 제2 도전층을 상기 복수의 상측 제2 스토리지 노드(474)로 분리한다. 일부 실시예에서, 상기 제2 도전층 중 상기 제2 몰드 패턴(470P)의 상면을 덮는 부분을 제거하기 위하여, RIE 공정을 이용하여 상기 제2 도전층을 에치백한다. 상기 제2 몰드 패턴(470P)에 형성된 복수의 블라인드 홀(470H)은 그 내부 폭이 비교적 좁고 종횡비가 크기 때문에, 상기 제2 도전층 중 상기 제2 몰드 패턴(470P)의 상면을 덮고 있는 부분이 제거될 때까지 상기 제2 도전층을 에치백하는 동안, 상기 복수의 블라인드 홀(470H) 각각의 저면 부근에서는 식각 가스로부터 얻어지는 반응성 이온들이 도달하지 못하여, 상기 제2 도전층 중 복수의 블라인드 홀(470H)의 저면에서는 상기 복수의 하측 제2 스토리지 노드(454)와 1:1 대응하여 접촉하고 있는 부분들이 제거되지 않고 남아 있게 된다. 따라서, 상기 제2 몰드 패턴(470P) 중 상기 복수의 하측 제2 스토리지 노드(454)의 내부에 있는 복수의 절연 기둥(470PA)은 상기 복수의 하측 제2 스토리지 노드(454)와 복수의 상측 제2 스토리지 노드(474)에 의해 완전히 포위된다.
상기 복수의 상측 제2 스토리지 노드(474)는 상기 복수의 블라인드 홀(470H)의 내벽을 따라 형성되며, 외측에서 볼록한 곡면을 포함하는 측벽을 가지는 실린더 구조로 이루어진다.
일부 실시예에서, 도 24a를 참조하여 전술한 바와 같이 하측 제2 스토리지 노드(454)의 내부를 채우고 있는 절연 기둥(470PB)이 상부에서 볼 때 곡면 형상으로 오목하게 리세스된 상면(470RT)을 가지도록 형성된 경우, 도 24b에 예시된 바와 같이, 상기 리세스된 상면(470RT) 위에 형성되는 상측 제2 스토리지 노드(474A)도 상기 상면(470RT)의 윤곽을 따라, 곡면 형상으로 오목하게 리세스된 저면(474B)을 가지게 된다.
도 22a 및 도 22b를 참조하면, 도 21a 및 도 21b의 결과물로부터 상기 제2 몰드 패턴(470P)를 제거하여, 상기 복수의 제1 스토리지 노드(452)의 내부 측벽 및 외부 측벽과, 상기 복수의 하측 제2 스토리지 노드(454)의 외부 측벽과, 상기 복수의 상측 제2 스토리지 노드(474)의 내부 측벽 및 외부 측벽을 노출시킨다.
일부 실시예에서, 상기 제2 몰드 패턴(470P)을 습식 식각 공정에 의해 제거할 수 있다. 상기 제2 몰드 패턴(470P)을 제거함으로써, 상기 더미 도전 패턴(456)의 양 측벽도 노출된다. 그러나, 상기 제2 몰드 패턴(470P) 중 상기 복수의 하측 제2 스토리지 노드(454)와 복수의 상측 제2 스토리지 노드(474)에 의해 완전히 포위된 상기 복수의 절연 기둥(470PA)은 제거되지 않고 상기 복수의 하측 제2 스토리지 노드(454)의 내부에 남아있게 된다.
도 23a 및 도 23b를 참조하면, 상기 복수의 제1 스토리지 노드(452)의 노출된 내부 측벽 및 외부 측벽과, 상기 복수의 하측 제2 스토리지 노드(454)의 노출된 외부 측벽과, 상기 복수의 상측 제2 스토리지 노드(474)의 노출된 내부 측벽 및 외부 측벽을 각각 덮는 유전막(480)을 형성한다.
일부 실시예에서, 상기 유전막(480)은 실리콘 산화물보다 큰 유전 상수를 가지는 고유전막으로 이루어진다. 상기 유전막(480)은 지르코늄 산화막, 지르코늄 산화질화막, 알루미늄 산화막, 하프늄 산화막, 또는 탄탈륨 산화막 중에서 선택되는 적어도 하나의 막으로 이루어질 수 있다. 예를 들면, 상기 유전막(480)은 지르코늄 산화막/알루미늄 산화막/지르코늄 산화막으로 이루어지는 3중 층 구조를 가질 수 있다. 상기 유전막(480)을 형성하기 위하여 ALD 또는 CVD 공정을 이용할 수 있다. 상기 유전막(480)은 약 30 ∼ 100 Å의 두께로 형성될 수 있다.
도 24a 및 도 24b를 참조하면, 상기 유전막(480) 위에 플레이트 전극(490)을 형성한다.
상기 플레이트 전극(490)은 상기 유전막(480)을 사이에 두고 상기 복수의 제1 스토리지 노드(452)의 내부 측벽 및 외부 측벽과, 복수의 하측 제2 스토리지 노드(454)의 외부 측벽과, 복수의 상측 제2 스토리지 노드(474)의 내부 측벽 및 외부 측벽에 각각 대면하도록 형성된다. 상기 플레이트 전극(490)은 평탄화된 상면을 가진다.
상기 복수의 제1 스토리지 노드(452)와 복수의 하측 제2 스토리지 노드(454)와의 사이, 그리고 상기 복수의 제1 스토리지 노드(452)와 더미 도전 패턴(456)과의 사이에는 각각 비교적 좁고 종횡비가 큰 복수의 공간(492)이 존재한다. 일부 실시예에서, 상기 플레이트 전극(490)을 형성할 때, 상기 복수의 공간(492) 내에는 상기 플레이트 전극(490) 형성용 도전 물질이 완전히 채워지지 않고 일부만 채워질 수 있다. 이에 따라, 상기 복수의 공간(492) 내부에서 상기 플레이트 전극(490) 형성용 도전 물질과 보이드 (도시 생략)가 함께 존재할 수 있다.
상기 플레이트 전극(490)의 적어도 일부는 금속을 포함할 수 있다. 상기 플레이트 전극(490)의 다른 적어도 일부는 불순물이 도핑된 도전성 반도체층을 포함할 수 있다. 일부 실시예에서, 상기 플레이트 전극(490)은 서로 다른 도전층이 차례로 적층된 다중층 구조를 가질 수 있다.
도 27은 도 24b의 "V27"로 표시된 장방형 영역에 대응되는 부분의 일부 실시예를 보여주는 도면이다. 도 27에서, 상기 플레이트 전극(490)은 금속 또는 금속 질화물로 이루어지고 상기 유전막(480)에 접해 있는 제1 플레이트 전극층(492)과, 상기 제1 플레이트 전극층(492)을 덮고 있는 제2 플레이트 전극층(494)을 포함한다. 상기 제1 플레이트 전극층(492)은 TiN, Ti, TaN, Ta, 또는 이들의 조합으로 이루어질 수 있다. 상기 제2 플레이트 전극층(494)은 불순물이 도핑된 SiGe로 이루어질 수 있다.
도 28a 및 도 28b와 도 29a 및 도 29b는 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자(700) (도 29a 및 도 29b 참조)의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 28a 및 도 29a는 각각 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자(700)의 제조 공정 중 일부 공정에서 포함되는 구성 요소들의 평면 형상을 예시한 평면도이고, 도 28b 및 도 29b는 각각 도 28a 및 도 29a에서의 BX - BX' 선 단면, BB - BB' 선 단면, 및 BY - BY' 선 단면의 구조를 예시한 단면도이다. 도 28a 및 도 28b와 도 29a 및 도 29b에 있어서, 도 1, 도 2, 및 도 8a 및 도 8b 내지 도 24a 및 도 24b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 28a 및 도 28b를 참조하면, 도 8a 및 도 8b 내지 도 14a 및 도 14b의 공정을 행하여, 복수의 제1 스토리지 노드(452), 복수의 하측 제2 스토리지 노드(454), 및 더미 도전 패턴(456)이 형성된 결과물상에, 상기 결과물의 일부를 덮는 마스크 패턴(580)을 형성한다. 상기 마스크 패턴(580)은 셀 어레이 영역(104) 내에서 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)는 완전히 덮고, 상기 더미 도전 패턴(456)은 완전히 노출시키도록 형성된다. 일부 실시예에서, 상기 마스크 패턴(580)은 포토레지스트 패턴으로 이루어진다.
도 29a 및 도 29b를 참조하면, 상기 마스크 패턴(580)을 식각 마스크로 이용하여, 노출된 더미 도전 패턴(456)을 선택적으로 제거한다.
일부 실시예에서, 상기 더미 도전 패턴(456)을 선택적으로 제거하기 위하여 RIE 공정을 이용할 수 있다.
그 후, 상기 마스크 패턴(580)을 제거하고, 도 15a 및 도 15b 내지 도 24a 및 도 24b를 참조하여 설명한 공정들을 행한다. 상기와 같은 공정들을 거쳐 완성되는 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자는 도 5에 예시한 바와 같은 레이아웃을 가질 수 있다.
도 30a 및 도 30b와 도 31a 및 도 31b는 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자(800) (도 31a 및 도 31b 참조)의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 30a 및 도 31a는 각각 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자의 제조 공정 중 일부 공정에서 포함되는 구성 요소들의 평면 형상을 예시한 평면도이고, 도 30b 및 도 31b는 각각 도 30a 및 도 31a에서의 BX - BX' 선 단면, BB - BB' 선 단면, 및 BY - BY' 선 단면의 구조를 예시한 단면도이다. 도 30a 및 도 30b와 도 31a 및 도 31b에 있어서, 도 1, 도 2, 및 도 8a 및 도 8b 내지 도 24a 및 도 24b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 30a 및 도 30b를 참조하면, 도 8a 및 도 8b 내지 도 14a 및 도 14b의 공정을 행하여, 복수의 제1 스토리지 노드(452), 복수의 하측 제2 스토리지 노드(454), 및 더미 도전 패턴(456)이 형성된 결과물상에, 상기 결과물의 일부를 덮는 마스크 패턴(590)을 형성한다. 상기 마스크 패턴(590)은 셀 어레이 영역(104) 내에서 복수의 제1 스토리지 노드(452) 및 복수의 하측 제2 스토리지 노드(454)는 완전히 덮고, 상기 더미 도전 패턴(456) 중 일부만 덮는 장방형 형상을 가지도록 형성된다. 일부 실시예에서, 상기 마스크 패턴(590)은 포토레지스트 패턴으로 이루어진다.
도 31a 및 도 31b를 참조하면, 상기 마스크 패턴(590)을 식각 마스크로 이용하여, 상기 더미 도전 패턴(456) 중 노출된 부분을 선택적으로 제거한다.
일부 실시예에서, 상기 더미 도전 패턴(456)의 노출된 부분을 선택적으로 제거하기 위하여 RIE 공정을 이용할 수 있다.
그 후, 상기 마스크 패턴(590)을 제거하고, 도 15a 및 도 15b 내지 도 24a 및 도 24b를 참조하여 설명한 공정들을 행한다. 상기와 같은 공정들을 거쳐 완성되는 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자는 도 6에 예시한 바와 같은 레이아웃을 가질 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에서는, 행 방향 및 열 방향을 따라 각각 1 개씩 교호적으로 배열되어 매트릭스 형상을 이루는 복수의 제1 커패시터 및 복수의 제2 커패시터를 포함하는 복수의 커패시터를 형성한다. 상기 복수의 제1 커패시터를 구성하는 복수의 제1 스토리지 노드와 상기 복수의 제2 커패시터를 구성하는 복수의 하측 제2 스토리지 노드는 동일 평면상에 형성된다. 상기 복수의 제1 스토리지 노드는 제한된 셀 어레이 영역의 면적 내에서, 비교적 큰 수평 단면적을 가지는 실린더 형상으로 형성되고, 상기 복수의 하측 제2 스토리지 노드는 셀 어레이 영역 내에서 상기 복수의 제1 스토리지 노드가 형성될 면적을 충분히 확보하고 난 나머지 영역에 비교적 작은 수평 단면적을 차지하도록 형성된다. 본 발명의 기술적 사상에 의한 실시예들에서는 셀 어레이 영역 내에서의 공간 활용을 극대화하기 위하여, 복수의 제1 스토리지 노드는 각각 외측에서 볼록한 곡면을 포함하는 측벽을 가지도록 형성된다. 그리고, 상기 복수의 제1 스토리지 노드를 형성할 때 자기정렬 방식으로 스페이서를 형성하는 공정들을 이용하여 형성함으로써, 볼록한 곡면을 포함하는 측벽을 가지는 상기 복수의 제1 스토리지 노드가 형성될 때, 상기 복수의 제1 스토리지 노드의 볼록한 곡면을 포함하는 측벽의 윤곽에 대응하여, 외측에서 오목한 곡면을 포함하는 측벽을 가지는 상기 복수의 하측 제2 스토리지 노드가 상기 복수의 제1 스토리지 노드와 동시에 형성된다. 따라서, 간단한 공정에 의해 셀 어레이 영역의 유효 면적을 최대한 활용하여 충분한 셀 정전 용량을 확보할 수 있는 커패시터 구조를 형성할 수 있다.
또한, 상기 복수의 제2 커패시터를 구성하는 복수의 상측 제2 스토리지 노드를 형성할 때, 상기 복수의 하측 제2 스토리지 노드가 형성된 위치에만 각각 상측 제2 스토리지 노드가 대응하도록 배치하므로, 복수의 상측 제2 스토리지 노드 각각의 사이에 충분한 공간을 확보한 상태에서, 공정 난이도를 증가시키지 않고도 충분한 셀 커패시턴스를 얻는 구조를 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 200, 300, 400, 500, 600, 700, 800: 반도체 소자, 102: 반도체 기판, 104: 셀 어레이 영역, 106: 활성 영역, 110: 하부 구조물, 120: 워드 라인, 130: 비트 라인, 148: 서포터, 150: 커패시터, 150A: 제1 커패시터, 150B: 제2 커패시터, 160: 제1 스토리지 노드, 168: 더미 도전 패턴, 170: 제2 스토리지 노드, 172: 하측 제2 스토리지 노드, 174: 상측 제2 스토리지 노드, 176: 중공부, 178: 절연 기둥, 180: 유전막, 190: 플레이트 전극.

Claims (10)

  1. 실린더 형상의 제1 스토리지 노드를 포함하는 적어도 1 개의 제1 커패시터와,
    중공부 (hollow portion)가 있는 중공 기둥 (hollow pillar) 형상의 하측 제2 스토리지 노드와, 상기 하측 제2 스토리지 노드로부터 수직 방향 상측으로 연장되어 있는 실린더 형상의 상측 제2 스토리지 노드를 가지는 제2 스토리지 노드를 포함하는 적어도 1 개의 제2 커패시터를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 중공부의 적어도 일부를 채우는 절연 기둥을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 스토리지 노드는 제1 크기의 수평 단면적을 가지고,
    상기 하측 제2 스토리지 노드는 상기 제1 크기보다 작은 제2 수평 단면적을 가지는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 스토리지 노드는 외측에서 볼록한 곡면을 포함하는 측벽을 가지고,
    상기 하측 제2 스토리지 노드는 외측에서 오목한 곡면을 포함하는 측벽을 가지는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 스토리지 노드 및 상기 하측 제2 스토리지 노드 중 적어도 하나는 그 상면에 단차가 형성되어 있는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 스토리지 노드, 상기 하측 제2 스토리지 노드, 및 상기 상측 제2 스토리지 노드 중 적어도 하나의 측벽에 접촉하여 지지하는 서포터 (supporter)를 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 셀 어레이 영역을 가지는 기판과,
    상기 기판상의 상기 셀 어레이 영역에서 행 방향 및 열 방향을 따라 각각 1 개씩 교호적으로 배열되어 매트릭스 형상을 이루는 복수의 제1 커패시터 및 복수의 제2 커패시터를 포함하는 복수의 커패시터를 포함하고,
    상기 복수의 제1 커패시터는 상기 기판으로부터 제1 거리만큼 이격된 제1 평면상에 매트릭스 형상으로 배열되어 있는 복수의 제1 스토리지 노드를 포함하고,
    상기 복수의 제2 커패시터는 상기 제1 평면상에서 복수의 제1 스토리지 노드 중 서로 이웃하는 2 개의 제1 스토리지 노드 사이에 각각 개재되어 있고 중공부 (hollow portion)가 있는 중공 기둥 (hollow pillar) 형상을 가지는 복수의 하측 제2 스토리지 노드와, 상기 복수의 하측 제2 스토리지 노드에 각각 접해 있고 상기 기판으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 평면상에 매트릭스 형상으로 배열되어 있는 복수의 상측 제2 스토리지 노드를 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 복수의 제1 커패시터 중에서 선택되는 일부는 상기 셀 어레이 영역의 에지 부분에 인접한 최외측에 위치되고, 상기 복수의 제2 커패시터는 각각 상기 셀 어레이 영역에서 상기 에지 영역으로부터 상기 최외측보다 더 내측에 위치되는 것을 특징으로 하는 반도체 소자.
  9. 제7항에 있어서,
    상기 셀 어레이 영역에서 상기 복수의 제1 스토리지 노드 및 상기 복수의 하측 제2 스토리지 노드를 포위하는 더미 도전 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 더미 도전 패턴은 끊어짐 없이 연속적으로 연결된 밴드 형상을 가지는 것을 특징으로 하는 반도체 소자.
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