TW201438198A - 半導體裝置及其製造方法 - Google Patents

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Nobuyuki Sako
Eiji Hasunuma
Keisuke Otsuka
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Abstract

本發明係一種半導體裝置及其製造方法，其中，半導體裝置係包含：沿著平行於半導體基板之表面的第1方向及垂直於此之第2方向而加以配列，延伸存在於半導體基板表面之第3方向的複數之下部電極，和配置於下部電極之上端部，具有複數之第1開口之第1支持膜，和有關第3方向，加以配置於複數之下部電極之中間，具有複數之第2開口的第2支持膜，和被覆複數之下部電極表面之電容絕緣膜，和被覆電容絕緣膜表面之上部電極。第1開口及第2開口係加以配置於以同一圖案平面地做位置整合，重疊於第3方向之位置。各第1開口及第2開口係複數之下部電極之中，總括使將鄰接於第2方向之4個下部電極作為單位下部電極群而鄰接於第1方向之含於2個單位下部電極群之8個下部電極之各自之一部分位置於開口內地加以構成。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法，特別是有關以複數之支持膜而支持王冠型電容器之下部電極之構造的半導體裝置及其製造方法。
關連的半導體裝置係具有複數的絕緣性樑，其製造方法係從下層側依序形成複數之絕緣性樑者(例如，參照專利文獻1)。
具體而言，於第1犧牲絕緣膜上形成第1絕緣樑膜，選擇性地蝕刻所形成之第1絕緣樑膜而形成具有所期望之圖案的第1絕緣體樑。接著，於第1絕緣體樑與露出之第1犧牲絕緣膜上，依序形成第2犧牲絕緣膜與第2絕緣樑膜。接著，與第1絕緣樑膜之情況同樣作為，選擇性地蝕刻第2絕緣樑膜，作為具有所期望圖案之第2絕緣體樑。
之後，形成貫通第2絕緣體樑，第2犧牲絕緣膜，第1絕緣體樑及第1犧牲絕緣膜之貫通孔，呈被覆 貫通孔之內表面地形成成為電容器之下部電極之導電膜。所形成之導電膜係連接於露出於貫通孔內之第2絕緣體樑及第1絕緣體樑。
之後，即使除去第2犧牲絕緣膜及第1犧牲絕緣膜，下部電極係經由第2絕緣體樑及第1絕緣體樑加以支持。經由此，防止下部電極之塌壞等，可形成具有更高縱橫比的王冠型之電容器者。
〔先前技術文獻〕 〔專利文獻〕
專利文獻1：日本特開2003-142605號公報
關連之半導體裝置的製造方法係從下層側各一個形成複數之絕緣體樑，之後形成貫通孔之構成。在此，當於複數之絕緣體樑的圖案位置與貫通孔之形成位置之間產生有偏移時，形成於貫通孔內之下部電極則產生有未加以連接於複數之絕緣體樑任一或全部之問題。
另外，複數之下部電極則即使作為所有加以連接於絕緣體樑，經由半導體裝置之細微化而亦必須薄化下部電極之膜厚時，下部電極本身的機械性強度則下降，因絕緣體樑所具有之壓力而引起，下部電極則產生扭曲，而發生有鄰接之下部電極短路之問題。
更且，經由半導體裝置之細微化，貫通孔本身的直徑變小時，下部電極之覆蓋性不佳則顯著發現之故，而經由形成於貫通孔之開口部的下部電極本身，貫通孔則成為閉塞狀態，成為無法形成電容絕緣膜或上部電極於貫通孔內部，產生有無法構成電容器之問題。
本發明係作為欲提供迴避上述問題的發生之半導體裝置及其製造方法者。
有關本發明之一實施形態的半導體裝置係包含：沿著平行於半導體基板表面之第1方向及垂直於前述第1方向之第2方向而配列於前述半導體基板上，且延伸存在於垂直於前述半導體基板表面之第3方向的複數之下部電極，和配置於對應於前述複數之下部電極之上端部的位置，具有複數之第1開口的第1支持膜，和有關於前述第3方向而配置於對應於前述複數之下部電極中間之位置，具有複數之第2開口之第2支持膜，和被覆前述複數之下部電極表面之電容絕緣膜，和被覆前述電容絕緣膜表面之上部電極，前述複數之第1開口與前述複數之第2開口係以同一的圖案而平面性地做位置整合，且配置於重疊在前述第3方向之位置，各前述複數之第1開口及前述複數之第2開口係前述複數之下部電極之中，使將鄰接於前述第2方向之4個下部電極作為單位下部電極群而鄰接於前述第1方向之含於2個單位下部電極群的8個下部電極 各自之一部分，總括呈位置於前述第1開口及前述第2開口內地加以構成。
在本發明之其他觀點的半導體裝置係包含：延伸存在於垂直於半導體基板表面之第3方向的複數之下部電極，和配置於對應於前述複數之下部電極上端部之位置，具有矩形的第1開口之第1支持膜，和配置於對應於前述複數之下部電極之第3方向中間的位置，具有矩形的第2開口之第2支持膜，和被覆前述複數之下部電極表面之電容絕緣膜，和被覆前述電容絕緣膜表面之上部電極，前述複數之下部電極，前述電容絕緣膜及前述上部電極係構成電容器群，前述電容器群係包含在平面視中，配置於前述第1開口之邊上的前述下部電極之外周側面之一部分則加以連接於前述第1支持膜之第1電容器，和未露出於前述第1開口內而前述下部電極之外周側面之所有則加以連接於前述第1支持膜之第2電容器，構成前述第1電容器之前述下部電極之上面係具有與前述第1支持膜之上面成為拉平之第1上面，和較前述第1上面為低之第2上面。
在本發明之又其他觀點之半導體裝置係包含連接於配置在半導體基板上之接觸塞之上面而延伸存在於垂直於前述半導體基板表面之第3方向的下部電極，和連接於前述下部電極之上端部外周之第1支持膜，和連接於前述下部電極之第3方向之中間部外周之第2支持膜，和被覆前述下部電極表面之電容絕緣膜，和被覆前述電容絕 緣膜表面之上部電極，前述下部電極，前述電容絕緣膜及前述上部電極係構成電容器，前述電容器係包含：位置於前述接觸塞上面與前述第2支持膜之間的下部電容器，和位置於前述第2支持膜下面與前述第1支持膜之上面之間的上部電容器，將在接近於前述上部電容器之前述第1支持膜之位置的前述下部電極之膜厚作為T1a，而在將在接近於前述上部電容器之前述第2支持膜之位置的前述下部電極之膜厚作為T2a，將在接近於前述下部電容器之前述第2支持膜之位置的前述下部電極之膜厚作為T3，將在接近於前述下部電容器之前述接觸塞之位置的下部電極之膜厚作為T4之情況，前述T2a則最小。
有關本發明之一實施形態之半導體裝置之製造方法係具有：於半導體基板上，依序形成停止氮化矽膜，第1犧牲膜，第1絕緣膜，第2犧牲膜及第2絕緣膜的工程，和形成貫通前述第2絕緣膜，前述第2犧牲膜，前述第1絕緣膜，前述第1犧牲膜及前述停止氮化矽膜之缸孔的工程，和擴寬前述缸孔之工程，和於包含前述缸孔之內表面之全面形成下部電極材料膜之工程，和於前述下部電極材料膜之上面形成保護膜之工程，和於前述保護膜，形成至少一部分維持構成前述缸孔之內表面之一部分的前述第2絕緣膜表面與前述下部電極材料膜之連接的第1開口圖案之工程，和將前述保護膜作為光罩，形成第1開口於前述第2絕緣膜而形成第1支持膜之工程，和通過前述第1開口而除去前述第2犧牲膜之工程，和經由將前 述第1支持膜作為光罩之向異性乾蝕刻而於前述第1絕緣膜形成與第1開口同樣圖案所成之第2開口，形成第2支持膜之同時，除去形成於前述第1支持膜上面之下部電極材料膜而於前述缸孔內形成連接有外周側面於前述第1支持膜及前述第2支持膜之下部電極的工程，和通過前述第2開口而完全除去前述第1犧牲膜之工程，而形成前述第2開口之工程係由包含使前述下部電極之上部側面退縮之同時，挖掘前述第1支持膜上面及前述下部電極上面之工程而加以構成。
如根據本發明，沿著平行於半導體基板表面之第1方向及垂直於前述第1方向之第2方向加以配列形成之複數的下部電極之中，因使將鄰接於第2方向之4個下部電極作為單位下部電極群而排列於前述第1方向而鄰接之2個單位下部電極群，總括加以露出地構成開口圖案之故，可使支持膜本身所具有的壓力緩和而迴避下部電極之扭曲，而防止鄰接之下部電極產生短路之問題者。
另外，位置於第1支持膜上之上部電容器之下部電極之膜厚則因呈在接近於第1支持膜之位置成為最薄地使上部電容器之下部電極側面及上面退縮而配置之故，可擴大下部電極之開口部的直徑，而可迴避閉塞而構成電容器者。
1‧‧‧半導體基板
2‧‧‧埋入閘極電極
3‧‧‧間隙絕緣膜
4‧‧‧不純物擴散層
5‧‧‧第1層間絕緣膜
6‧‧‧接觸塞
7‧‧‧周邊電路
8‧‧‧停止氮化矽膜
9‧‧‧第1犧牲膜
10‧‧‧第2支持膜
10a‧‧‧第1絕緣膜
10b‧‧‧第2支持膜(第1絕緣膜)之上面
10c‧‧‧第2支持膜(第1絕緣膜)之下面
11‧‧‧第1光罩膜
12‧‧‧第2開口
13‧‧‧第2犧牲膜
14‧‧‧第1支持膜
14a‧‧‧第2絕緣膜
14b‧‧‧第1支持膜(第2絕緣膜)之回蝕後之上面
14c‧‧‧第1支持膜(第2絕緣膜)之下面
14d‧‧‧第1支持膜(第2絕緣膜)之回蝕前之上面
15‧‧‧硬光罩膜
15a‧‧‧非晶質矽膜
15b‧‧‧氧化矽膜
15c‧‧‧非晶質碳膜
16‧‧‧硬光罩膜
17‧‧‧反射防止膜
18‧‧‧有機光罩膜
19‧‧‧缸孔圖案
20‧‧‧缸孔
21a、21b‧‧‧下部電極材料膜
21‧‧‧下部電極
21c，21d，21e‧‧‧下部電極部分
21cc，21dd‧‧‧下部電極之上面
22，22a‧‧‧保護膜
23‧‧‧光罩膜
24‧‧‧第1開口
24a‧‧‧周邊開口
OP11~OP61‧‧‧第1開口
OP12~OP62‧‧‧第2開口
C2，F2‧‧‧下部電極
C2a，F2a‧‧‧第1部分
C2b，F2b‧‧‧第2部分
C2aa‧‧‧第1上面
C2bb‧‧‧第2上面
25‧‧‧電容絕緣膜
26‧‧‧上部電極
27‧‧‧第2層間絕緣膜
28‧‧‧貫孔插塞
29‧‧‧上層配線
30a‧‧‧第1空洞
30b‧‧‧第2空洞
圖1A係為了說明有關本發明之第1實施形態的半導體裝置之主要構成之剖面圖。
圖1B係為了說明有關本發明之第1實施形態的半導體裝置之佈局之平面圖。
圖1C係在圖1A之剖面圖所示之範圍MC的擴大剖面圖。
圖1D係在圖1A之剖面圖所示之範圍MD的擴大剖面圖。
圖1E係在圖1A之剖面圖所示之電容器C2的擴大剖面圖。
圖1F係在圖1A之剖面圖所示之電容器F2的擴大剖面圖。
圖2A係為了說明圖1所示之有關本發明之第1實施形態之半導體裝置之製造方法的在圖2B所示之A-A’線之途中工程的剖面圖。
圖2B係對應於圖2A之剖面圖之平面圖。
圖3係為了說明持續於圖2A之工程的圖，在圖2B之對應於A-A’線之位置的剖面圖。
圖4A係為了說明持續於圖3之工程的圖，在圖2B之對應於A-A’線之位置的剖面圖。
圖4B係擴大圖4A之範圍MD的圖。
圖5A係為了說明持續於圖4A之工程的圖，在圖5B 之A-A’線剖面圖。
圖5B係對應於圖4A之剖面圖之平面圖。
圖5C係擴大圖5A之範圍MC的圖。
圖5D係擴大圖5A之範圍MD的圖。
圖6A係為了說明持續於圖5A之工程的圖，在圖5B之對應於A-A’線之位置的剖面圖。
圖6B係擴大圖6A之範圍MC的圖。
圖7A係為了說明持續於圖6A之工程的圖，在圖7B之A-A’線剖面圖。
圖7B係對應於圖7A之剖面圖之平面圖。
圖7C係擴大圖7A之範圍MC的圖。
圖8A係為了說明持續於圖7A之工程的圖，在圖7B之對應於A-A’線之位置的剖面圖。
圖8B係擴大圖8A之範圍MC的圖。
圖9A係為了說明持續於圖8A之工程的圖，在圖7B之對應於A-A’線之位置的剖面圖。
圖9B係擴大圖9A之範圍MC的圖。
圖9C係擴大圖9A之範圍MD的圖。
圖10係為了說明持續於圖9A之工程的圖，在圖7B之對應於A-A’線之位置的剖面圖。
圖11係為了說明發明者所檢討之實驗例之工程剖面圖。
圖12係為了說明持續於圖11之工程的工程剖面圖。
圖13係為了說明持續於圖12之工程的工程剖面圖。
圖14係為了說明持續於圖13之工程的工程剖面圖。
圖15A係為了說明持續於圖14之工程的工程剖面圖。
圖15B係圖15A所示之範圍MD的擴大圖。
圖16係為了說明持續於圖15A之工程的工程剖面圖。
圖17係為了說明持續於圖16之工程的工程剖面圖。
圖18係為了說明持續於圖17之工程的工程剖面圖。
圖19A係為了說明持續於圖18之工程的工程剖面圖。
圖19B係圖19A所示之範圍MD的擴大圖。
圖20係為了說明持續於圖19A之工程的工程剖面圖。
圖21係為了說明持續於圖20之工程的工程剖面圖。
圖22係為了說明持續於圖21之工程的工程剖面圖。
圖23係圖21所示之範圍MD的擴大圖。
以下，參照圖面，對於本發明之實施形態加以詳細說明。
首先，為了將本發明之理解作為容易，對於有關發明者所實施之電容器之製造方法的實驗例，參照圖11至圖23加以說明。
(實驗例)
圖11係顯示構成DRAM(Dynamic Random Access Memory)之半導體裝置的製造方法之途中工程。DRAM係具有形成有複數之電容器之記憶體單元範圍MCA與周邊電路範圍PCA。
於記憶體單元範圍MA之半導體基板1的表面，形成有複數之埋入閘極電極2與被覆埋入閘極電極2之上面的間隙絕緣膜3。對於鄰接於間隙絕緣膜3之半導體基板1，係形成有成為源極或汲極之不純物擴散層(以下，擴散層)4。形成貫通形成於半導體基板1上之第1層間絕緣膜5，連接於擴散層4之複數的(電容)接觸塞6。對於第1層間絕緣膜5之內部係形成有未圖示之位元線。對於周邊電路範圍PA之第1層間絕緣膜5上係形成有周邊電路7。呈被覆第1層間絕緣膜5，接觸塞6，周邊電路7地形成有(停止)氮化矽膜8。對於氮化矽膜8上係形成有第1犧牲膜9及第1絕緣膜10a。經由第1光微影工程，於第1絕緣膜10a上，形成有具有第2開口12之圖案的第1光罩膜11。
接著，如圖12所示，將第1光罩膜11作為光罩而蝕刻第1絕緣膜10a，形成有具有第2開口12之第2支持膜10。
接著，如圖13所示，呈被覆第2支持膜10及第1犧牲膜9地，形成有第2犧牲膜13，第2絕緣膜14a，第1硬光罩膜15，第2硬光罩膜16，反射防止膜 17。經由第2光微影工程，於反射防止膜17上，形成具有缸孔圖案19之第2光罩膜18。
接著，如圖14所示，將第2光罩膜18作為光罩，依序蝕刻反射防止膜17，第2硬光罩膜16，第1硬光罩膜15，第2絕緣膜14a，將缸孔圖案19轉印於第2絕緣膜14a。在除去殘存於第2絕緣膜14a上之硬光罩膜15，16之後，將形成有缸孔圖案19之第2絕緣膜14a作為光罩，依序蝕刻第2犧牲膜13，第2支持膜10，第1犧牲膜9，氮化矽膜8，形成到達至接觸塞6之缸孔20。
接著，如圖15A所示，於包含在缸孔20內之全面形成下部電極材料膜21a。圖15D係擴大在圖15A之一個缸孔20之開口部範圍MD之構成。由光微影技術之解像界限所規定之最小加工尺寸F則在例如成為25nm之F25nm世代之DRAM中，呈其直徑L1為50nm，深度H1則成為1500nm程度地形成缸孔20之情況則被要求。對於如此之缸孔20而言形成下部電極材料膜21a之情況，當作為於缸孔20之內面欲形成特定之膜厚T2時，對於容易加以成膜之上端部係形成有具有成為約2倍之膜厚T7之下部電極材料膜21a。對於第2絕緣膜14a之上面係形成有具有較T7為更厚之T6膜厚之下部電極材料膜21a。即，對於高縱橫比(~30)之缸孔20而言，覆蓋性佳的成膜係為困難。因此，在之後的工程，當於下部電極21上形成電容絕緣膜時，上端開口部則閉塞，成為無法將上部 電極形成於缸孔20內者。即，產生有無法形成電容器之問題。此問題係對於缸孔20直徑比較大之情況係未產生，但在加以細微化之缸孔20的直徑縮小之世代的半導體裝置中係變為顯著。
接著，如圖16所示，被覆下部電極材料膜21a，呈封閉開口部地形成保護膜22a。經由第3光微影工程，於保護膜22a上形成有具有第1開口24及周邊開口24a之圖案的光罩膜23。
接著，如圖17所示，將光罩膜23作為光罩，蝕刻露出於第1開口24及周邊開口24a內之保護膜22a。經由此，形成有具有第1開口圖案之保護膜22。更且，蝕刻露出有上面之下部電極材料膜21a，使第2絕緣膜14a露出於第1開口24內及周邊開口24a內。
接著，如圖18所示，蝕刻露出於第1開口24內及周邊開口24a內之第2絕緣膜14a。在此蝕刻中，保護膜22亦同時被蝕刻而消滅。經由此，對於第1開口24內及周邊開口24a內係露出有第2犧牲膜13之上面。另外，對於第1開口24及周邊開口24a以外之範圍露出有下部電極材料膜21b。更且，形成連接複數之下部電極(21)之上端部的第1支持膜14。
接著，如圖19A所示，在第1開口24及周邊開口24a以外之範圍蝕刻形成於第1支持膜14上之下部電極材料膜21b。經由此，形成有獨立於各缸孔20內之下部電極21。形成於第1開口24以外之範圍的下部電極 21係包含接觸於第1支持膜14之同時具有與第1支持膜14上面成為拉平之上面的下部電極部分21c及21d。另外，形成有一部分於第1開口24內之下部電極21係包含接觸於第1支持膜14之同時具有與第1支持膜14上面成為拉平之上面的下部電極部分21c，和未接觸於第1支持膜14而於較第1支持膜14之上面為低的位置具有上面之下部電極部分21e。
圖19B係擴大在圖19A中位置於第1開口24以外之範圍之一個缸孔20之開口部範圍MD之構成。在圖15D之階段，除去有形成於第2絕緣膜14a之上面的下部電極材料膜21a，第1支持膜14之上面14b與下部電極之上面21cc，21dd係各成為拉平。此時，對於缸孔20內之第1支持膜14之上端側面係形成有具有較膜厚T2為厚之膜厚T7之下部電極部分21c，21d。
接著，如圖20所示，從第1開口24及周邊開口24a使蝕刻溶液擴散，完全除去第2犧牲膜13及第1犧牲膜9。經由此，露出有連接各下部電極21之上端部之第1支持膜14的上面14b及下面14c之同時，露出有連接各下部電極21之中間部之第2支持膜10的上面10b及下面10c。另外，露出有氮化矽膜8之上面。經由此，對於位置於第1支持膜14與第2支持膜10之間的複數之下部電極21之外側係形成有連續之第1空洞30a，而對於位置於第2支持膜10與氮化矽膜8之間的複數之下部電極21之外側係形成有連續之第2空洞30b。並且，各 下部電極21之未接觸於第1支持膜14及第2支持膜10之內外表面則露出於此等空洞30a，30b。
接著，如圖21所示，於下部電極21，第1支持膜14及第2支持膜10所成之構造物表面，即包含空洞30a，30b之全表面形成電容絕緣膜(圖23之25)。接著，呈被覆電容絕緣膜之表面地形成上部電極26。
接著，如圖22所示，形成第2層間絕緣膜27，貫孔插塞28，上層配線29。如以上作為，形成有具有王冠型之下部電極21的電容器。
在本實驗例中，產生有於以下所述之問題。
第1，使用個別之光微影工程而形成第2開口12之圖案的形成與缸孔圖案19之形成。因此，產生有各個圖案之位置調整偏移，而極端之情況，於從第2開口12偏移之位置形成有缸孔20，而形成有未與第2支持膜10連接之下部電極21。此情況，第2支持膜10係未作為支持而發揮機能之故而產生下部電極21之歪扭。
第2，缸孔之開口部則閉塞而有無法形成電容器之問題。圖23係顯示在圖21之階段的範圍MD之擴大圖。於第1支持膜14之上端側面形成有厚度T7之下部電極部分21c，21d而缸孔20的開口部變窄，而當形成電容絕緣膜25時，開口部則閉塞，成為上部電極26未加以形成於缸孔20內之狀態。對於位置於缸孔20之外側的空洞30a，30b之內部係因形成有電容絕緣膜25及上部電極26之故，作為電容器而發揮機能。但對於缸孔20之內部係 僅形成有電容絕緣膜25，而未形成有上部電極26之故而未作為電容器而發揮機能。無法保持對於DRAM動作必要之電容之故而成為不佳電容器。
(本發明之第1實施形態)
以下，對於本發明之第1實施形態，使用圖1A至圖10加以說明。
(半導體裝置)
使用圖1A~1F對於本實施形態之半導體裝置之構成加以說明。本實施形態之半導體裝置係構成DRAM。
圖1A係顯示後述之圖1B所示之平面圖之A-A’剖面。與前述之實驗例同樣地，DRAM係具有形成有複數之電容器之記憶體單元範圍MCA與周邊電路範圍PCA。於位置於記憶體單元範圍MCA之半導體基板1的表面，配置有複數之埋入閘極電極2與被覆埋入閘極電極2之上面的間隙絕緣膜3。對於鄰接於間隙絕緣膜3之半導體基板1，係配置有成為電晶體之源極或汲極之不純物擴散層(以下，擴散層)4。配置有貫通配置於半導體基板1上之第1層間絕緣膜5，連接於擴散層4之複數的接觸塞6。對於第1層間絕緣膜5之內部係形成有未圖示之位元線。對於周邊電路範圍PCA之第1層間絕緣膜5上係配置有周邊電路7。呈被覆第1層間絕緣膜5，接觸塞6，周邊電路7地配置有停止氮化矽膜8。貫通停止氮化 矽膜8，從連接於各個接觸塞6之上面的A2至H2之8個下部電極21則沿著於平行於半導體基板1之表面的Y方向(第1方向)，以特定之配置間距而加以配置。然而，在後述之說明中，有將作為下部電極21而記載之A2至H2之符號，做為各對應之電容器之符號而記載之情況。另外，有將A2至H2之符號作為下部電極而記載之情況。
各下部電極21之上端部係在第1支持膜14相互加以連接。另外，對於成為垂直於各下部電極21之半導體基板1表面之方向的Z方向(第3方向)之中間係配置有第2支持膜10，成為相互連接各下部電極21之構成。第2支持膜10係以和第1支持膜14同一之圖案加以構成，具有較第1支持膜14為薄之膜厚。第2支持膜10之膜厚係以第1支持膜14之膜厚的1/10~1/2之範圍加以構成。例如，將第1支持膜14的膜厚作為100nm之情況，第2支持膜10的膜厚係可作為10~50nm者。另外，第2支持膜10係較下部電極21之高度的一半為高，加以配置於從上端較1/4為低之位置。例如，將下部電極21之高度H1作為1600nm之情況，加以配置於從上端較400nm為深，而較800nm為淺之位置。
第1支持膜14係具有第1開口OP21，OP51。另外，第2支持膜10係以和第1開口OP21，OP51各同一圖案，且於位置整合於Z方向而重疊之位置具有第2開口OP22，OP52。下部電極C2，D2，G2，H2 之上面的一部分係成為露出於第1開口OP21，OP51內之構成。例如，當著眼於下部電極C2時，在從Z方向上而視之平面視中，包含未位置有上面於第1開口OP21內之第1部分C2a，和上面則位置於第1開口OP21內之第2部分C2b。第1部分C2a係外周則加以連接於第1支持膜14而上面則成為與第1支持膜14之上面拉平，但第2部分C2b係未加以連接於第1支持膜14，且上面則成為較第1支持膜14之上面14b為低，而較下面14c為高之位置。如此，將以具有成為與第1支持膜14之上面拉平之第1上面與較第1支持膜14之上面為低之第2上面的下部電極加以構成之電容器，作為第1電容器。構成第1電容器之下部電極係在平面視中，具有環形狀之上面，一個下部電極之上面之中，第1上面係成為位置於第1開口之外的下部電極之一部分上面，第2上面係成為位置於第1開口內之下部電極之其他的一部分上面。
另一方面，下部電極A2，B2，E2，F2之上面係在平面視中，成為未位置於開口OP21，OP51內之構成。例如，當著眼於下部電極F2時，包含均於開口OP51內未位置有上面之部分F2a與部分F2b。未位置於開口OP21，OP51內之下部電極之側面上端部係成為全周則加以連接於第1支持膜14，而上面則成為與第1支持膜14之上面拉平之構成。將具有如此加以構成之下部電極的電容器作為第2電容器。即，本實施例之記憶體單元係以第1電容器與第2電容器加以構成。
各個下部電極係成為由王冠構造加以構成，各個下部電極之內外面，第1支持膜14之上下面，第2支持膜10之上下面，及停止氮化矽膜8之上面係由未圖示之電容絕緣膜加以被覆，更且，將電容絕緣膜之表面，被覆有上部電極26之構成。呈被覆上部電極26地配置有第2層間絕緣膜27。貫通第2層間絕緣膜27，配置也連接於上部電極26之貫孔插塞28，更且配置有連接於貫孔插塞28上面之上層配線29而概略構成DRAM。構成在本實施形態之王冠構造之電容器的下部電極21係由具有底面之圓筒加以構成，上端面則在平面視中成為環形狀。
接著，參照圖1B之平面圖。圖1B係在說明的方便上，取出記憶體單元範圍MCA與周邊電路範圍PCA之一部分而記載的圖。圖1B係顯示露出有第1支持膜14之上面之狀態的平面圖。對於記憶體單元範圍MCA係配置有相當於各排列於Y方向及對於Y方向成為垂直之X方向(第2方向)之複數的電容器之下部電極(以圓形顯示)。例如，對於X1行係配置有A1~A8之下部電極，對於Y2列係配置有圖1A所示之A2~H2之下部電極。對於圖1B係顯示有第1開口OP11，OP21，OP31，OP41，OP51，OP61之配置佈局。第2開口係因以和第1開口相同圖案，且相同佈局加以構成之故而省略重複之說明，但以下的說明係對於第2開口(OP12，OP22，OP32，OP42，OP52，OP62)亦相同符合者。
在平面視中，各第1開口係以對於平行於半 導體基板表面之X方向具有長邊，對於垂直於X方向之Y方向具有短邊之矩形加以構成。當著眼於對應於圖1A之剖面圖的Y2列時，於第1開口內未位置有上面之下部電極A2，B2，E2，F2，和於第1開口內位置有上面之一部分之下部電極C2，D2，G2，H2則規則性地配置於Y方向。例如，當著眼於第1開口OP21時，第1開口OP21之圖案係各在直線上，等間隔地配列於Y方向及X方向之複數的下部電極之中，將鄰接於X方向之4個下部電極作為單位下部電極群而排列於Y方向而鄰接之2個單位下部電極群之各上面之一部分則總括呈位置於第1開口內地加以構成。即，鄰接於X方向之4個下部電極C1，C2，C3，C4所成之第1單位下部電極群之各上面之一部分，和排列於Y方向而鄰接之4個下部電極D1，D2，D3，D4所成之第2單位下部電極群之各上面之一部分則成為總括位置於第1開口內之構成。
隨之，對於第1開口內係成為包含有位置於第1開口的長邊上而2分割於直徑方向，位置有平面視環形狀之下部電極上面之1/2之4個下部電極，和位置於第1開口的角落而位置有平面視環狀之下部電極上面之1/4之4個下部電極之構成。即，C2，C3，D2，D3係成為環形狀之下部電極上面之1/2則位置於第1開口OP21內，同樣地C1，C4，D1，D4係成為環形狀之下部電極上面之1/4則位置於第1開口OP21內之構成。
在平面視中，當將各個下部電極之直徑作為 W3，在最接近而鄰接之二個下部電極間隔作為W4時，下部電極之配置間距係以W3+W4所規定，第1開口之X方向的寬度，即長邊的寬度W1係相等於下部電極配置間距的3倍。另外，Y方向之寬度，即短邊之寬度W2係相等於W3+W4，即下部電極配置間距。鄰接於X方向之第1開口之間隔亦相等於下部電極之配置間距W2。鄰接於Y方向加以配置之第1開口之間隔亦相等於下部電極之配置間距W2。但，鄰接於Y方向之複數的第1開口係所有係未配置於直線上，而成為於X方向各偏移W1之2/3(下部電極配置間距之2倍)之鋸齒配置。例如，對於第1開口OP51而言鄰接於Y方向之第1開口OP41係配置於偏移W2之2倍分於X方向之位置。更且，鄰接於Y方向之第1開口OP31係於X方向更偏移W2之2倍分之位置。當改變看法時，於一個位置配置於Y方向之各第1開口係排列於一直線上加以配置。各第1開口之X方向之中心線係於Y方向未與以最接近鄰接之第1開口交叉，而成為與於一個位置配置於Y方向之第1開口之X方向之中心線一致之構成。
如以上，本實施例的第1支持膜14及第2支持膜10係並非分斷成線狀，而構成連接於配置在一個記憶體單元範圍內之所有的下部電極而連續之面狀的樑。
發明者們係對於上述構成所成之第1開口形狀及佈局以外之各種第1開口而實施過檢討，但在不同圖案形狀之組合，或圖1B以外之不規則的佈局中，見解到 使電容器之製造產率提升之情況為困難者，而至思考到本發明。
接著，參照圖1C。圖1C係擴大圖1A所示之下部電極C2之上端部的範圍MC之剖面圖。構成第1電容器之下部電極C2係具有於第1開口OP21內未位置有第1上面C2aa之第1部分C2a，和於第1開口OP21內位置有第2上面C2bb之第2部分C2b。第1部分C2a之側面上端部係連接於第1支持膜14，而第1上面C2aa係成為與第1支持膜14之上面14b拉平之構成。另一方面，第2部分C2b之上端部係未連接於第1支持膜14，而第2上面C2bb係配置於較第1支持膜14之上面14b為低而較下面14c為高之位置。
構成第1電容器之下部電極C2係具有成為與第1支持膜14之上面14b拉平之第1上面C2aa，和成為較第1支持膜14之上面14b為低之位置之第2上面C2bb。隨之，因對於第1部分C2a與第2部分C2b之上端部的位置係產生有高低度之故而可迴避第1部分C2a與第2部分C2b之接近，即使設置有電容絕緣膜25，上部電極26亦未產生有閉塞的問題。在一個第1開口內對向於Y方向之二個下部電極係成為具有各第2之上面之下部電極對向之構成。例如，對於第1開口OP21內係下部電極C2與D2則對向於Y方向，而各下部電極之中，具有第2上面C2bb之第2部分C2b與具有第2上面D2aa之其他的第2部分D2a則成為相互對向之構成。
接著，參照圖1D。圖1D係擴大圖1A所示之下部電極F2之上端部的範圍MD之剖面圖。構成第2電容器之下部電極F2係均具有於第1開口內未位置有上面F2aa，F2bb之第1部分F2a與第2部分F2b。第1部分F2a及第2部分F2b之側面上端部係均加以連接於第1支持膜14，上面F2aa，F2bb係成為與第1支持膜14之上面14b拉平之構成。此情況，與前述實驗例同樣地，第1部分F2a之上端部與第2部分F2b之上端部則接近。但在本實施形態中，如後述，因由退縮至Z方向之第1支持膜14，和退縮至Y方向及Z方向之第1部分F2a及第2部分F2b而構成下部電極F2之故，經由抑制第1部分F2a與第2部分F2b之接近而確保間隔。隨之，即使為第2電容器之情況，亦可迴避經由電容絕緣膜25之配置的閉塞而於下部電極F2內面配置上部電極26，構成電容器者。
接著，參照圖1E。圖1E係擴大構成第1電容器之下部電極C2之全體的剖面圖。
構成第1電容器之下部電極C2係延伸存在於垂直於半導體基板表面之Z方向，對於位置於Z方向之中間的下部電極之外周側面係連接有第2支持膜10。另外，對於位置於Z方向之上端部之下部電極之側面之一部分係連接有第1支持膜14。構成第1電容器之下部電極之上面係由成為與第1支持膜14之上面14b拉平之第1上面C2aa，和成為較前述第1支持膜14之上面14b為低之第2上面C2bb加以構成。下部電極C2之底面係連接 於接觸塞6之上面。
將下部電極C2作為構成要素之電容器C2係由位置於接觸塞6之上面與第2支持膜10之下面10c之間的下部電容器21B，和位置於第2支持膜10之下面10c與第1支持膜14之上面14b之間的上部電容器21A加以構成。將在接近於上部電容器21A之第1支持膜14之位置的下部電極之膜厚作為T1a，而將在接近於第2支持膜10之位置的下部電極之膜厚作為T2a。另外，將在接近於下部電容器21B之第2支持膜10之位置的下部電極之膜厚作為T3，而將在接近於前述接觸塞6之位置的下部電極之膜厚作為T4。在本實施形態中，T1a，T2a，T3，T4之中，T2a則最薄地加以構成。
在圖1E之中，點線14d係顯示退縮前之第1支持膜14之上面的位置。另外，點線21a係顯示在形成下部電極材料膜之時點的上面之位置。在形成下部電極材料膜之時點中，第1支持膜14之厚度係T5，而位置於第1支持膜14之側面的下部電極材料膜21a之擴寬部40的厚度係T7。另外，構成上部電容器21A之下部電極C2之部分C2a，C2b的上部之膜厚係T1，下部的膜厚係T2，構成下部電容器21B之下部電極之部分C2c，C2d的上部之膜厚係T3，下部的膜厚係T4。在形成下部電極材料膜21a之時點中，係T1>T2>T3≧T4。在前述的實驗例中，維持有此關係而構成下部電極C2。在本實施形態中，第1支持膜14之膜厚則呈從T5成為T5a地加以退縮。即，下 部電極C2a之上面C2aa係加以退縮至成為與第1支持膜14之上面14b拉平之位置。更且，上部電容器21A係呈T1則成為T1a，而T2則成為T2a地亦加以退縮至Y方向而加以構成。經由此，本實施形態之下部電極C2之各部的膜厚關係成為T1a≧T3≧T4>T2a。然而，圖的比例係並非正確。
本實施形態之下部電極係具有：構成上部電容器21A之下部電極的直徑(外徑)L1，和在接近於構成下部電容器21B之下部電極之第2支持膜10之位置的直徑L2及在接近於停止氮化矽膜8之位置之直徑L3，和由設置於停止氮化矽膜8之接觸孔之直徑所規定之直徑L4。此等直徑之大小關係係成為L2>L1>L3>L4，而位置於第2支持膜10下方之構成下部電容器21B之上部的下部電極之直徑則成為最大的尺寸。然而，在上述說明，接近之位置係指意味50nm隔離之位置。例如，構成下部電容器21B之下部電極之中接近於第2支持膜10之位置係指意味從第2支持膜10之下面10c隔離至50nm下之位置。另外，圖的比例係並非正確。
接著，參照圖1F。圖1F係擴大相當於第2電容器之下部電極F2之全體的剖面圖。
位置於較相當於第2電容器之下部電極F2之第1支持膜14為下方之構成係因與相當於第1電容器之下部電極C2相同之故，而放棄說明。不同的點係未具有位置於第1開口OP內之下部電極之上面者。隨之，下部 電極F2之外周側面上端部係遍佈於全周而加以連接於第1支持膜14之側面。在前述之實驗例中，維持有在以點線21a所示之下部電極形成時點之缸孔的開口寬度W5之故，在形成電容絕緣膜之階段，開口係閉塞，而成為無法將上部電極形成於缸孔內。但在本實施形態中，如在圖1E所說明地，因將上部電容器21A之下部電極加以退縮至Z方向及Y方向之故，可做為將缸孔之開口寬度擴寬成W6之構成者。經由此，即使形成電容絕緣膜亦可迴避缸孔之開口的閉塞，成為可配置上部電極於缸孔內而構成電容器者。然而，在第2電容器中，與第1電容器同樣地，維持有T1a≧T3≧T4>T2a之關係及L2>L1>L0>L3>L4之關係。例如，將T1a作為100%之膜厚的情況，T3係成為97%，T4係成為94%，T2a係成為85%程度。另外，將L0作為100%之寬度的情況，L1係成為110%，L2係成為120%，L3係成為80%，L4係成為70%程度。
(半導體裝置之製造方法)
接著，對於有關本發明之第1實施形態的半導體裝置之製造方法，參照圖2乃至圖10詳細加以說明。在此，作為半導體裝置之一例而例示DRAM(Dynamic Random Access Memory)，但本發明係亦可適用於以複數之支持膜而支持高縱橫比之構造物之DRAM以外之半導體裝置。
DRAM係具有配置有複數之記憶體單元之記憶 體單元範圍MCA與為了驅動記憶體單元之周邊電路範圍PCA。各圖2乃至圖10係部分顯示在製造途中之DRAM之記憶體單元範圍MCA與周邊電路範圍PCA之邊界部分周邊。
首先，如圖2A，圖2B及圖3所示，實施缸孔形成工程。
當詳述時，如圖2A，圖2B所示，於半導體基板1之記憶體單元範圍MCA，形成埋入閘極電極2，間隙絕緣膜3，不純物擴散層4等。另外，於半導體基板1上，形成第1層間絕緣膜5，形成貫穿此之接觸塞6。對於周邊電路範圍PCA係形成有周邊電路7等。更且，依序層積形成厚度則例如為50nm之停止氮化矽膜8，厚度則例如為900nm之第1缸體層間膜(第1犧牲膜)9，厚度則例如為30nm之氮化矽所成之第1絕緣膜10a，厚度則例如為500nm之第2缸體層間膜(第2犧牲膜)13，厚度則例如為150nm之氮化矽所成之第2絕緣膜14a，硬光罩膜15，有機光罩膜18。硬光罩膜15係由非晶質矽膜15a，氧化矽膜15b，非晶質碳膜15c之層積膜加以構成。
第1犧牲膜9與第2犧牲膜13係將第1絕緣膜10a作為邊界而呈分斷成上下地形成。第1犧牲膜9係由相對性濕蝕刻速度為快，厚度則例如為500nm之下部第1犧牲膜，和相對性濕蝕刻速度為慢，厚度則例如為400nm之上部第1犧牲膜加以形成。對於下部第1犧牲膜及上部第1犧牲膜係含有硼(B)與磷(P)，可使用以 CVD(Chemical Vapor Deposition)法形成之氧化矽膜(BPSG膜：Boron-doped Phospho-Silicate Grass film)者。呈下部第1犧牲膜之B，P濃度為高，上部第1犧牲膜之B，P濃度為低地形成。B，P濃度高者則濕蝕刻速度變快。另外，對於形成於第1絕緣膜10a上之第2犧牲膜13係使用未摻雜氧化矽膜。經由此，下部第1犧牲膜之濕蝕刻速度最快，依上部第1犧牲膜，未摻雜氧化矽膜之順序，蝕刻速度變慢。然而，對於上述各層之成膜係可使用公知的技術。
在形成最上層之有機光罩膜18之後，經由第1光微影工程而於位置於記憶體單元範圍MCA之有機光罩膜18，形成複數之缸孔圖案19。在此係將缸孔圖案19之直徑W3例如做為50nm。另外，將間隔W4例如做為30nm。
在本實施形態中，與前述之實驗例不同，對於第1絕緣膜10a及第2絕緣膜14a任一而言均未進行圖案形成工程，而於此等上面各形成第2犧牲膜13及硬光罩膜15。
半導體基板1係例如為p型之單結晶矽基板。半導體基板1係經由未圖示之元件分離範圍而電性分離成記憶體單元範圍MCA與周邊電路範圍PCA。形成於記憶體單元範圍MCA之埋入閘極電極2及擴散層4係構成電晶體。另外，埋入閘極電極2係亦作為字元線而發揮機能。接觸塞6係加以連接於擴散層4之同時，在之後的 工程加以連接於電容器之下部電極。然而，對於第1層間絕緣膜5內係形成有未圖示之位元線。停止氮化矽膜8係例如，使用CVD法而形成於半導體基板1之全面。第1絕緣膜10a係例如，使用CVD法而加以形成。第1絕緣膜10a係使用濺鍍法或HDP(High Density Plasma)法而形成亦可。以濺鍍法或HDP法加以形成的膜係緻密性高，可較經由CVD法所形成的膜，降低經由溶液之蝕刻速度者。另外，與關連之半導體裝置之製造方法不同，在此時點未進行第1絕緣膜10a之圖案形成。
第2絕緣膜14a係以與第1絕緣膜10a同樣之方法加以形成。對於第2絕緣膜14a，亦在此時點未進行圖案形成。非晶質矽膜15a係例如，經由CVD法而形成為厚度1000nm。氧化矽膜15b係例如，經由CVD法以厚度50nm加以形成。非晶質碳膜15c係例如，經由電漿CVD法以厚度500nm加以形成。
有機光罩膜18係以光致抗蝕劑，矽含有反射防止膜等之層積膜加以形成。構成缸孔圖案19之各開口係對應於電容器形成位置。開口的直徑係40~80nm，鄰接之開口間的最接近間隔係可作為20~40nm。在配置如此之多數的開口之最密化圖案中，鄰接開口間之間隔，即，電容器間之間隔為窄，如關連之半導體裝置之製造方法，將直線狀的樑反覆配置於X方向，Y方向之情況係為困難。在本實施形態中，如後述於支持膜形成開口部，作為並非樑而以面支撐之構造。
接著，如圖3所示，將有機光罩膜18作為光罩，經由使用氧含有電漿之向異性乾蝕刻法，蝕刻非晶質碳膜15c。更且，將使用氟素含有電漿之氧化矽膜15b進行向異性乾蝕刻，將缸孔圖案19轉印於氧化矽膜15b。之後，除去有機光罩膜18，非晶質碳膜15c。接著，將氧化矽膜15b作為光罩而將非晶質矽膜15a進行向異性乾蝕刻，將缸孔圖案19轉印於非晶質矽膜15a。
接著，經由將氧化矽膜15b及非晶質矽膜15a作為光罩之向異性乾蝕刻法，依序蝕刻第2絕緣膜14a，第2犧牲膜13，第1絕緣膜10a，第1犧牲膜9，停止氮化矽膜8，形成缸孔20。經由此蝕刻，氧化矽膜15b及非晶質矽膜15a係消滅，露出有第2支持膜14a之上面。在此階段，第2支持膜之膜厚T5係成為130nm。另外，對於缸孔20之底面係露出有接觸塞6之上面。
接著，進行除去經由乾蝕刻之殘渣的濕洗淨，和作為接著實施之下部電極材料膜形成之前洗淨之經由氟酸(HF)含有溶液之濕處理。經由此濕處理而露出於缸孔20內之第2犧牲膜13及第1犧牲膜9則加以蝕刻於Y方向，將缸孔20加以擴寬。
在此，參照前述之圖1F。缸孔20係由位置於第1絕緣膜10a與第2絕緣膜14a之間而形成有上部電容器21A之上部電洞20A，和位置較第1絕緣膜10a為下方而形成有下部電容器21B之下部電洞20B加以構成。對於上部電洞20A係包含有形成於第2絕緣膜14a之最上層 電洞。另外，對於下部電洞20B係包含形成於停止氮化矽膜8之最下層電洞。最上層電洞係具有形成於氮化矽膜所成之第2絕緣膜14a之直徑L0。上部電洞20A係具有未摻雜氧化矽膜所成之第2犧牲膜13之直徑L1。另外，下部電洞20B係具有加以形成於BPSG膜所成之第1犧牲膜9，而接近於第1絕緣膜10a之位置的直徑L2與接近於停止氮化矽膜8之位置的直徑L3。最下層電洞係具有直徑L4。
在實施前述之濕蝕刻處理之前的階段中，有著L0=L1>L2>L3>L4之大小關係。當實施濕處理時，如前述，BPSG膜係蝕刻速度較未摻雜氧化矽膜為快之故而下部電洞20B之擴寬則相對性變大。另外，氮化矽膜係未被加以蝕刻。經由此，在各位置之直徑的大小關係成為L2>L1>L0>L3>L4，而接近於形成有下部電容器21B之下部電洞20B的第1絕緣膜10a之位置的直徑L2則變為最大。在形成缸孔20之階段中，L0及L1則為50nm，但在實施濕處理之階段中，L1則呈55nm，L2則呈60nm，L3則呈40nm地產生變化。最上層電洞及最下層電洞係因加以形成於氮化矽膜之故而未加以擴寬，而L0係為50nm，L4係為35nm而未有變化。在本實施形態中，因將缸孔20之直徑具有L2>L1>L0>L3>L4之大小關係而擴寬之故，可使下部電極之表面積增大而增大電容器之容量者。
接著，如圖4A所示，實施下部電極材料膜形成工程。即，於包含缸孔20之內面之半導體基板1全 面，形成下部電極材料膜21a。作為下部電極材料膜21a之材料而可使用氮化鈦(TiN)膜者。另外，對於下部電極材料膜21a之形成係可使用CVD法或ALD(Atomic Layer Deposition)法等。形成於缸孔20內之下部電極材料膜21a係具有：接近於第2絕緣膜14a之位置的膜厚T1，接近於第1絕緣膜10a之上面10b之位置之膜厚T2，接近於第1絕緣膜10a之下面之位置的膜厚T3，接近於停止氮化矽膜8之位置的膜厚T4。此等膜厚關係成為T1>T2>T3≧T4。例如，將T1的膜厚作為100%之情況，T2係成為呈85%，T3係成為呈82%，T4係成為呈81%之膜厚構成。
但如圖4B所示，對於位置於較第2絕緣膜14a為下方之缸孔20內部，對於電容器之特性確保，形成必要之膜厚之下部電極材料膜21a時，對於缸孔20之上端部係形成有具有T1之約2倍的膜厚T7之下部電極材料膜21a之擴寬部40。此係對於缸孔20之直徑變窄時對於缸孔20內部之成膜氣體分子的供給為不足之故而成膜速度變慢而言，而因在充分存在有成膜氣體分子之上端部中未產生成膜速度下降引起之構成，必然產生的現象。經由此，例如，T1則呈成為10nm地形成下部電極材料膜21a時，在第2絕緣膜14a之側面上端部之膜厚T7係成為18nm。T6係成為更厚之25nm。在本實施形態中，因最上層電洞直徑L0則成為50nm之故，缸孔開口部的直徑W5係成為縮窄成14nm者。
接著，如圖5A，圖5B，圖5C，圖5D，圖6A，圖6B，圖7A，圖7B，圖7C所示，實施第1支持膜14之形成工程。
首先，如圖5A所示，使用電漿CVD法而將氧化矽膜所成之保護膜22a形成於全面。保護膜22a之膜厚係例如做為100nm。由電漿CVD法而形成之保護膜22a係覆蓋性不佳之故，如圖5C，圖5D所示，對於缸孔20之內部係未加以形成，而成為閉塞上端部之狀態。保護膜22a係在以之後的工程而實施之光微影工程中，為了防止光致抗蝕劑所成之光罩膜則加以形成於缸孔20內而加以形成。因埋設有機物於縱橫比大之缸孔內時進行除去之情況則變為困難之故。
接著，於保護膜22a上，形成經由第2光微影工程而具有第1開口圖案之光罩膜23。如圖5B所示，對於周邊電路範圍PCA係形成有周邊開口24a，呈被覆記憶體單元範圍MCA地形成有光罩膜23。對於光罩膜23係例如，形成有OP11至OP61之6個第1開口。如參照圖1B所說明地，一個第1開口係於X方向具有寬度W1，於Y方向具有寬度W2。另外，一個第1開口係成為總括使相當於鄰接於X方向之4個下部電極所成之第1單位下部電極群的第1單位缸孔群，和相當於關於第1單位缸孔群而排列於Y方向而鄰接之4個下部電極所成之第2單位下部電極群的第2單位缸孔群加以露出之圖案構成。即，一個第1開口係呈跨越8個缸孔地加以形成。
圖5C係相當於圖5A所示第1電容器之範圍MC的擴大剖面圖。光罩膜23係呈於相當於下部電極C2之缸孔之Y方向的中央部位置有第1開口OP21之側面地加以形成。另外，圖5D係相當於圖5A所示第2電容器之範圍MD的擴大剖面圖。此情況，第1開口係因未加以形成之故，保護膜22a之上面係成為由光罩膜23所被覆之狀態。
接著，如圖6A所示，將光罩膜23作為光罩，經由使用氟素含有電漿之向異性乾蝕刻法，除去露出於周邊開口24a及第1開口OP11~OP61內之保護膜22a。經由此，對於第1開口內係露出有下部電極材料膜21a之上面。接著，經由使用氯含有電漿之向異性乾蝕刻而除去露出有上面之下部電極材料膜21a。之後，除去光罩膜23。經由此，保護膜22a及下部電極材料膜21a係成為轉印有第1開口圖案之新的保護膜22及新的下部電極材料膜21b。另外，對於周邊開口24a及第1開口OP21內係露出有第2絕緣膜14a之上面。另外，如圖6B所示，露出有下部電極C2之第2部分C2b之上面。對於第1開口OP11~OP61以外之範圍的第2絕緣膜14a上係成為殘存有下部電極材料膜21b之狀態。
接著，如圖7A，圖7B，圖7C所示，將保護膜22作為光罩，經由使用氟素含有電漿的向異性乾蝕刻法，除去露出有上面於周邊開口及第1開口OP11~OP61內之第2絕緣膜14a。經由此蝕刻，保護膜22亦同時被 蝕刻而消滅。經由此，形成第2絕緣膜14a所成之第1支持膜14。另外，對於周邊開口及第1開口內係露出有第2犧牲膜13之上面。對於第1開口內係形成有具有成為與第1支持膜14之上面14d拉平之上面C2bb的下部電極之第2部分C2b。
接著，如圖8A，圖8B所示，實施第2犧牲膜13之除去工程。經由氟酸含有溶液而全部除去露出有上面於周邊開口及第1開口內之第2犧牲膜13。如周知地，溶液蝕刻係因等向性之故，位置於第1支持膜14之下方的第2犧牲膜13亦容易被加以除去。經由此，露出有第1支持膜14之下面14c與第1絕緣膜10a之上面10b。另外，對於第1支持膜14之下方係形成有在所有的下部電極之外周連續之第1空洞30a。
接著，如圖9A所示，實施第2支持膜形成工程。將形成有下部電極材料21b於上面之第1支持膜14作為光罩，經由使用含有氯與氧之混合氣體電漿之向異性乾蝕刻，除去露出有上面於周邊開口及第1開口OP21，OP51內之第1絕緣膜10a。經由此，以與第1開口相同形狀，具有相同配置圖案，而形成有第1開口OP21，OP51與位置整合於Z方向之第2開口OP22，OP52。經由此，形成有氮化矽膜所成之第2支持膜10。
接著，參照圖9B。圖9B係構成第1電容器之下部電極C2之中，相當於上部電容器21A之範圍MC的擴大剖面圖。在第2支持膜10之形成工程中，如圖9B 所示，不僅氮化矽膜所成之第1絕緣膜10a，而形成於第1支持膜14之上面14d之下部電極材料膜21b亦同時被加以蝕刻。經由此，第1支持膜14之上面14d則露出，形成有接觸於第1支持膜14之側面的下部電極之第1部分C2a。更且，經由蝕刻氮化矽膜所成之第1支持膜14之上面14d及第1部分C2a之上面之時，對於第1支持膜14係形成有新的上面14b，而對於第1部分C2a係形成有新的第1上面C2aa。第1支持膜14之膜厚係從T5減少成T5a。另一方面，露出於第1開口OP21內之下部電極之第2部分C2b之上面亦被加以蝕刻，而形成有新的第2上面C2bb。第1上面C2aa係成為與第1支持膜14之上面14b拉平，而第2上面C2bb係形成於較第1支持膜14之上面14b為低之位置。
在本實施形態中，在第2支持膜10之形成工程，同時形成有各獨立於各缸孔20內之下部電極。
另外，在此蝕刻中，因於使用於蝕刻之電漿使氧含有之故，可氧化氮化鈦所成之下部電極之表面部分而除去者。因氮化矽膜及氧化矽膜係未被氧化之故，可選擇性地僅氧化氮化鈦所成之下部電極之表面部分而除去者。氮化鈦係不限於含於電漿環境中之氧離子，在未具有電荷之中性自由基亦可加以氧化。隨之，未限定於第1開口OP21內，而在第1開口OP21以外之範圍，位置於第1支持膜14之下方的下部電極所有的表面則被加以氧化。除去係在接下來之第1犧牲膜除去工程同時加以實施。經 由除去所氧化之氮化鈦之時，下部電極係產生退縮而寬度減少。經由此，可使位置於第1支持膜14之側面上端部的下部電極之第1部分C2a之擴寬部的寬度從T7減少為T7a者。
另外，位置於第1支持膜14之下方的第1部分C2a亦被加以退縮，T1係減少為T1a，而T2係減少為T2a。例如，第1支持膜14係從130nm之膜厚T5減少為100nm之膜厚之T5a。位置於第1支持膜14之側面上端部的第1部分C2a之擴寬部係從18nm之寬度T7減少為12nm之寬度T7a。另外，下部電極C2之第1部分C2a，及第2部分C2b係從10nm之寬度T1變化為7nm之寬度T1a，從9nm之寬度T2變化為6nm之寬度T2a。
接著，參照圖9C。圖9C係構成第2電容器之下部電極F2之中，相當於上部電容器21A之範圍MD的擴大剖面圖。基本構成係因與圖9B相同之故，重複之說明係放棄。在第2電容器中係因於第1開口內未露出有下部電極F2之故，下部電極之外周側面上端部係遍佈於全周而加以連接於第1支持膜14。隨之，構成一個下部電極F2之第1部分F2a之上面F2aa及第2部分F2b之上面F2bb之任一均成為與第1支持膜14之上面14b拉平。如前述，最上層電洞之直徑L0係為50nm，在形成有下部電極材料膜21b之狀態的缸孔上端開口之寬度W5係成為14nm。經由實施第2支持膜10之形成工程之時，而位置於第1支持膜14之側面上端部的下部電極F2之第1及第 2部分F2a，F2b之擴寬部係從18nm之寬度T7減少為12nm之寬度T7a。隨之，缸孔之上端開口的寬度W6係加以擴寬為26nm。經由此，在之後的工程即使形成有電容絕緣膜，缸孔上端開口係亦未有閉塞，而可於缸孔內形成上部電極者。
接著，如圖10所示，實施第1犧牲膜除去工程。使用氟酸含有溶液之濕蝕刻，藉由周邊開口及第2開口OP22，OP52而完全除去BPSG膜所成之第1犧牲膜。另外，在此第1犧牲膜除去工程，亦除去前述所氧化之氮化鈦。經由此，露出有第2支持膜10之下面10c與停止氮化矽膜8之上面。另外，對於第2支持膜10之下方係形成有在所有的下部電極之外周連續之第2空洞30b。
接著，如圖1A，圖1C，圖1D所示，實施電容絕緣膜及上部電極形成工程。於包含第1支持膜14之上面14b，下面14c，第2支持膜10之上面10b，下面10c，停止氮化矽膜8之上面，及各下部電極21之內外面之全表面，使用ALD法而形成電容絕緣膜25。電容絕緣膜25係可將氧化鋯作為主要構成物而形成者。電容絕緣膜25之膜厚係因以7nm而加以形成之故，如圖1D所示，缸孔20之上端開口部係未閉塞。如前述，形成電容絕緣膜25之前的上端開口部之寬度W6係因成為26nm之故，在形成電容絕緣膜25之階段，亦存在有12nm之寬度的上端開口。隨之，呈被覆電容絕緣膜25地形成之上部電極26係至少可以6nm之膜厚形成於缸孔20內者。 經由此，可形成電容器者。然而，上部電極26係對於為了作為電極而發揮機能係至少必須為5nm，在較5nm為小之膜厚中，作為電容器而使其發揮機能之情況則變為困難。
接著，如圖1A所示，經由光微影法與乾蝕刻法而除去形成於周邊電路範圍PCA之上部電極。接著，將第2層間絕緣膜27形成於全面之後，平坦化表面。接著，於第2層間絕緣膜27形成貫孔插塞28，更形成上層配線29而可製造DRAM者。
以上，對於本發明之理想的實施形態已做過說明，但本發明係並不限定於上述之實施形態，而可在不脫離本發明之主旨的範圍做各種變更，而此等亦當然包含於本發明之範圍內者。例如，將Y方向作為第1方向，將X方向作為第2方向，但替換方向亦為相同。另外，成膜方法或蝕刻方法，材料，尺寸等係不過是單純之例示，而此等係應加以適宜選擇者。
如以上說明，如根據本實施形態，沿著平行於半導體基板表面之第1方向及垂直於第1方向之第2方向加以配列之複數的下部電極之中，因使將鄰接於第2方向之4個下部電極作為單位下部電極群而排列於第1方向而鄰接之2個單位下部電極群，總括加以露出地構成開口圖案之故，可使支持膜所具有的壓力緩和而迴避下部電極之扭曲，而防止鄰接之下部電極產生短路之問題者。
另外，位置於第2支持膜上之上部電容器之 下部電極之膜厚則因呈在接近於第2支持膜之位置成為最薄地使下部電極側面及上面退縮之故，可擴大位置於缸孔上端部之下部電極之開口部的直徑，而可迴避閉塞而構成電容器者。
本申請係主張於2012年12月12日所提出申請之日本申請特願2012-271555號作為基礎之優先權，其揭示之所有包含於此。
OP11、OP21、OP31、OP41、OP51、OP61‧‧‧第1開口
OP12、OP22、OP32、OP42、OP52、OP62‧‧‧第2開口
PCA‧‧‧周邊電路範圍
MCA‧‧‧記憶體單元範圍
A1~A8‧‧‧下部電極
B1~B8‧‧‧下部電極
C1~C8‧‧‧下部電極
D1~D8‧‧‧下部電極
E1~E8‧‧‧下部電極
F1~F8‧‧‧下部電極
G1~G8‧‧‧下部電極
H1~H8‧‧‧下部電極
W1、W2、W3、W4‧‧‧間距

Claims (28)

  1. 一種半導體裝置，其特徵為包含：沿著平行於半導體基板表面之第1方向及垂直於前述第1方向之第2方向而配列於前述半導體基板上，且延伸存在於垂直於前述半導體基板表面之第3方向的複數之下部電極，和配置於對應於前述複數之下部電極之上端部的位置，具有複數之第1開口的第1支持膜，和有關於前述第3方向而配置於對應於前述複數之下部電極中間之位置，具有複數之第2開口之第2支持膜，和被覆前述複數之下部電極表面之電容絕緣膜，和被覆前述電容絕緣膜表面之上部電極，前述複數之第1開口與前述複數之第2開口係以同一的圖案而平面性地做位置整合，且配置於重疊在前述第3方向之位置，各前述複數之第1開口及前述複數之第2開口係前述複數之下部電極之中，使將鄰接於前述第2方向之4個下部電極作為單位下部電極群而鄰接於前述第1方向之含於2個單位下部電極群的8個下部電極各自之一部分，總括呈位置於前述第1開口及前述第2開口之各開口內地加以構成者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，各前述複數之下部電極係平面視環形狀，前述複數之下部電極係有關前述第1方向及前述第2方向，以相等之配置間距加以配置， 各前述複數之第1開口係以具有擁有相等於前述配置間距之3倍的長度之長度，延伸存在於前述第2方向之長邊，和擁有相等於前述配置間距之長度，延伸存在於前述第1方向之短邊的矩形加以構成者。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，含於前述單位下部電極群之4個下部電極之中，位置於兩端之2個前述下部電極係在對應之前述第1開口之角落部中與前述第1開口在平面視具有重疊，而位置於中央之2個前述下部電極係在對應之前述第1開口之長邊上與前述第1開口在平面視具有重疊者。
  4. 如申請專利範圍第1項乃至第3項任一項記載之半導體裝置，其中，各前述複數之第1開口係在平面視中，在角落部與4個前述下部電極之各自的上面重疊，在長邊上呈與4個之前述下部電極之各自的上面重疊地，跨越8個前述下部電極而加以配置者。
  5. 如申請專利範圍第2項記載之半導體裝置，其中，鄰接於前述第2方向之前述複數的第1開口係加以配置於一直線上，且鄰接之2個前述第1開口之間隔係相等於前述配置間距者。
  6. 如申請專利範圍第2項記載之半導體裝置，其中，前述複數之第1開口係呈加以配置於配列於前述第1方向之2以上之前述第1開口之間隔則僅相等於前述配置間距，而鄰接於前述第2方向之前述第1開口則僅相等於前述配置間距之2倍之距離相互偏移於前述第1方向之位 置地，配置成鋸齒狀者。
  7. 如申請專利範圍第1項乃至第6項任一項記載之半導體裝置，其中，各前述複數之第1開口之前述第2方向的中心線係未與最接近且鄰接於前述第1方向之其他的第1開口交叉者。
  8. 如申請專利範圍第1項乃至第7項任一項記載之半導體裝置，其中，前述複數之第1開口係沿著前述第2方向而配置2以上之前述第1開口所構成之複數之開口列則放置間隔而加以配置於前述第1方向，且沿著前述第1方向而排列於一直線上之前述第1開口則呈含於加以配置於一處於前述第1方向之前述開口列地加以配置者。
  9. 如申請專利範圍第1項記載之半導體裝置，其中，前述半導體裝置係具有記憶體單元範圍與周邊電路範圍，前述第1支持膜及前述第2支持膜係加以連接於位置在前述記憶體單元範圍內之前述複數之下部電極之所有，加以構成為連續之面狀者。
  10. 一種半導體裝置，其特徵為由包含：延伸存在於垂直在半導體基板表面之第3方向之複數的下部電極，和配置於對應於前述複數之下部電極之上端部的位置，具有矩形之第1開口的第1支持膜，和配置於對應於前述複數之下部電極之第3方向中間的位置，具有矩形之第2開口的第2支持膜，和被覆前述複數之下部電極表面之電容絕緣膜，和被覆前述電容絕緣膜表面之上部電極， 前述複數之下部電極，前述電容絕緣膜及前述上部電極係構成電容器群，前述電容器群係包含：在平面視中，配置於前述第1開口的邊上，而前述下部電極之外周側面的一部分則加以連接於前述第1支持膜之第1電容器，和未露出於前述第1開口內而前述下部電極之外周側面之所有則加以連接於前述第1支持膜之第2電容器，構成前述第1電容器之前述下部電極之上面係具有：成為與前述第1支持膜之上面拉平之第1上面，和較前述第1支持膜之上面為低之第2上面者。
  11. 如申請專利範圍第10項記載之半導體裝置，其中，各前述複數之下部電極係在平面視中具有環狀的上面，前述第1上面係位置於前述第1開口外之前述下部電極之一部分上面，而前述第2上面係位置於前述第1開口內之前述下部電極之其他一部分上面者。
  12. 一種半導體裝置，其特徵為包含：連接於配置在半導體基板上之接觸塞之上面而延伸存在於垂直於前述半導體基板表面之第3方向的下部電極，和連接於前述下部電極之上端部外周之第1支持膜，和連接於前述下部電極之第3方向之中間部外周之第2支持膜，和被覆前述下部電極表面之電容絕緣膜，和被覆前述電容絕緣膜表面之上部電極， 前述下部電極，前述電容絕緣膜及前述上部電極係構成電容器，前述電容器係包含：位置於前述接觸塞上面與前述第2支持膜之間的下部電容器，和位置於前述第2支持膜下面與前述第1支持膜之上面之間的上部電容器，將在接近於前述上部電容器之前述第1支持膜之位置的前述下部電極之膜厚作為T1a，而在將在接近於前述上部電容器之前述第2支持膜之位置的前述下部電極之膜厚作為T2a，將在接近於前述下部電容器之前述第2支持膜之位置的前述下部電極之膜厚作為T3，將在接近於前述下部電容器之前述接觸塞之位置的前述下部電極之膜厚作為T4之情況，前述T2a則最小。
  13. 如申請專利範圍第12項記載之半導體裝置，其中，更具備圍繞前述下部電容器之底部的停止氮化矽膜，對於做為將在對應於前述上部電容器之前述第1支持膜的位置之前述下部電極之外徑作為L0，將前述上部電容器之前述第1支持膜與前述第2支持膜之間的前述下部電極之外徑作為L1，將在接近於前述下部電容器之前述第2支持膜的位置之前述下部電極之外徑作為L2，將在接近於前述下部電容器之前述停止氮化矽膜的位置之下部電極之外徑作為L3之情況，前述L2則為最大者。
  14. 一種半導體裝置之製造方法，其特徵為具有：於半導體基板上，依序形成停止氮化矽膜，第1犧牲膜，第 1絕緣膜，第2犧牲膜及第2絕緣膜的工程，和形成貫通前述第2絕緣膜，前述第2犧牲膜，前述第1絕緣膜，前述第1犧牲膜及前述停止氮化矽膜之缸孔的工程，和擴寬前述缸孔之工程，和於包含前述缸孔之內表面之全面形成下部電極材料膜之工程，和於前述下部電極材料膜之上面形成保護膜之工程，和於前述保護膜，形成至少一部分維持構成前述缸孔之內表面之一部分的前述第2絕緣膜表面與前述下部電極材料膜之連接的第1開口圖案之工程，和將前述保護膜作為光罩，形成第1開口於前述第2絕緣膜而形成第1支持膜之工程，和通過前述第1開口而除去前述第2犧牲膜之工程，和經由將前述第1支持膜作為光罩之向異性乾蝕刻而於前述第1絕緣膜形成與第1開口同樣圖案所成之第2開口，形成第2支持膜之同時，除去形成於前述第1支持膜上面之下部電極材料膜而於前述缸孔內形成連接有外周側面於前述第1支持膜及前述第2支持膜之下部電極的工程，和通過前述第2開口而完全除去前述第1犧牲膜之工程，形成前述第2開口之工程係包含使前述下部電極之上部側面退縮之同時，挖掘前述第1支持膜上面及前述下部 電極上面之工程者。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，擴寬前述缸孔之工程係對於作為對於做為將在前述第1支持膜與前述第2支持膜之間的缸孔直徑作為L1，將在前述第2支持膜與前述停止氮化矽膜之間，接近於前述第2支持膜之位置的缸孔直徑作為L2，將在接近於前述停止氮化矽膜之位置的缸孔直徑作為L3之情況，前述L2則呈成為最大地加以擴寬者。
  16. 如申請專利範圍第14項或第15項記載之半導體裝置之製造方法，其中，在形成前述第2開口之工程中的前述下部電極之上部側面的退縮係對於將在前述第1支持膜與前述第2支持膜之間，接近於前述第1支持膜之位置的前述下部電極之膜厚作為T1a，將在前述第1支持膜與前述第2支持膜之間，接近於前述第2支持膜之位置的前述下部電極之膜厚作為T2a，將在前述第2支持膜與前述停止氮化矽膜之間，接近於前述第2支持膜之位置的前述下部電極之膜厚作為T3，將在接近於前述停止氮化矽膜之位置的下部電極之膜厚作為T4之情況，前述T2a則呈成為最小地加以形成者。
  17. 如申請專利範圍第14項乃至第16項任一項記載之半導體裝置之製造方法，其中，前述第2開口係與前述第1開口圖案相同之形狀，且具有相同佈局，加以形成於位置整合於垂直在前述半導體基板表面之第3方向而重疊之位置者。
  18. 如申請專利範圍第14項乃至第17項任一項記載之半導體裝置之製造方法，其中，形成前述缸孔之工程係呈形成沿著各平行於前述半導體基板表面之第1方向及垂直於前述第1方向之第2方向加以配列形成之複數之缸孔地加以進行，前述下部電極係對應於各前述複數之缸孔而加以複數形成者。
  19. 如申請專利範圍第18項記載之半導體裝置之製造方法，其中，前述第1開口圖案係在平面視中，將鄰接於前述第2方向之4個下部電極作為單位下部電極群，呈總括使含於鄰接於前述第1方向之2個單位下部電極群之8個下部電極各自之一部分位置於前述第1開口內地加以形成者。
  20. 如申請專利範圍第18項或19項記載之半導體裝置之製造方法，其中，前述下部電極係其上面則呈成為平面視環形狀地加以形成者。
  21. 如申請專利範圍第18項乃至第20項任一項記載之半導體裝置之製造方法，其中，前述複數之缸孔係有關前述第1方向及前述第2方向，以相等之配置間距加以形成，前述第1開口係以具有延伸存在於擁有前述配置間距之3倍的長度之第2方向之長邊，和擁有相等於前述配置間距之長度，延伸存在於前述第1方向之短邊的矩形加以形成者。
  22. 如申請專利範圍第19項記載之半導體裝置之製造方法，其中，含於前述單位下部電極群之4個前述下部電極之中，位置於兩端的2個前述下部電極則在前述第1開口的角落部與前述第1開口在平面視呈重疊地加以形成，而位置於中央之2個前述下部電極則前述第1開口的長邊上與前述第1開口在平面視呈重疊地加以形成者。
  23. 如申請專利範圍第18項乃至第22項任一項記載之半導體裝置之製造方法，其中，前述第1開口係在平面視中，在角落部與4個前述下部電極之各自的上面重疊，在長邊上呈與4個之前述下部電極之各自的上面重疊地，跨越8個前述下部電極而加以形成者。
  24. 如申請專利範圍第18項乃至第23項任一項記載之半導體裝置之製造方法，其中，前述第1開口之形成係複數之前述第1開口則呈有關前述第2方向以相等於前述配置間距之間隔加以配置於一直線上地加以進行者。
  25. 如申請專利範圍第18項乃至第24項任一項記載之半導體裝置之製造方法，其中，前述第1開口之形成係2個以上之前述第1開口則呈有關前述第1方向以相等於前述配置間距之間隔加以配置，且鄰接於第2方向之前述第1開口則加以配置於僅相等於前述配置間距之2倍的距離相互偏移於前述第1方向之位置地，配置複數之前述第1開口成鋸齒狀地加以進行者。
  26. 如申請專利範圍第18項乃至第25項任一項記載之半導體裝置之製造方法，其中，前述第1開口之形成係 複數之前述第1開口之各自之前述第2方向的中心線則呈未與最接近且鄰接於前述第1方向之其他的第1開口交叉地加以進行者。
  27. 如申請專利範圍第18項乃至第26項任一項記載之半導體裝置之製造方法，其中，前述第1開口之形成係沿著前述第2方向而配置複數之前述第1開口所構成之複數之開口列則放置間隔而加以配置於前述第1方向，且沿著前述第1方向而排列於一直線上之前述第1開口則呈含於加以配置於一處於前述第1方向之前述開口列地加以進行者。
  28. 如申請專利範圍第14項乃至第27項任一項記載之半導體裝置之製造方法，其中，前述第1支持膜及前述第2支持膜係呈加以連接於位置在一個記憶體單元範圍內之所有的下部電極地加以形成者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI823360B (zh) * 2021-04-29 2023-11-21 南韓商三星電子股份有限公司 半導體記憶體裝置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101934093B1 (ko) * 2012-08-29 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10020265B2 (en) * 2015-12-17 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US10020360B1 (en) * 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory
CN108206174A (zh) * 2017-12-28 2018-06-26 睿力集成电路有限公司 电容器、电容器制造方法及半导体存储器
US11211385B2 (en) * 2020-02-25 2021-12-28 Nanya Technology Corporation Semiconductor device and manufacturing method thereof
US11227866B2 (en) * 2020-03-18 2022-01-18 Micron Technology, Inc. Semiconductor device including capacitor and method of forming the same
US11688611B2 (en) * 2020-07-20 2023-06-27 Nanya Technology Corporation Method for manufacturing a capacitor
TWI822048B (zh) * 2022-05-19 2023-11-11 華邦電子股份有限公司 半導體裝置及其製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001057413A (ja) * 1999-06-11 2001-02-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7125781B2 (en) * 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
JP2007180493A (ja) * 2005-11-30 2007-07-12 Elpida Memory Inc 半導体装置の製造方法
JP2010262989A (ja) * 2009-04-30 2010-11-18 Elpida Memory Inc 半導体装置の製造方法
JP2011108823A (ja) * 2009-11-17 2011-06-02 Elpida Memory Inc 半導体装置及びその製造方法
JP2011146428A (ja) * 2010-01-12 2011-07-28 Elpida Memory Inc 半導体装置およびその製造方法
JP2012209350A (ja) * 2011-03-29 2012-10-25 Elpida Memory Inc 半導体装置の製造方法
JP2013030557A (ja) * 2011-07-27 2013-02-07 Elpida Memory Inc 半導体装置の製造方法
WO2014091947A1 (ja) * 2012-12-12 2014-06-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI823360B (zh) * 2021-04-29 2023-11-21 南韓商三星電子股份有限公司 半導體記憶體裝置

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