TW201448215A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明係一種半導體裝置及其製造方法，其中，具有：加以配置於第1活性範圍內而埋設延伸存在於第1方向之第1~第3凹槽之第1~第3閘極電極，和位置於第1凹槽與第2凹槽之間的第1半導體柱，和位置於第2凹槽與第3凹槽之間的第2半導體柱，和將第1及第2閘極電極作為雙閘極電極之第1縱型電晶體，和將第2及第3閘極電極作為雙閘極電極之第2縱型電晶體，第2閘極電極係共用於第1縱型電晶體與第2縱型電晶體者作為特徵之半導體裝置。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法。
從以往，作為對應於細微化之半導體裝置，使用有縱型電晶體。縱型電晶體係於從半導體基板的主面延伸於垂直方向之半導體柱之側面上，設置閘極絕緣膜及閘極電極，再於半導體柱之上下設置源極及汲極者。
縱型電晶體係經由將柱徑作為某種程度細化之時，成為可實現完全空泛化型之半導體裝置者。完全空泛化型之半導體裝置係S係數為小，可減小臨界值電壓Vt之不均者。經由此，可實現低電壓．高性能之半導體裝置者。另外，為二次元構造之故，可縮小其占有面積，對於裝置之縮小化亦相當有利。
對於專利文獻1(日本特開2012-89772號公報)係揭示有使用縱型電晶體之半導體裝置。在此半導體裝置中，於半導體柱之附近設置有模擬柱，而連續於半導體柱及模擬柱之側面上而加以設置有閘極電極。另外，對 於模擬柱之側面上的閘極電極而言，採取閘極接點。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2012-89772號公報
從以往，縱型電晶體係使用於DRAM(Dynamic Random Access Memory)之周邊電路範圍。此縱型電晶體之半導體柱係經由在平面視呈成為略正方形地加工半導體基板之時而形成者。因此，半導體柱之形成工程係與DRAM之記憶體單元範圍之形成工程的整合性差，必須與記憶體單元範圍之形成工程另外地設置半導體柱之形成工程。特別是對於半導體裝置之細微化進展，另外設置半導體柱之形成工程之情況，係大幅度地增大有製造成本，而成為大的缺點。
另外，縱型電晶體之閘極電極係在形成導電膜於半導體基板上之後，由進行回蝕而於半導體柱之側面上，使導電膜殘留者而形成。此時，因應對於縱型電晶體之下部擴散層之接觸，或與元件分離範圍之距離，成為任意之閘極間隔。因此，閘極電極用之導電膜的回蝕之均一性的控制則成為困難。其結果，對於回蝕後之導電膜(閘極電極)之上面高度產生有不均，而成為使縱型電晶體之 裝置特性下降之原因。
一實施形態係有關具有：配置於半導體基板內之第1活性範圍，和配置於前述第1活性範圍內，具有各作為平行而延伸存在於第1方向之第1側面與第2側面之第1凹槽，和配置於前述第1活性範圍內，具有各作為平行而延伸存在於第1方向之第3側面與第4側面之第2凹槽，和配置於前述第1活性範圍內，具有各作為平行而延伸存在於第1方向之第5側面與第6側面之第3凹槽，和埋設在前述第1凹槽之第1閘極電極，和埋設在前述第2凹槽之第2閘極電極，和埋設在前述第3凹槽之第3閘極電極，和位置於前述第1凹槽與前述第2凹槽之間，共有前述第2側面及前述第3側面之第1半導體柱，和位置於前述第2凹槽與前述第3凹槽之間，共有前述第4側面及前述第5側面之第2半導體柱，前述第1半導體柱係構成將前述第1閘極電極與前述第2閘極電極作為雙閘極電極之第1縱型電晶體，前述第2半導體柱係構成將前述第2閘極電極與前述第3閘極電極作為雙閘極電極之第2縱型電晶體，前述第2閘極電極係共有於前述第1縱型電晶體與前述第2縱型電晶體者作為特徵之半導體裝置。
其他的實施形態係有關一種半導體裝置，其特徵為具有第1範圍與第2範圍之半導體裝置，前述第1範圍係具備：由半導體所成之第1活性範圍，和在前述第1活性範圍內延伸存在於第1方向之3個以上之凹槽A，和具有依序加以設置於鄰接之前述凹槽A的內面上之2個第1閘極絕緣膜及2個閘極電極A，與由位置於鄰接之前述凹槽A之間的前述第1活性範圍加以構成之半導體柱A，與設置於前述半導體柱A之上部的上部擴散層，與加以設置於位置於鄰接之前述凹槽A之下方的第1活性範圍內之2個下部擴散層之複數的縱型電晶體，前述第2範圍係具備：具有延伸存在於與前述第1方向交叉之第3方向，由半導體所成之第2活性範圍，和在前述第2活性範圍內延伸存在於前述第1方向之凹槽B，和依序加以設置於前述凹槽B之內面上的第2閘極絕緣膜及閘極電極B，和加以設置於夾持前述凹槽B之前述第2活性範圍內之上部的1對之單元擴散層之單元電晶體，位置於鄰接之縱型電晶體之間的前述閘極電極A係共有於鄰接之縱型電晶體者。
其他的實施形態係有關一種半導體裝置之製造方法，其特徵為具有：同時形成位置於第1範圍而由半導體所成之第1活性範圍，和位置於第2範圍而由延伸存在於第3方向之半導體所成之第2活性範圍之工程，和經由離子注入不純物於第1及第2範圍之全面之時，同時於前述第1活性範圍之表面形成上部擴散層，而於前述第2活性範圍的表面形成單元擴散層之工程，和將在前述第1活性範圍內，延伸存在於交叉於前述第3方向之第1方向的3個以上凹槽A，與由鄰接之前述凹槽A之間的前述第1活性範圍所成之半導體柱A，與在前述第2活性範圍內，延伸存在於第1方向之凹槽B，與由夾持前述凹槽B之前述第2活性範圍所成之1對之半導體柱B，與於前述1對之半導體柱B上部，將1對之單元擴散層同時形成之工程，和經由注入不純物於前述凹槽A之底部之時而形成下部擴散層之工程，和於前述凹槽A之內面上同時形成第1閘極絕緣膜，和於前述凹槽B內面上形成第2閘極絕緣膜之工程，和同時形成埋設在前述凹槽A內之閘極電極A，和埋設在前述凹槽B內之閘極電極B之工程者。
經由作為埋設在預先所限定之空間的凹槽的 埋入閘極電極之時，無須使用為了閘極電極形成之全面回蝕法。隨之，可迴避因回蝕引起之加工的不均一性而構成均一高度之閘極電極者。因對於第1範圍係可實現雙閘極構成之縱型電晶體之故，而可使電晶體的特性提升者。另外，因將第1範圍之電晶體及第2範圍之電晶體作為同時使用埋入閘極電極之構成之故，經由同時形成第1凹槽及第2凹槽之時，可降低半導體裝置之製造工程者。其結果，可使製造成本降低者。
1‧‧‧半導體基板
1a、1aa、1ab、1AA、1AB‧‧‧周邊活性範圍(第1活性範圍)
1a1、1a2‧‧‧周邊活性範圍的邊
1aj、1af、1ag、1ah、1ai、1aj、1ak‧‧‧周邊凹槽的側面
1AC‧‧‧n晶圓基板
1b‧‧‧單元活性範圍(第2活性範圍)
1c、1ca、1cb、1cc、1cd、1ce‧‧‧周邊矽柱(半導體柱)
1da、1db、1dc‧‧‧單元矽柱單元
1e‧‧‧矽基板的上面
2a‧‧‧周邊元件分離範圍
2b‧‧‧單元第1元件分離範圍
2ca、2cb‧‧‧單元第2元件分離範圍
3‧‧‧矽氧化膜
4‧‧‧矽氮化膜
5‧‧‧非晶質碳膜
5A‧‧‧硬光罩膜
6‧‧‧第1有機膜
6a、6b‧‧‧光罩圖案
9a‧‧‧周邊擴散層
9aa、9ab、9ah、9ai‧‧‧上部擴散層
9ac、9ad、9ae、9af、9ag‧‧‧下部擴散層
9b‧‧‧單元擴散層
9ba‧‧‧單元第1擴散層(位元線擴散範圍)
9bb‧‧‧單元第2擴散層(電容擴散層範圍)
10‧‧‧犧牲膜
10a、10aa、10ab‧‧‧周邊側壁部
10b、10ba、10bb‧‧‧單元側壁部
11‧‧‧第2有機膜
12a、12a1、12a2、12a3、12a4‧‧‧周邊凹槽(凹槽A)
12aa‧‧‧配線連接孔
12b、12ba、12bb‧‧‧單元凹槽(凹槽B)
13a‧‧‧周邊閘極絕緣膜(第1閘極絕緣膜)
13b‧‧‧單元閘極絕緣膜(第2閘極絕緣膜)
14a、14a1、14a2、14a3、14a4、14a5、14a6‧‧‧周邊閘極電極(閘極電極A)
14b、14ba、14bb‧‧‧單元閘極電極(閘極電極B)
14b’‧‧‧埋入配線
15‧‧‧矽氮化膜
15a‧‧‧周邊間隙絕緣膜
15b‧‧‧單元間隙絕緣膜
16‧‧‧側壁絕緣膜
19‧‧‧矽氮化膜
19a‧‧‧開口
20a、20a1、20a2‧‧‧周邊上部接觸塞(第1接觸塞)
20b‧‧‧單元上部接觸塞
20c‧‧‧電容接觸塞
20d1、20d2‧‧‧配線接觸塞
20d3‧‧‧閘極接觸部
20d4、20d5‧‧‧上部接觸塞
20e‧‧‧位元接觸塞
21‧‧‧第1層間絕緣膜
23a1、23a2、23a4、23a6、23a7‧‧‧周邊配線
23a3‧‧‧閘極供電配線
23b‧‧‧位元線
23ba‧‧‧位元連接孔
24‧‧‧第2層間絕緣膜
29‧‧‧電容器
29a‧‧‧下部電極
29b‧‧‧上部電極
40a、40aa、40ab、40ac、40a1、40a2、40a3‧‧‧周邊開口
40b、40ba、40bb‧‧‧單元開口
100‧‧‧記憶體單元範圍
200‧‧‧周邊電路範圍
Tr1、Tr1a、Tr1b、Tr1ab、Tr1c、Tr1d、Tr1e、Tr1f、Tr1ef、Tr1g、Tr1h、Tr1gh‧‧‧周邊電晶體(第1電晶體)
Tr2a、Tr2b‧‧‧單元電晶體
圖1係顯示第1實施例之半導體裝置之第1範圍的周邊電路範圍的圖。
圖2係顯示第1實施例之半導體裝置之第2範圍的記憶體單元範圍的圖。
圖3係顯示第1實施例之半導體裝置之製造方法的圖。
圖4係顯示第1實施例之半導體裝置之製造方法的圖。
圖5係顯示第1實施例之半導體裝置之製造方法的圖。
圖6係顯示第1實施例之半導體裝置之製造方法的圖。
圖7係顯示第1實施例之半導體裝置之製造方法的 圖。
圖8係顯示第1實施例之半導體裝置之製造方法的圖。
圖9係顯示第1實施例之半導體裝置之製造方法的圖。
圖10係顯示第1實施例之半導體裝置之製造方法的圖。
圖11係顯示第1實施例之半導體裝置之製造方法的圖。
圖12係顯示第1實施例之半導體裝置之製造方法的圖。
圖13係顯示第2實施例之半導體裝置之製造方法的圖。
圖14係顯示第2實施例之半導體裝置之製造方法的圖。
圖15係顯示第2實施例之半導體裝置之製造方法的圖。
圖16係顯示第3實施例之半導體裝置及其製造方法的圖。
圖17係顯示第4實施例之半導體裝置的圖。
圖18係顯示第5實施例之半導體裝置的圖。
本實施形態係有關具有包含邏輯電路之周邊 電路範圍(第1範圍)與記憶體單元範圍(第2範圍)的半導體裝置，及其製造方法。在本實施形態之半導體裝置及其製造方法中，將周邊電路範圍內之周邊凹槽(凹槽A)，和記憶體單元範圍內之單元凹槽(凹槽B)，呈相互平行延伸存在於第1方向地同時加以形成。隨之，如以往的製造方法，無須個別形成周邊電路範圍與記憶體單元範圍，而可降低半導體裝置之製造工程者。其結果，可使製造成本降低者。然而，周邊凹槽與單元凹槽係同時加以形成之故，典型來說，周邊凹槽與單元凹槽之深度係成為相同。
周邊凹槽係將周邊活性範圍(第1活性範圍)，呈從第1方向之一方的端部至另一方的端部為止作為延伸存在地加以設置，在平面視中，將周邊活性範圍呈橫切於第1方向地加以設置。周邊凹槽係加以設置3個以上，而位置於鄰接之周邊凹槽間的周邊活性範圍係構成周邊半導體柱(半導體柱A)。周邊半導體柱係構成縱型電晶體。周邊半導體柱係在平面視，在從在周邊活性範圍之第1方向的一方端部至另一方端部為止之範圍而加以構成，其第1方向之長度係與周邊活性範圍之第1方向的長度一致。典型來說，周邊半導體柱之平面視形狀係與其第1方向的長度做比較，與第1方向垂直之第2方向的長度則變短。對此而言，構成以往之縱型電晶體之半導體柱係在平面視，加以形成於活性範圍之內部(呈未含活性範圍之端部)，在平面視成為正方形或接近於正方形之矩形。 即，以往之半導體柱係在平面視，從在活性範圍之特定方向的一方端部至另一方端部為止之範圍未加以構成。隨之，在此點中，本實施形態之半導體柱係與以往之半導體柱不同。周邊凹槽之寬度係為單元凹槽之寬度的1倍以上，3倍以下者為佳。另外，周邊半導體柱之第2方向的寬度係為周邊凹槽之深度的一半以下之長度者為佳。經由周邊凹槽及周邊半導體柱之寬度則位於此等範圍內之時，可作為充分對應於細微化之半導體裝置者。
另外，閘極電極A係因埋設導體於周邊凹槽內而加以構成之故，對於經由回蝕而使導體之上面後退於下方之情況，係成為僅回蝕形成於周邊凹槽內之所限定之空間的導體者。隨之，因未使用如記載於專利文獻之全面回蝕之故，可容易地控制回蝕之均一性者。其結果，可降低回蝕後之閘極電極之上面高度的不均，而使縱型電晶體之特性提升者。
周邊電晶體(縱型電晶體)係具有：半導體所成之周邊活性範圍，和鄰接之2個周邊凹槽，和位置於2個周邊凹槽之間之半導體柱，和依序加以設置於周邊凹槽內面之周邊閘極絕緣膜(第1閘極絕緣膜)及周邊閘極電極(閘極電極A)，和加以設置於半導體柱之上部之上部擴散層，和加以設置於半導體柱之下部的下部擴散層。即，周邊電晶體係成為具有加以設置於半導體柱之相互對向之兩側面(鄰接之凹槽A之相互對向之內壁側面)上之周邊閘極絕緣膜及周邊閘極電極的雙閘極構造。對於周邊 電晶體為ON狀態時，於半導體柱之垂直方向全體形成有通道。
然而，在本發明中，周邊凹槽係如為3個以上，其數量係無特別加以限定。例如，將周邊凹槽設置N個(N係偶數)之情況，可於鄰接之第2的凹槽之間，形成(N-1)個之半導體柱者。另外，(N-1)個之半導體柱之中，(N-2)個之半導體柱則成為構成縱型電晶體者。
另一方面，單元電晶體係具有：延伸存在於傾斜於第2方向之第3方向而由半導體所成之單元活性範圍(第2活性範圍)，和呈延伸存在於與第3方向交叉之第1方向地加以設置於單元活性範圍內之單元凹槽(凹槽B)，和依序加以設置於單元凹槽之內面的單元閘極絕緣膜(第2閘極絕緣膜)及單元閘極電極(閘極電極B)，和加以設置於夾持單元凹槽之單元活性範圍之各上部的1對之單元擴散層。加以形成於單元凹槽內之單元閘極電極係構成埋入閘極電極。對於單元電晶體為ON狀態時，沿著單元凹槽內面而夾持單元凹槽之1對之單元擴散層之中，從一方的單元擴散層至另一方之單元擴散層為止形成有通道。
在本實施形態中，理想係周邊及單元閘極絕緣膜係使用相同材料而同時加以形成，周邊閘極電極與單元閘極電極係使用相同材料而同時加以形成為佳。經由此，可縮短工程數，更降低半導體裝置之製造成本者。
單元閘極電極係未更進行處理而作為與周邊 閘極電極相同上面的高度亦可，而亦追加回蝕而將其上面作為較周邊閘極電極之上面為低。
在本實施形態中，周邊電路範圍係更具有：呈圍繞周邊活性範圍地加以設置之周邊元件分離範圍，和加以電性連接於將第1方向延伸存在至周邊元件分離範圍內為止之各周邊閘極電極的接觸塞，和共通於各接觸塞而加以連接之1個閘極供電配線層。在此實施形態中，與加以設置有接觸塞於設置在模擬柱之周圍的閘極電極上的專利文獻1之半導體裝置不同，於延伸存在至元件分離範圍上為止之周邊閘極電極上，加以設置有接觸塞。經由將如此對於閘極電極之接觸部分作為單純之構造之時，可使產率提升者。
以下，參照附加圖面同時，對於本發明之理想的實施例加以詳細說明。然而，此等實施例係為了更深一層理解本發明所顯示之具體例，而本發明係並非有任何限定於此具體例者。另外，對於同一構件係附上同一符號，省略或簡略化說明。另外，對於同一構件係適宜省略符號。然而，在以下說明所使用之圖面係模式性的圖，而長度，寬度，及厚度之比率等係不限定與實際的構成相同。另外，在以下說明所例示的材料，尺寸等係為一例，本發明並不一定局限於此，在不變更其內容之範圍可做適宜變更而實施者。
然而，在以下的實施例中，加以形成於「周邊電路範圍」及「記憶體單元範圍」之下記各構造係作為 相當於記載於申請專利範圍之下記用語者而加以說明。
(1)周邊電路範圍
．下記實施例之「周邊電路範圍」係相當於記載於申請專利範圍之「第1範圍」。
．下記實施例之形成於周邊電路範圍之活性範圍係相當於記載於申請專利範圍之「第1活性範圍」。
．下記實施例之形成於周邊電路範圍之凹槽係相當於記載於申請專利範圍之「凹槽A」。
．下記實施例之形成於周邊電路範圍之周邊第1凹槽，周邊第2凹槽及周邊第3凹槽係各相當於記載於申請專利範圍之「第1凹槽」，「第2凹槽」，及「第3凹槽」。
．下記實施例之形成於周邊電路範圍之半導體柱係相當於記載於申請專利範圍之「半導體柱A」。
．下記實施例之形成於周邊電路範圍之周邊第1矽柱，及周邊第2矽柱係各相當於記載於申請專利範圍之「第1半導體柱」，及「第2半導體柱」。
．下記實施例之形成於周邊電路範圍之閘極電極係相當於記載於申請專利範圍之「閘極電極A」。
．下記實施例之形成於周邊電路範圍之周邊第1閘極電極，周邊第2閘極電極及周邊第3閘極電極係各相當於記載於申請專利範圍之「第1閘極電極」，「第2閘極電極」，及「第3閘極電極」。
(2)記憶體單元範圍
．下記實施例之「記憶體單元範圍」係相當於記載於申請專利範圍之「第2範圍」。
．下記實施例之形成於記憶體單元範圍之活性範圍係相當於記載於申請專利範圍之「第2活性範圍」。
．下記實施例之形成於記憶體單元範圍之凹槽係相當於記載於申請專利範圍之「凹槽B」。
．下記實施例之形成於記憶體單元範圍之半導體柱係相當於記載於申請專利範圍之「半導體柱B」。
．下記實施例之形成於記憶體單元範圍之閘極電極係相當於記載於申請專利範圍之「閘極電極B」。
(3)方向
．下記實施例之Y方向係相當於記載於申請專利範圍之「第1方向」。
．下記實施例之X方向係相當於記載於申請專利範圍之「第2方向」。
．下記實施例之X1方向係相當於記載於申請專利範圍之「第3方向」。
(第1實施例)
最初，對於本實施例之半導體裝置加以說明，接著對於半導體裝置之製造方法加以說明。
(1)半導體裝置
本實施例係有關DRAM(Dynamic Random Access Memory)之構成。本實施例之DRAM係由圖1所示之周邊電路範圍(第1範圍)，和圖2所示之記憶體單元範圍(第2範圍)加以構成，記憶體單元範圍係成為6F2單元配置(F係最少加工尺寸)。圖1A係顯示周邊電路範圍之平面圖，圖1B係顯示圖1A之A-A方向的剖面圖。圖2A係顯示記憶體單元範圍之平面圖，圖2B之點線部分係顯示圖2A之A-A’方向的剖面圖。然而，在圖1A及圖2A中，僅顯示主要的構造，省略一部分之構造。
最初，對於成為第1範圍之周邊電路範圍，使用圖1A及圖1B加以說明。成為第1範圍之周邊電路範圍係包含由周邊元件分離範圍2a所圍繞之周邊活性範圍(第1活性範圍)1a而加以構成。周邊活性範圍1a係由具有對向於Y方向(第1方向)之2邊1a1，1a2，和對向於垂直於Y方向之X方向(第2方向)的2邊之矩形而加以構成。在周邊活性範圍1a中，呈跨越對向於Y方向之2邊1a1，1a2而至周邊元件分離範圍2a上為止，以直線縱斷地配置有4條周邊凹槽(凹槽A)12a。周邊第1凹槽12a1係具有平行地延伸存在於Y方向之第1側面1aj與第2側面1af。鄰接於周邊第1凹槽12a1而加以配置之周邊第2凹槽12a2係具有平行地延伸存在於Y方向之第3側面1ag與第4側面1ah。更且，鄰接於周邊第 2凹槽12a2而加以配置之周邊第3凹槽12a3係具有平行地延伸存在於Y方向之第5側面1ai與第6側面1ak。
經由配置4條之周邊凹槽12a之時，對於周邊第1凹槽12a1與周邊第2凹槽12a2之間係加以配置有由半導體基板1所成而延伸存在於Y方向之周邊第1矽柱(半導體柱A：第1半導體柱)1ca。另外，對於周邊第2凹槽12a2與周邊第3凹槽12a3之間係加以配置有由半導體基板1所成而延伸存在於Y方向之周邊第2矽柱(半導體柱A：第2半導體柱)1cb。更且，對於周邊第3凹槽12a3與周邊第4凹槽12a4之間係加以配置有由半導體基板1所成而延伸存在於Y方向之周邊第3矽柱1cc。另外，對於周邊凹槽與周邊元件分離範圍2a之間係配置有周邊第4矽柱1cd，周邊第5矽柱1ce。如後述，周邊第1矽柱1ca與周邊第2矽柱1cb則作為構成縱型電晶體之周邊電晶體而發揮機能，但周邊第3矽柱1cc，周邊第4矽柱1cd及周邊第5矽柱1ce係成為未作為周邊電晶體而發揮機能之構成。
構成周邊第1矽柱1ca之2個側面係一致於前述第2側面1af與第3側面1ag。另外，構成周邊第2矽柱1cb之2個側面係一致於前述第4側面1ah與第5側面1ai。埋設在各周邊凹槽12a，第1至第4周邊閘極電極(閘極電極A)14a1，14a2，14a3，14a4則以等間距間隔而加以配置於垂直於Y方向之X方向(第2方向)。周邊第4閘極電極14a4係成為未作為電晶體之閘極電極 而發揮機能之構成。
如圖1A所示，周邊第1矽柱1ca，周邊第2矽柱1cb之平面形狀係成為Y方向之長度則較X方向之寬度為長之矩形。例如，Y方向的長度係以X方向之寬度的2~20倍的範圍加以構成。對於作為周邊電晶體而發揮機能之周邊第1矽柱1ca，周邊第2矽柱1cb之各上面，係例如，各自各3個配置有配線接觸塞20d1，20d2。加以配置有藉由3個配線接觸塞20d1而連接於周邊第1矽柱1ca之周邊第1配線23a1，和藉由3個配線接觸塞20d2而連接於周邊第2矽柱1cb之周邊第2配線23a2。
以往技術之縱型電晶體之閘極電極係成為與圍繞矽柱之全周同時，經由全面回蝕而加以形成之構成，但本實施例之各周邊閘極電極14a1，14a2，14a3係沿著對應之矽柱的側面而以直線延伸存在於Y方向。隨之，未成為圍繞矽柱全周之構成。另外，作為加以埋設於預先所配置之周邊凹槽12a之閘極電極而加以構成。
更詳述時，構成周邊第1矽柱1ca，沿著對向於X方向之2個側面1af，1ag，而周邊第1閘極電極14a1與周邊第2閘極電極14a2則作為平行之2個直線而延伸存在於Y方向，到達至周邊元件分離範圍2a上之閘極接觸部20d3。另外，構成周邊第2矽柱1cb，沿著對向於X方向之2個側面1ah，1ai，而周邊第2閘極電極14a2與周邊第3閘極電極14a3則作為平行之2個直線而延伸存在於Y方向，到達至周邊元件分離範圍2a上之閘 極接觸部23d3。任何之周邊閘極電極均加以連接於一個之閘極供電配線23a3。
如圖1B所示，對於周邊活性範圍1a係於X方向加以均等配置有4個周邊凹槽(凹槽A)12a1，12a2，12a3，12a4。對於各周邊凹槽12a內面係加以配置有周邊閘極絕緣膜(第1閘極絕緣膜)13a。被覆周邊閘極絕緣膜13a，埋設各周邊凹槽12a而配置有周邊閘極電極14a1，14a2，14a3，14a4。
對於周邊活性範圍1a係顯示有加以串聯連接有2個縱型電晶體之構成的周邊電晶體Tr1。周邊電晶體Tr1係由將周邊第1矽柱1ca作為通道之第1縱型電晶體Tr1a，和將周邊第2矽柱1cb作為通道之第2縱型電晶體Tr1b而加以構成。
第1縱型電晶體Tr1a係由藉由周邊閘極絕緣膜13a而加以埋設於接觸於周邊第1矽柱1ca之一方的側面1af之周邊第1凹槽12a1的周邊第1閘極電極14a1，和藉由周邊閘極絕緣膜13a而加以埋設於接觸於另一方的側面1ag之周邊第2凹槽12a2的周邊第2閘極電極14a2，和加以配置於周邊第1矽柱1ca上部之周邊第1上部擴散層9aa，和接觸於周邊第1凹槽12a1底面之第1下部擴散層9ac及接觸於周邊第2凹槽12a2底面之第2下部擴散層9ad而加以構成。
第2縱型電晶體Tr1b係由藉由周邊閘極絕緣膜13a而加以埋設於接觸於周邊第2矽柱1cb之一方的側 面1ah之周邊第2凹槽12a2的周邊第2閘極電極14a2，和藉由周邊閘極絕緣膜13a而加以埋設於接觸於另一方的側面1ai之周邊第3凹槽12a3的周邊第3閘極電極14a3，和加以配置於周邊第2矽柱1cb上部之周邊第2上部擴散層9ab，和接觸於周邊第2凹槽12a2底面之第2下部擴散層9ad及接觸於周邊第3凹槽12a3底面之第3下部擴散層9ae而加以構成。
另外，第2下部擴散層9ad係共有於第1縱型電晶體Tr1a與第2縱型電晶體Tr1b。
第1縱型電晶體Tr1a，第2縱型電晶體Tr1b係均由具有閘極電極於對向於矽柱之X方向之二個側面的雙閘極構造加以構成。周邊第2閘極電極14a2係成為位置於鄰接於X方向之2個縱型電晶體之間而加以共有之構成。周邊第1閘極電極14a1，周邊第2閘極電極14a2及周邊第3閘極電極14a3係延伸存在於Y方向而加以導出至周邊元件分離範圍2a為止，藉由閘極接觸塞20d3(對於圖1B係未顯示)而加以連接於閘極供電配線23a3(對於圖1B係未顯示)。在圖1A中係因加以連接於同一閘極供電配線23a3之故，任一之周邊閘極電極均成為同電位。但並不限定於此等，例如，亦可將周邊第1閘極電極14a1及周邊第3閘極電極14a3，和周邊第2閘極電極14a2，各連接於另外的閘極供電配線者。此情況，因對於一個矽柱而言可從兩側面施加各個電壓之故，成為可更精密地控制各個縱型電晶體之臨界值電壓者。
對於第1縱型電晶體Tr1a之第1上部擴散層9aa，係藉由貫通周邊上部接觸塞(第1接觸塞)20a1及第1層間絕緣膜21之配線接觸塞20d1而連接有成為源極(汲極)配線之周邊第1配線23a1。另一方面，對於第2縱型電晶體Tr1b之第2上部擴散層9ab，係藉由周邊上部接觸塞(第1接觸塞)20a2及配線接觸塞20d2而連接有成為汲極(源極)配線之周邊第2配線23a2。例如，於周邊第2配線23a2，施加較周邊第1配線23a1為相對高之電壓的情況，如圖1B以點線箭頭所示，從第2縱型電晶體Tr1b歷經第2下部擴散層9ad而朝向於第1縱型電晶體Tr1a而流動有電流。對於施加有逆偏壓之情況，係成為流動有電流於相反的方向之構成。本實施例之周邊電晶體Tr1係成為作為串聯連接以各雙閘極構造所構成之2個縱型電晶體Tr1a，Tr1b之單體的串聯電晶體而發揮機能者。
在此構成中，作為在一方的縱型電晶體中向下流動有電流時，在另一方的縱型電晶體中係必須成為向上流動有電流者。經由此，可對於因矽柱之上下方向的形狀不均引起而產生之縱型電晶體可抵消特有特性之不均者。另外，因以雙閘極構造而構成各縱型電晶體之故，成為可使臨界值電壓，S係數(次臨界特性)，驅動電流等之電晶體特性提升者。
對於各周邊閘極電極14a上係設置有由矽氮化膜所成之周邊間隙絕緣膜15a。對於周邊閘極電極14a 及周邊間隙絕緣膜15a之兩側面上係設置有由矽氮化膜所成之側壁絕緣膜16。對於矽基板1之一部分的範圍上係設置有成為硬光罩膜之一部分的矽氧化膜3，及成為蓋膜之矽氮化膜19。另外，呈被覆矽基板1地，設置有矽氧化膜所成之第1層間絕緣膜21。呈被覆配置於第1層間絕緣膜21上之周邊第1配線23a1及周邊第2配線23a2地加以配置有未圖示之第2層間絕緣膜。更且，對於其上層係加以配置有未圖示之其他的層間絕緣膜，貫孔塞，上層配線等。
本實施例之半導體裝置係具有：配置於半導體基板1內之周邊活性範圍1a，和具有加以配置於周邊活性範圍1a內而各作為平行而延伸存在於第1方向之第1側面1aj與第2側面1af的第1凹槽12a1，和具有各作為平行而延伸存在於第1方向之第3側面1ag與第4側面1ah的第2凹槽12a2，和具有各作為平行而延伸存在於第1方向之第5側面1ai與第6側面1ak的第3凹槽12a3。具有：埋設第1凹槽12a1之第1閘極電極14a1，和埋設第2凹槽12a2之第2閘極電極14a2，和埋設第3凹槽12a3之第3閘極電極14a3。具有：位置於第1凹槽12a1與第2凹槽12a2之間而共有第2側面1af及第3側面1ag之第1矽柱1ca。另外，具有：位置於第2凹槽12a2與第3凹槽13a3之間而共有第4側面1ah及第5側面1ai之第2矽柱1cb。第1矽柱1ca係構成將第1閘極電極14a1與第2閘極電極14a2作為雙閘極電極之第1縱型電晶體 Tr1a。第2矽柱1cb係構成將第2閘極電極14a2與第3閘極電極14a3作為雙閘極電極之第2縱型電晶體Tr1b。第2閘極電極14a2係成為含有共有於第1縱型電晶體Tr1a與第2縱型電晶體Tr1b之半導體裝置。
接著，對於成為第2範圍之記憶體單元範圍，使用圖2A，圖2B加以說明。
如圖2A所示，對於本實施例之DRAM(半導體裝置)之記憶體單元範圍，係由延伸存在於傾斜於X方向之X1方向(第3方向)之單元第1元件分離範圍2b與延伸存在於Y方向(第1方向)之單元第2元件分離範圍2ca，2cb所圍繞之單元活性範圍(第2活性範圍)1b則以特定間隔而加以複數、配置於Y方向。單元活性範圍1b係延伸存在於X1方向。跨越複數之單元活性範圍1b，成為字元線之2條單元閘極電極(閘極電極B)14ba，14bb則埋設在延伸存在於Y方向之單元凹槽(凹槽B)12b而加以配置。另外，於單元第2元件分離範圍2ca，2cb上之重疊的位置，元件分離用之埋入配線14b’則埋設在延伸存在於Y方向之單元凹槽12b而加以配置。單元凹槽12b係以一定間隔加以設置於X方向。更且，延伸存在於與單元閘極電極14ba，14bb及埋入配線14b’正交之X方向(第2方向)之複數的位元線23b則以特定間隔加以配置於Y方向。一個單元活性範圍1b係經由2個單元凹槽12b，加以分割為各位置於兩端之2個單元第2擴散層(電容擴散層範圍)9bb，和位置於中央之單元第1擴散 層(位元線擴散層範圍)9ba所成之3個範圍。並且，於單元閘極電極14ba，14bb與單元活性範圍1b所交叉之範圍各加以配置有單元電晶體Tr2a，Tr2b。即，由一方之單元第2擴散層9bb，和單元第1閘極電極14ba，和單元第1擴散層9ba而構成有單元第1電晶體Tr2a。另外，由單元第1擴散層9ba，和單元第2閘極電極14bb，和另一方之單元第2擴散層9bb而構成有單元第2電晶體Tr2b。
單元閘極電極(字元線)14ba，14bb，和埋入配線14b’係具有同一構造，但機能則為不同。單元閘極電極14ba，14bb係作為各單元電晶體Tr2a，Tr2b之閘極電極而加以使用。另一方面，埋入配線14b’係伴隨著單元凹槽12b之形成而於必然性加以形成之凹槽，埋設有閘極電極之單純之模擬閘極電極。但將埋入配線14b’作為浮動狀態時，夾持埋入配線14b’而鄰接之單元電晶體彼此則產生電性干擾，各動作則成為不安定。為了迴避此，而埋入配線14b’係加以保持為與單元閘極電極14ba，14bb另外特定之電位。埋入配線14b’係作為元件分離用之閘極電極而發揮機能。
另外，如圖2A及圖2B所示，對於記憶體單元範圍全體係形成有複數之記憶體單元範圍。各個記憶體單元範圍係由含有加以連接於單元電晶體Tr2a及Tr2b之各單元第2擴散層9bb之電容器29，及加以連接於共用於2個電晶體之單元第1擴散層9ba的位元線23b而加以構成。
單元第1電晶體Tr2a係由單元第1閘極電極14ba，和矽氧化膜等所成之單元閘極絕緣膜(第2閘極絕緣膜)13b，和夾持單元第1閘極電極14ba之形成於兩側的半導體基板1表面之1對的單元第1擴散層9ba，單元第2擴散層9bb加以構成。單元第1擴散層9ba及單元第2擴散層9bb係各構成源極或汲極。單元第1閘極電極14ba係加以設置於被覆單元凹槽12b內面之單元閘極絕緣膜13b上。對於單元第1閘極電極14ba及埋入配線14b’上係加以設置有矽氮化膜所成之單元間隙絕緣膜15b。對於單元第1閘極電極14ba，及埋入配線14b’，及單元間隙絕緣膜15b之兩側面上係加以設置有矽氮化膜所成之側壁絕緣膜16。
單元第2電晶體Tr2b亦成為同樣的構成。然而，在以圖2B的點線所圍繞之部分，即一個單元活性範圍1b中，顯示有2個單元電晶體Tr2a，Tr2b，而單元第1擴散層9ba係由2個單元電晶體Tr2a，Tr2b所共有。單元第1電晶體Tr2a及單元第2電晶體Tr2b係各加以連接於個別之電容器29，成為作為各自獨立之埋入閘極型之電晶體而動作之構成。
單元電晶體係當一眼看時，可看到如具有與周邊電晶體同樣之雙閘極構造，但未成為雙閘極構造。即，加以配置於單元第2元件分離範圍2ca，2cb上之埋入配線14b’係元件分離用閘極電極，以與單元閘極電極14ba，14bb不同之電壓加以保持。隨之，埋入配線14b’ 係未作為單元電晶體之閘極電極而發揮機能。例如，可使單元第1電晶體Tra1動作之閘極電極係僅存在有單元第1閘極電極14ba。此情況，通道係僅加以形成於位置於埋設有單元第1閘極電極14ba之單元凹槽12b的兩側面與底面之半導體基板1之表面。另一方面，在由雙閘極構造所構成之周邊電晶體Tr1a中，矽柱1ca全體則作為通道而發揮機能。
對於矽基板1上係加以設置有由矽氧化膜所成之第1及第2層間絕緣膜21，24。單元第1擴散層9ba係藉由呈貫通單元上部接觸塞20b及第1層間絕緣膜21地加以設置之位元接觸塞20e，加以連接於位元線23b。單元第2擴散層9bb係藉由呈貫通單元上部接觸塞20b及第1及第2層間絕緣膜21，24地加以設置之電容接觸塞20c，加以連接於電容器29。電容器29係由下部電極29a，和電容絕緣膜(未圖示)，和上部電極29b加以構成。作為呈被覆上部電極29b，呈被覆第3層間絕緣膜，貫通第3層間絕緣膜而到達至上部電極29b之配線接點，加以連接於配線接點之配線，呈被覆配線地保護絕緣膜(均未圖示)則加以形成。
(2)半導體裝置之製造方法
接著，參照圖3~12而說明第1實施例之半導體裝置之製造方法。然而，在各圖中，各A圖係表示顯示記憶體單元範圍之平面圖的對應於圖2A之A-A方向的剖面的 圖。另外，各B圖係表示顯示周邊電路範圍之平面圖的對應於圖1A之A-A方向的剖面的圖。
在說明詳細之前，記載本實施例之製造方法的概要時，成為如以下。
如前述，本實施例之半導體裝置係具有配置於記憶體單元範圍之埋入閘極型的電晶體與配置於周邊電路範圍之縱型電晶體，而由具有各不同構造之電晶體所構成者。隨之，一般而言，例如在製造記憶體單元範圍之工程之後，實施有製造周邊電路範圍之工程。本實施例之半導體裝置之製造方法係並非各另外製造記憶體單元範圍與周邊電路範圍，而具有將配置於記憶體單元範圍之埋入閘極型之電晶體與配置於周邊電路範圍之縱型電晶體使用共通之製造工程，略同時地製造兩者之製造方法者。特別是，本實施例之半導體裝置係形成於記憶體單元範圍之電晶體之閘極電極，和形成於周邊電路範圍之電晶體之閘極電極則因均作為以埋設形成於半導體基板之凹槽的導體加以形成之構成之故，可容易地作為製造工程之共通化。
在本實施例之半導體裝置之製造方法中，下記之構成要素係各以同一之工程加以形成。
(1)周邊電路範圍之周邊活性範圍(第1活性範圍)1a，和記憶體單元範圍之單元活性範圍(第2活性範圍)1b，(2)周邊電路範圍之周邊凹槽(凹槽A)12a，和記憶體單元範圍之單元凹槽(凹槽B)12b， 周邊電路範圍之周邊矽柱(半導體柱A)1c，和記憶體單元範圍之單元矽柱(半導體柱B)1da，1db，1dc，(3)周邊電路範圍之上部擴散層9aa，9ab，和記憶體單元範圍之單元擴散層(位元線擴散層9ba及電容擴散層9bb)，(4)周邊電路範圍之周邊閘極絕緣膜(第1閘極絕緣膜)13a，和記憶體單元範圍之單元閘極絕緣膜(第2閘極絕緣膜)13b，(5)周邊電路範圍之周邊閘極電極(閘極電極A)14a，和記憶體單元範圍之單元閘極電極(閘極電極B)14b及埋入配線14b’，(6)周邊電路範圍之周邊間隙絕緣膜15a，和記憶體單元範圍之單位間隙絕緣膜15b，(7)周邊電路範圍之上部接觸塞20a，和記憶體單元範圍之上部接觸塞20b。
隨之，將工程數之增加作為最小限度，可抑制製造成本之增加者。另外，周邊凹槽12a與單元凹槽12b係成為相互相同深度。周邊閘極絕緣膜13a與單元閘極絕緣膜13b係由相同材料加以構成。周邊閘極電極14a，和單元閘極電極14b及埋入配線14b’係由相同材料加以構成。周邊上部接觸塞20a與單元上部接觸塞20b係由相同材料加以構成。
以下，參照圖同時，詳細說明本實施例之半導體裝置之製造方法。
首先，如圖3A，圖3B所示，於p形之單結晶矽基板1的記憶體單元範圍100及周邊電路範圍200內，使用光微影及乾蝕刻技術，形成為了區劃周邊活性範圍(第1活性範圍)1a及單元活性範圍(第2活性範圍)1b之元件分離範圍。具體而言，係經由以氧化矽膜或氮化矽膜而埋設以元件分離範圍圖案而形成於矽基板1之元件分離溝之時而形成元件分離範圍。經由此，對於周邊電路範圍200係如圖1A所示，形成有圍住矩形之周邊活性範圍1a之周邊元件分離範圍2a。另外，對於記憶體單元範圍100係呈圍住平行四邊形之單元活性範圍1b地，形成有延伸存在於傾斜於X方向(第2方向)之X1方向(第3方向)的單元第1元件分離範圍2b(對於圖3A係未圖示)與延伸存在於垂直於X方向之Y方向(第1方向)的單元第2元件分離範圍2ca，2cb。
接著，於全面離子注入砷等之n型不純物，而於半導體基板1表面形成擴散層。經由此，對於周邊電路範圍200係形成有周邊擴散層9a。另外，對於記憶體單元範圍100係形成有單元擴散層9b。擴散層9a，9b之不純物濃度係作為1×1017~1×1019(atoms/cm3)。周邊擴散層9a係成為之後形成之縱型電晶體之上部擴散層，而單元擴散層9b係作為之後形成之埋入閘極型電晶體之源極及汲極而發揮機能。
接著，於矽基板1之上面1e全面，經由CVD法等，依序形成由矽氧化膜3，矽氮化膜4，非晶質碳膜 5所成之硬光罩膜5A，及於最上層具有光阻劑之反射防止膜(BARC膜)等之第1有機膜6。使用光微影及乾蝕刻技術而圖案化第1有機膜6。經由此，在記憶體單元範圍100中形成光罩圖案6b，在周邊電路範圍200中形成光罩圖案6a。之後，去除光阻劑。在本實施例中，將成為光微影法之解像界限之最小加工尺寸作為F，形成於記憶體單元範圍100之第1有機膜6b之X1方向之寬度則呈成為F，而空間(單元第1開口)40b的寬度則呈成為3F地形成。另外，形成於周邊電路範圍200之活性範圍1a內之第1有機膜6a之X方向之寬度則呈成為2F，而空間(周邊第1開口)40a的寬度則呈成為4F地形成。然而，圖3A之記憶體單元範圍100的剖面圖係為傾斜於X方向之X1方向之剖面圖之故，而實際的尺寸係成為較F稍微為大之尺寸，但在此係說明的方便上作為F加以說明。
接著，如圖4A，圖4B所示地，經由CVD法，未完全地埋設單元第1開口40b之厚度則將F的矽氧化膜所成之犧牲膜10形成於全面。經由此，在記憶體單元範圍100之單元第1開口40b內中，於側壁形成有犧牲膜10所成之單元第1側壁部10ba，單元第2側壁部10bb，對於X1方向之中央部係形成有寬度為F之單元第2開口40ba。另外，在周邊電路範圍200之周邊第1開口40a內中，於側壁形成有犧牲膜10所成之周邊第1側壁部10aa，周邊第2側壁部10ab，對於X方向之中央部係形成有寬度為2F之周邊第2開口40aa。接著，經由旋轉 塗佈法而形成反射防止膜(BARC膜)等之第2有機膜11，埋設單元第2開口40ba及周邊第2開口40aa。
接著，如圖5A，圖5B所示地，經由乾蝕刻法而回蝕第2有機膜11，使犧牲膜10之上面露出。經由此，埋設第2開口40aa，40ba之第2有機膜11之上面，和犧牲膜10之上面係成為拉平。
接著，如圖6A，圖6B所示地，經由乾蝕刻法而回蝕形成於第1有機膜6a，6b之上面的犧牲膜10及埋設第2開口40aa，40ba之第2有機膜11，使單元第1側壁部10ba，單元第2側壁部10bb，周邊第1側壁部10aa及周邊第2側壁部10ab之上面露出。經由此，單元側壁部10ba，10bb，周邊側壁部10aa，10ab之上面，和第1有機膜6a，6b及第2有機膜11之上面係成為拉平。
接著，如圖7A，圖7B所示地，由將第1有機膜6a，6b及第2有機膜11使用於光罩之向異性乾蝕刻，選擇性地除去露出有上面之犧牲膜10。經由此，對於記憶體單元範圍100及周邊電路範圍200之任一，亦形成有X(X1)方向之寬度成為F之單元第3開口40bb及周邊第3開口40ab。對於第3開口之底面係露出有非晶質碳膜5之上面。
接著，如圖8A，圖8B所示地，將第1有機膜6a，6b及第2有機膜11(均在圖8係未顯示)使用於光罩，依序向異性乾蝕刻非晶質碳膜5，矽氮化膜4及矽氧化膜3。經由此，在記憶體單元範圍100及周邊電路範 圍200之任一中，均於硬光罩膜5A轉印有單元第3開口40bb及周邊第3開口40ab。對於形成於記憶體單元範圍100之一部分的單元第3開口40bb底面係露出有矽基板1之上面1e，而對於另外一部分之單元第3開口40bb底面係露出有單元第2元件分離範圍2ca，2cb之上面。另外，對於形成於周邊電路範圍200之周邊第3開口40ab底面係露出有矽基板1之上面1e。另外，在此向異性乾蝕刻中，第1有機膜6，第2有機膜11及犧牲膜10係被加以除去。
接著，如圖9A，圖9B所示地，將硬光罩膜5A(對於圖9係未顯示)使用於光罩，向異性乾蝕刻露出有上面之矽基板1及單元第2元件分離範圍2ca，2cb而形成單元凹槽(凹槽B)12b及周邊凹槽(凹槽A)12a。此時，非晶質碳膜5及矽氮化膜4係被加以除去。
經由此，對於在記憶體單元範圍100之一個單元活性範圍1b係X1方向之寬度成為F之單元凹槽12b，和位置於單元凹槽12b之間，X1方向之寬度成為F之矽柱則於X1方向反覆加以形成。如更具體而言，對於一個單元活性範圍1b，係鄰接於單元第2元件分離範圍2ca而單元第1矽柱1da，單元第1凹槽12ba，單元第2矽柱1db，單元第2凹槽12bb，單元第3矽柱1dc則呈於X1方向依序加以配置地加以形成。另外，單元擴散層9b係加以3分割為位置於單元第2矽柱1db上部之單元第1擴散層9ba，和位置於單元第1矽柱1da及單元第3矽柱 1dc之各上部之單元第2擴散層9bb。
另一方面，對於周邊電路範圍200之周邊活性範圍1a，係具有對向於X方向之第1側面1aj，第2側面1af之周邊第1凹槽12a1，和周邊第1矽柱1ca，和具有對向於X方向之第3側面1ag，第4側面1ah之周邊第2凹槽12a2，和周邊第2矽柱1cb，具有對向於X方向之第5側面1ai，第6側面1ak之周邊第3凹槽12a3，周邊第3矽柱1cc，周邊第4凹槽12a4則呈依序鄰接於X方向而加以配置地加以形成。第2側面1af及第3側面1ag係共有周邊第1矽柱1ca之側面。第4側面1ah及第5側面1ai係成為共有周邊第2矽柱1cb之側面之構成。另外，周邊擴散層9a係加以分割於位置於周邊第1矽柱1ca上部之周邊第1上部擴散層9aa，和位置於周邊第2矽柱1cb上部之周邊第2上部擴散層9ab之至少2個擴散層。
各單元凹槽12b與各周邊凹槽12a係以同一之工程加以形成之故，其深度係成為同一。另外，兩者之X(X1)方向之寬度係因由在圖4形成之犧牲膜10之膜厚而加以規定之故，以相同的寬度加以形成。在本實施例中，因將犧牲膜之膜厚作為F之故，形成於記憶體單元範圍100及周邊電路範圍200之所有的凹槽之X方向的寬度係成為F。犧牲膜10係因使用CVD法等之堆積法而加以形成之故，可任意地選擇其膜厚者。即，未產生有依存於光微影之尺寸界限。隨之，亦可將各單元凹槽12b與各周邊凹槽12a之X(X1)方向之寬度作為較F為小而形成者。
另外，在本實施例中，單元矽柱1d之X1方向的寬度則成為F，而周邊矽柱1c之X方向的寬度則成為2F。此係在圖3的階段將單元第1開口40b之寬度作為3F，而將周邊第1開口40a之寬度作為4F之結果。例如，如將單元第1開口40b之寬度作為2.5F，而將犧牲膜10之膜厚作為F，可將單元矽柱1d之X1方向的寬度作為0.5F者。另外，如將周邊第1開口40a之寬度作為3F，而將犧牲膜10之膜厚作為F，可將周邊矽柱1c之X方向的寬度作為F者。即，可將以最初之光微影而加以形成於第1有機膜6之第1開口圖案的寬度，和經由控制犧牲膜10之膜厚之時，單元凹槽12b，單元矽柱1d，周邊凹槽12a，周邊矽柱1c之X(X1)方向之寬度，未依存於光微影而以較F為小之尺寸而形成者。
接著，形成被覆記憶體單元範圍100之未圖示的光罩膜(未圖示)之後，於全面，使用離子注入法而注入砷等之n型不純物。經由此，於相當於周邊凹槽12a1，12a2，12a3之底面的半導體基板1表面，形成第1下部擴散層9ac，第2下部擴散層9ad，第3下部擴散層9ae。之後，除去光阻膜。
接著，如圖10A，圖10B所示地，呈被覆周邊凹槽12a，單元凹槽12b內面地各形成第1及第2閘極絕緣膜13a，13b。作為第1及第2閘極絕緣膜13a，13b，係例如可利用由熱氧化矽基板1表面者而形成之矽氧化膜或矽氮化膜等者。接著，被覆第1及第2閘極絕緣 膜13a，13b上，呈埋入周邊凹槽12a，單元凹槽12b內地，將閘極電極材料堆積於全面。具體而言係作為閘極電極材料，例如，可使用氮化鈦(TiN)單層膜，或氮化鈦與鎢(W)之層積膜者。接著，回蝕形成於全面之閘極電極材料，呈位置於各凹槽內地挖掘上面。在本實施例中，呈配置有下部電極材料之上面於接觸於矽氧化膜3側面之位置地形成。
經由此，對於單元活性範圍1b係形成有埋設於設置在矽基板1之單元凹槽12b內之單元第1閘極電極14ba及單元第2閘極電極14bb，而對於單元第2元件分離範圍2ca，2cb上係形成有元件分離用之埋入配線14b'。另外，對於周邊活性範圍1a係於設置於矽基板1之周邊凹槽12a1，12a2，12a3內，各加以形成有縱型電晶體用之周邊第1閘極電極14a1，周邊第2閘極電極14a2，周邊第3閘極電極14a3。周邊第4閘極電極14a4亦同時加以形成，但此係未共線於周邊電晶體之構成之閘極電極。在本實施例中，在圖3B的階段，因於周邊活性範圍1a內形成二個第1開口40a之故，成為如此之構成。但如在後述之第3~第5實施例所示，經由調整周邊活性範圍1a之端部的位置與第1開口之形成位置之時，亦可將形成於X方向端部之周邊第4閘極電極14a4形成於周邊元件分離範圍2a內者。
然而，在圖10中，回蝕後之層積膜的上面係成為呈較矽基板1的主面為高地，進行回蝕，但作為呈進 行僅記憶體單元範圍之層積膜追加之回蝕，層積膜之上面則較矽基板1之主面(理想為單元擴散層9ba，9bb之底面)為低亦可。
接著，經由CVD法而於矽基板1上全面形成矽氮化膜之後，經由回蝕或CMP而進行平坦化。經由此，被覆加以挖掘之各閘極電極之上面，形成埋設各凹槽之間隙絕緣膜15a，15b。在此階段中，間隙絕緣膜15a，15b之上面與矽氧化膜3之上面係成為拉平而露出。
接著，如圖11A，圖11B所示地，於全面形成矽氮化膜19之後，經由光微影與乾蝕刻法之時，記憶體單元範圍100之全面，和形成有周邊電路範圍200之縱型電晶體之周邊第1矽柱1ca及周邊第2矽柱1cb的上面則呈加以開口地形成蓋體光罩膜19。經由此，形成有具有使周邊電路範圍200內之一部分的矽氧化膜3之上面露出之開口19a的蓋體光罩膜19。
接著，經由使用氟含有溶液之濕蝕刻，除去在記憶體單元範圍100及周邊電路範圍200內露出有上面之矽氧化膜3。經由此，露出有位置於記憶體單元範圍100內之各單元擴散層9ba，9bb之上面的同時，露出有位置於周邊電路範圍200之開口19a內之各周邊擴散層9aa，9ab之上面。
接著，於構成露出有上面之單元擴散層9ba，9bb及周邊擴散層9aa，9ab之矽基板1表面，經由選擇磊晶成長法，形成含有不純物之矽層。對於矽層中之不純物 的導入係例如，使用含有不純物之原料氣體而進行選擇磊晶成長法亦可，而亦可在形成矽層之後經由注入不純物於矽層中而進行。經由此，形成有連接於單元第1擴散層9ba，單元第2擴散層9bb之單元上部接觸塞20b，和連接於位置在周邊電路範圍之第1上部擴散層9aa，第2上部擴散層9ab的周邊上部接觸塞20a1，20a2。
接著，如圖12及圖1B所示地，於矽基板1上之全面，形成矽氧化膜所成之第1層間絕緣膜21之後，進行平坦化。接著，利用光微影法及乾蝕刻法，如圖12所示，對於記憶體單元範圍，係形成貫通第1層間絕緣膜21而連接於位置在單元第1擴散層9ba上之單元上部接觸塞20b的位元接觸塞20e。另外，如圖1B所示，對於周邊電路範圍，係形成有貫通第1層間絕緣膜21而連接於第1及第2上部接觸塞20a1，20a2之配線接觸塞20d1，20d2。接著，於第1層間絕緣膜21上之全面，經由濺鍍法，而形成導電膜(例如，鎢膜)之後，進行導電膜之圖案化。經由此，於記憶體單元範圍及周邊電路範圍內，各形成位元線23b，成為源極配線之周邊第1配線23a1，成為汲極配線之周邊第2配線23a2。
接著，如圖2B所示地，於矽基板1上之全面，形成矽氧化膜所成之第2層間絕緣膜24之後，進行平坦化。
接著，於記憶體單元範圍，形成貫通第1層間絕緣膜21及第2層間絕緣膜24，連接於位置在單元第 2擴散層上之單元上部接觸塞20b的電容接觸塞20c。接著，於第2層間絕緣膜24上，經由周知的方法，形成王冠構造之下部電極29a，未圖示之電容絕緣膜，和上部電極29b所成之電容器29。
接著，呈被覆電容器29地，形成矽氧化膜等所成之第4層間絕緣膜(未圖示)。使用光微影技術與乾蝕刻技術，形成貫通第4層間絕緣膜而到達至上部電極29b之配線接點，加以連接於配線接點之配線，呈被覆配線地形成保護絕緣膜(均未圖示)。經由此，本實施例之DRAM之記憶體單元則完成。
(第2實施例)
在第1實施例中，在圖11A，圖11B之工程，將連接於單元第1擴散層9ba，單元第2擴散層9bb之單元上部接觸塞20b，和連接於位置在周邊電路範圍之第1上部擴散層9aa，第2上部擴散層9ab之周邊上部接觸塞20a1，20a，由使用選擇磊晶成長法之矽膜而形成。在本實施例中，對於省略各上部接觸塞的形成而謀求製造工程之簡略化的半導體裝置之製造方法加以說明。
首先，在圖10A，圖10B之階段，在將埋設各凹槽A及B而形成於全面之閘極電極材料進行回蝕而挖掘時，如圖13A，圖13B所示，其上面則呈成為與單元擴散層9ba，9bb及周邊上部擴散層9aa，9ab之各底面相同深度的位置地形成。經由此，單元閘極電極(閘極電極 B)14ba，14bb，元件分離用之埋入配線14b’，和周邊閘極電極(閘極電極A)14a1，14a2，14a3，14a4則同時加以形成。更且，在將矽氮化膜形成於全面之後，全面進行回蝕而被覆上述各閘極電極之上面的同時，呈埋設各凹槽上部地同時形成間隙絕緣膜15b，15a。在此階段，作為凹槽形成之光罩而使用之矽氧化膜3之上面與各間隙絕緣膜15b，15a之上面係成為拉平。
接著，如圖14A，圖14B所示，經由光微影法與向異性乾蝕刻法，蝕刻矽氧化膜3之一部分。經由此，同時對於記憶體單元範圍100係形成使單元第1擴散層9ba之上面露出之位元連接孔23ba，和對於周邊電路範圍200係形成使周邊上部擴散層9aa，9ab之上面露出之配線連接孔12aa。
接著，如圖15A，圖15B所示，呈埋設各連接孔地，於全面，經由CVD法等而形成金屬矽化物膜，氮化鈦膜等之阻障膜，鎢膜所成之導電膜。接著，使用光微影法與向異性乾蝕刻法而圖案化導電膜。經由此，對於記憶體單元範圍100係同時形成有埋設位元連接孔23ba之位元接觸塞20e與位元線23b之同時，對於周邊電路範圍200係形成有埋設配線連接孔12aa之配線接觸塞20d1，20d2與周邊第1配線23a1，周邊第2配線23a2。
在此係以相同材料同時形成各接觸塞與對應之各配線，但並不限於此等者。最初，以n型不純物含有矽膜而形成各接觸塞之後，於其上方，以另外的工程而形 成各配線亦可。
以下，與第1實施例同樣地，於全面形成第2層間絕緣膜24之後，實施電容接觸塞20c之形成，電容器29之形成。如根據本實施例，因將埋設於各閘極凹槽內之各閘極電極之上面，挖掘至半導體基板內為止，即與各擴散層之底面相同位置為止之故，可迴避閘極電極與位元接觸塞，配線接觸塞產生短路之危險者。經由此，可將蓋體絕緣膜19之形成工程，連接孔之形成工程，側壁絕緣膜16之形成工程，經由選擇磊晶成長法之上部接觸塞之形成工程，層間絕緣膜21之形成工程作為不需要而省略。隨之，謀求工程之簡略化。
(第3實施例)
在本實施例中，對於更組合複數之縱型電晶體於第1及第2實施例所示之周邊電晶體的構成，使用圖16加以說明。各構成要素之配置等係與第2實施例相同。在圖16中，B圖係平面圖，A圖及C圖係在B圖之A-A線的剖面圖。
在第1實施例之圖3B之階段，形成3個周邊第1開口40a1，40a2，40a3。圖16A係顯示此狀態之剖面圖。然而，在本實施例中，周邊第1開口40a3係配置於跨越周邊活性範圍1a與周邊元件分離範圍2a之邊界部分。經由此，在之後的工程所形成之周邊第6閘極電極14a6係成為位置於周邊元件分離範圍2a內者。
以下，與第1實施例同樣地實施圖4~圖10為止之工程之後，與第2實施例同樣地實施圖13~圖15之工程。即，各個縱型電晶體之基本構成則成為與第2實施例同一之構成。
如圖16A，圖16B，圖16C所示，本實施例之周邊電晶體Tr1係於經由周邊元件分離範圍2a而加以區劃於周邊電路範圍200之周邊活性範圍1a上，經由形成具有3個周邊第1開口40a1，40a2，40a3之光罩圖案6b之時，形成有形成於周邊活性範圍1a內之4個縱型電晶體Tr1a，Tr1b，Tr1c，Tr1d者。即，經由形成上述3個周邊第1開口40a之時，對於周邊活性範圍1a內係形成有鄰接於X方向之5個周邊凹槽(凹槽A)，更且配置有埋設周邊凹槽之周邊第1閘極電極14a1至周邊第5閘極電極14a5。周邊第6閘極電極14a6係加以形成於周邊元件分離範圍2a內，未作為電晶體之閘極電極而發揮機能。
另外，經由形成各周邊凹槽而對於周邊活性範圍1a內係配置有4個周邊矽柱1ca，1cb，1cc，1cd。各周邊矽柱1ca，1cb，1cc，1cd係構成各縱型電晶體之通道。
即，第1縱型電晶體Tr1a係由周邊第1矽柱1ca，和周邊閘極絕緣膜(第1閘極絕緣膜)13a，和對向於X方向之2個周邊第1閘極電極(閘極電極A)14a1及周邊第2閘極電極(閘極電極A)14a2，和上部擴散層 9aa，和下部擴散層9ac及9ad而加以構成。其他之第2縱型電晶體Tr1b，第3縱型電晶體Tr1c，第4縱型電晶體Tr1d亦呈為同樣之構成。任一之縱型電晶體均成為於成為通道之矽柱的X方向之兩側面配置有閘極電極之雙閘極構成。任一之閘極電極亦被導出於周邊元件分離範圍2a，藉由閘極供電接觸塞20d3而加以連接於同一之閘極供電配線23a3。
在本實施例中，如以下配置連接於各縱型電晶體之上層配線。對於第1縱型電晶體Tr1a係藉由上部接觸塞20d1而配置有成為源極配線之周邊第1配線23a1。對於第4縱型電晶體Tr1d係藉由上部接觸塞20d5而配置有成為汲極配線之周邊第2配線23a2。另一方面，第2縱型電晶體Tr1b及第3縱型電晶體Tr1c係藉由各上部接觸塞20d2及20d4而加以連接於周邊第3配線23a4。即，4個縱型電晶體係構成加以串聯連接之一個周邊電晶體Tr1。當於周邊第1配線23a1，施加較周邊第2配線23a2為相對高之電壓時，成為如圖16C所示之點線箭頭地，流動有電流之情況。此構成係實效性地與通道長度變長之一個電晶體等效，成為可作為源極/汲極間之高耐壓化。
在本實施例中，顯示串聯連接4個雙閘極構成之縱型電晶體的例，但如增加圖16A之周邊第1開口40a的數量時，可實現更多之串聯連接者。
(第4實施例)
在本實施例中，對於加以配置於各個周邊活性範圍之2個周邊電晶體而言，配置共通的閘極電極之構成，使用圖17之平面圖而加以說明。與前實施例同樣地，各縱型電晶體之基本構成係與第2實施例相同。
如圖17所示，經由周邊元件分離範圍2a所區劃之周邊活性範圍1aa，周邊活性範圍1ab則排列於Y方向而加以配置。對於周邊活性範圍1aa，係配置有第1縱型電晶體Tr1a及第2縱型電晶體Tr1b所成之周邊第1電晶體Tr1ab。對於周邊第1電晶體Tr1a，Tr1b係各自獨立而連接有周邊第1配線23a1及周邊第2配線23a2，構成一個串聯電晶體。
另外，對於周邊活性範圍1ab係配置有第3縱型電晶體Tr1e及第4縱型電晶體Tr1f所成之周邊第2電晶體Tr1ef。對於周邊第2電晶體Tr1e，Tr1f係各自獨立而連接有周邊第3配線23a6及周邊第4配線23a7，構成一個串聯電晶體。
周邊第1凹槽12a1，周邊第2凹槽12a2，周邊第3凹槽12a3係各在周邊活性範圍1aa及周邊活性範圍1ab內延伸存在於Y方向。加以設置於各凹槽12a1，12a2，12a3之第1至第3周邊閘極電極14a1，14a2，14a3係各成為共有於周邊第1電晶體Tr1ab及周邊第2電晶體Tr1ef之閘極電極。即，第1至第2周邊閘極電極14a1，14a2係作為共通化之閘極電極，共有於排列於Y 方向之第1縱型電晶體Tr1a與第3縱型電晶體Tr1e。另外，第2至第3周邊閘極電極14a2，14a3係作為共通化之閘極電極，共有於排列於Y方向之第2縱型電晶體Tr1b與第4縱型電晶體Tr1f。各閘極電極係藉由閘極供電接觸塞20d3而加以連接於同一之閘極供電配線23a3。
如在第1實施例所說明地，在本實施例中，亦使用經由埋設周邊凹槽之時而加以構成之閘極電極之故，即使為配置於不同之周邊活性範圍之雙閘極構成之各個縱型電晶體，亦可容易地實現閘極電極之共有化，而成為同時使其動作者。
在使用如記載於專利文獻之回蝕法而形成閘極電極之方式中，實現本實施例之構成係為困難。
(第5實施例)
在本實施例中，對於組合p通道型電晶體與n通道型電晶體而構成相補形電路(Complementary MOS Circuit：CMOS)的例，使用圖18加以說明。A圖係平面圖，B圖係在A圖之A-A線的剖面圖。
如圖18A，圖18B所示，在本實施例中，係具有配置於p型單結晶矽基板1內之p型的周邊活性範圍1AA，和加以設置於與周邊活性範圍1AA另外之範圍之配置於n晶圓基板1AC內之n型的周邊活性範圍1AB。n晶圓基板1AC係在形成周邊元件分離範圍2a之後，將磷等之n型不純物，使用離子注入法而加以形成。
對於p型之周邊活性範圍1AA內係與前述之實施例同樣地，配置有n通道型之MOS電晶體。即，均配置有由n型之周邊第1縱型電晶體Tr1a與周邊第2縱型電晶體Tr1b所構成之n型之周邊第1電晶體Tr1ab。
另一方面，對於n型之周邊活性範圍1AB內係配置有p通道型之MOS電晶體。即，均配置有由p型之周邊第3縱型電晶體Tr1g與周邊第4縱型電晶體Tr1h所構成之p型之周邊第2電晶體Tr1gh。
構成n型之周邊第1電晶體Tr1ab的上部擴散層9aa，9ab及下部擴散層9ac係由含有砷或磷等之n型不純物的矽而加以構成。另外，閘極電極14a1係由n型不純物含有矽膜或記載於第1實施例之金屬膜加以構成。另一方面，構成p型之周邊第2電晶體Tr1gh的上部擴散層9af，9ag及下部擴散層9ah係由含有硼等之p型不純物的矽而加以構成。另外，閘極電極14a5係由p型不純物含有矽膜或記載於第1實施例之金屬膜加以構成。上部擴散層9aa，9ab，和上部擴散層9af，9ag係因無法同時形成之故，以使用個別之光罩膜之另外的離子注入工程而形成。另外，使用含有不同之不純物於各閘極電極之矽膜的情況係從閘極凹槽的形成工程個別形成。即，將記憶體單元之單元凹槽與構成n型之周邊第1電晶體Tr1ab之周邊凹槽作為先行成而經由CVD法而埋設n型不純物含有矽膜，形成n型閘極電極之後，形成將周邊活性範圍1AB開口之硬光罩，再經由實施構成p型之周邊第2電晶 體Tr1gh之周邊凹槽的形成與硼含有矽膜之埋設工程而形成。
對於n型之周邊第1縱型電晶體Tr1a上係藉由配線接觸塞20d1而配置有周邊第1配線23a1，例如作為接地電位。另外，對於p型之周邊第4縱型電晶體Tr1h上係藉由配線接觸塞20d2而配置有周邊第2配線23a2，例如施加有電源電壓VDD。另一方面，對於n型之周邊第2縱型電晶體Tr1b及p型之周邊第3縱型電晶體Tr1g上係藉由各配線接觸塞20d4及20d5而加以連接於成為共通配線之周邊第3配線23a4。周邊第3配線23a4係加以連接於輸出端子Vout。另外，各閘極電極係藉由各閘極供電接觸塞20d3而加以連接於共通之閘極供電配線23a3。閘極供電配線23a3係加以連接於輸入端子Vin。
經由上述之構成，n型之周邊第1電晶體Tr1ab，和p型之周邊第2電晶體Tr1gh係構成CMOS電路，構成基本的反相器電路。即，當於輸入端子Vin加以輸入“1”時，對於輸出端子係加以輸出“0”，相反地當加以輸入“0”時，加以輸出“1”。如根據本實施例，均經由雙閘極構成之n型之周邊第1電晶體Tr1ab與p型之周邊第2電晶體Tr1gh而可構成CMOS反相器電路者。
1‧‧‧半導體基板
1a1、1a2‧‧‧周邊活性範圍的邊
1a‧‧‧周邊活性範圍(第1活性範圍)
1af、1ag、1ah、1ai、1aj、1ak‧‧‧周邊凹槽的側面
1ca、1cb、1cc、1cd、1ce‧‧‧周邊矽柱(半導體柱)
2a‧‧‧周邊元件分離範圍
12a1、12a2、12a3、12a4‧‧‧周邊凹槽(凹槽A)
14a1、14a2、14a3、14a4‧‧‧周邊閘極電極(閘極電極A)
20d1、20d2‧‧‧配線接觸塞
20d3‧‧‧閘極接觸部
23a1、23a2‧‧‧周邊配線
23a3‧‧‧閘極供電配線

Claims (20)

  1. 一種半導體裝置，其特徵為具有：配置於半導體基板內之第1活性範圍，和配置於前述第1活性範圍內，具有各作為平行而延伸存在於第1方向之第1側面與第2側面之第1凹槽，和配置於前述第1活性範圍內，具有各作為平行而延伸存在於第1方向之第3側面與第4側面之第2凹槽，和配置於前述第1活性範圍內，具有各作為平行而延伸存在於第1方向之第5側面與第6側面之第3凹槽，和埋設在前述第1凹槽之第1閘極電極，和埋設在前述第2凹槽之第2閘極電極，和埋設在前述第3凹槽之第3閘極電極，和位置於前述第1凹槽與前述第2凹槽之間，共有前述第2側面及前述第3側面之第1半導體柱，和位置於前述第2凹槽與前述第3凹槽之間，共有前述第4側面及前述第5側面之第2半導體柱，前述第1半導體柱係構成將前述第1閘極電極與前述第2閘極電極作為雙閘極電極之第1縱型電晶體，前述第2半導體柱係構成將前述第2閘極電極與前述第3閘極電極作為雙閘極電極之第2縱型電晶體，前述第2閘極電極係共有於前述第1縱型電晶體與前述第2縱型電晶體者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，更具有：加以設置於前述第1半導體柱上部之第1上 部擴散層，和加以設置於前述第2半導體柱上部之第2上部擴散層，和加以設置於位置在前述第2凹槽下方之前述第1活性範圍內的第2下部擴散層，和電性連接於前述第1上部擴散層之第1配線，和電性連接於前述第2上部擴散層之第2配線，前述第2下部擴散層係共有於前述第1縱型電晶體與第2縱型電晶體，前述第1縱型電晶體與第2縱型電晶體係加以串聯連接者。
  3. 如申請專利範圍第1項或第2項記載之半導體裝置，其中，前述第1~第3閘極電極之上面係較前述半導體基板之主面為高者。
  4. 如申請專利範圍第2項記載之半導體裝置，其中，前述第1~第3閘極電極之上面係與前述第1及第2上部擴散層的底面略相同高度者。
  5. 如申請專利範圍第1項至第4項任一項記載之半導體裝置，其中，具有依序排列於前述第1方向之複數的前述第1活性範圍，1個前述第1凹槽則在前述複數之第1活性範圍內延伸存在於前述第1方向，1個前述第2凹槽則在前述複數之第1活性範圍內延伸存在於前述第1方向， 1個前述第3凹槽則在前述複數之第1活性範圍內延伸存在於前述第1方向，對於各第1活性範圍係設置有前述第1~第2縱型電晶體，前述第1及第2閘極電極係共有於設置於各第1活性範圍之第1縱型電晶體，前述第2及第3閘極電極係共有於設置於各第1活性範圍之第2縱型電晶體者。
  6. 如申請專利範圍第1項至第4項任一項記載之半導體裝置，其中，具有依序排列於與前述第1方向不同之方向之複數的前述第1活性範圍，對於各第1活性範圍內係配置有延伸存在於前述第1方向之前述第1~第3凹槽，對於各第1活性範圍係設置有前述第1~第3閘極電極，前述第1~第2半導體柱，及前述第1~第2縱型電晶體者。
  7. 如申請專利範圍第1項至第6項任一項記載之半導體裝置，其中，更具有：第2活性範圍，和在前述第2活性範圍內延伸存在於前述第1方向之凹槽B，和埋設前述凹槽B之閘極電極B，和前述第2活性範圍內之設置於夾持前述凹槽B之兩側範圍之1對的單元擴散層者。
  8. 如申請專利範圍第7項記載之半導體裝置，其 中，更具有加以電性連接於前述1對之單元擴散層之任一方的電容器者。
  9. 如申請專利範圍第1項至第8項任一項記載之半導體裝置，其中，在平面視中，前述第1及第2半導體柱之前述第1方向的寬度係為與前述第1方向正交之第2方向之寬度的2~20倍者。
  10. 一種半導體裝置，係具有第1範圍與第2範圍之半導體裝置，其特徵為前述第1範圍係具備：由半導體所成之第1活性範圍，和在前述第1活性範圍內延伸存在於第1方向之3個以上之凹槽A，和具有依序加以設置於鄰接之前述凹槽A的內面上之2個第1閘極絕緣膜及2個閘極電極A，與由位置於鄰接之前述凹槽A之間的前述第1活性範圍加以構成之半導體柱A，與設置於前述半導體柱A之上部的上部擴散層，與加以設置於位置於鄰接之前述凹槽A之下方的第1活性範圍內之2個下部擴散層之複數的縱型電晶體，前述第2範圍係具備：延伸存在於與前述第1方向交叉之第3方向，由半導體所成之第2活性範圍，和在前述第2活性範圍內延伸存在於前述第1方向之凹槽B，和依序加以設置於前述凹槽B之內面上的第2閘極絕 緣膜及閘極電極B，和加以設置於夾持前述凹槽B之前述第2活性範圍內之上部的1對之單元擴散層之單元電晶體，位置於鄰接之縱型電晶體之間的前述閘極電極A係共有於鄰接之縱型電晶體者。
  11. 如申請專利範圍第10項記載之半導體裝置，其中，於前述第1活性範圍內具有4個以上之前述凹槽A，具有3個以上之前述縱型電晶體，加以電性連接鄰接之半導體柱A內之各前述上部擴散層，或位置在鄰接之半導體柱A之間的下部擴散層係共有於各具有前述鄰接之半導體柱A之各縱型電晶體，前述3個以上之縱型電晶體係加以串聯連接者。
  12. 如申請專利範圍第10項或第11項記載之半導體裝置，其中，前述第1範圍係具有：依序排列於前述第1方向之複數的前述第1活性範圍，各前述凹槽A係在複數之前述第1活性範圍內延伸存在於前述第1方向，對於各第1活性範圍係設置有前述縱型電晶體，加以設置於複數之第1活性範圍而排列於前述第1方向之複數之縱型電晶體係共有前述2個閘極電極A者。
  13. 如申請專利範圍第10項或第11項記載之半導體裝置，其中，具有依序排列於與前述第1方向不同之方向之複數的前述第1活性範圍， 對於各前述第1活性範圍內係前述3個以上之凹槽A則延伸存在於第1方向，對於各前述第1活性範圍內，係加以設置有前述閘極電極A，前述半導體柱A，前述上部擴散層，前述下部擴散層，及前述複數之縱型電晶體者。
  14. 一種半導體裝置之製造方法，其特徵為具有：同時形成位置於第1範圍而由半導體所成之第1活性範圍，和位置於第2範圍而由延伸存在於第3方向之半導體所成之第2活性範圍之工程，和經由離子注入不純物於第1及第2範圍之全面之時，同時於前述第1活性範圍之表面形成上部擴散層，而於前述第2活性範圍的表面形成單元擴散層之工程，和將在前述第1活性範圍內，延伸存在於交叉於前述第3方向之第1方向的3個以上凹槽A，與由鄰接之前述凹槽A之間的前述第1活性範圍所成之半導體柱A，與在前述第2活性範圍內，延伸存在於第1方向之凹槽B，與由夾持前述凹槽B之前述第2活性範圍所成之1對之半導體柱B，與於前述1對之半導體柱B上部，將1對之單元擴散層同時形成之工程，和經由注入不純物於前述凹槽A之底部之時而形成下部擴散層之工程，和於前述凹槽A之內面上同時形成第1閘極絕緣膜，和於前述凹槽B內面上形成第2閘極絕緣膜之工程，和同時形成埋設在前述凹槽A內之閘極電極A，和埋 設在前述凹槽B內之閘極電極B之工程者。
  15. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，在形成前述閘極電極A及B之工程中，前述閘極電極A及B之上面係呈較前述第1及第2範圍之主面為高地，形成前述閘極電極A及B者。
  16. 如申請專利範圍第14項記載之半導體裝置之製造方法，其中，在形成前述閘極電極A及B之工程之後，更具有：呈前述閘極電極A之上面則成為與前述上部擴散層之底面略相同高度，而前述閘極電極B之上面則成為與前述單元擴散層之底面略相同高度地，使前述閘極電極A及B之上面後退之工程者。
  17. 如申請專利範圍第14項至第16項任一項記載之半導體裝置之製造方法，其中，在形成前述第1及第2活性範圍之工程中，形成依序排列於前述第1方向之複數的前述第1活性範圍，在形成前述上部擴散層及單元擴散層之工程中，於各前述第1活性範圍內形成上部擴散層，在形成前述凹槽A及B，前述半導體柱A及B，以及單元擴散層之工程中，各前述凹槽A則呈共通在前述複數之第1活性範圍內而延伸存在於前述第1方向地，形成前述凹槽A，在形成前述下部擴散層之工程中， 於位置在各前述第1活性範圍內之前述凹槽A之底部形成下部擴散層，在形成前述第1及第2閘極絕緣膜之工程中，於各前述凹槽A的內面上形成前述第1閘極絕緣膜，在形成前述閘極電極A及B之工程中，形成埋設各前述凹槽A之前述閘極電極A者。
  18. 如申請專利範圍第14項至第16項任一項記載之半導體裝置之製造方法，其中，在形成前述第1及第2活性範圍之工程中，形成依序排列於與前述第1方向不同之方向之複數的前述第1活性範圍，在形成前述上部擴散層及單元擴散層之工程中，於各前述第1活性範圍內形成上部擴散層，在形成前述凹槽A及B，前述半導體柱A及B，以及單元擴散層之工程中，呈在各第1活性範圍內延伸存在有前述3個以上之凹槽A於第1方向地，形成前述凹槽A，在形成前述下部擴散層之工程中，於位置在各前述第1活性範圍內之前述凹槽A之底部形成下部擴散層，在形成前述第1及第2閘極絕緣膜之工程中，於各前述凹槽A的內面上形成前述第1閘極絕緣膜，在形成前述閘極電極A及B之工程中，形成埋設各前述凹槽A之前述閘極電極A者。
  19. 如申請專利範圍第14項至第18項任一項記載之半導體裝置之製造方法，其中，在形成前述凹槽A及B，前述半導體柱A及B，以及單元擴散層之工程之後，更具有：形成加以電性連接於前述1對之單元擴散層之任一方的電容器之工程者。
  20. 如申請專利範圍第14項至第19項任一項記載之半導體裝置之製造方法，其中，在平面視中，前述半導體柱A之前述第1方向的寬度係為與前述第1方向正交之第2方向之寬度的2~20倍者。
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