TWI652771B - 記憶體裝置及其製造方法 - Google Patents

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Abstract

記憶體裝置包含第一介電層設置於基底上且覆蓋一對字元線，其中第一介電層具有開口暴露出隔離區和相鄰二主動區的各自汲極區。記憶體裝置還包含一對接觸件和介電部設置於開口中，其中介電部將這對接觸件隔開。每一個接觸件包含第一導電部設置於基底上，第二導電部設置於第一導電部之上，以及襯層設置於第一導電部與第二導電部之間且位於開口的側壁上。第二導電部具有與介電部接觸的側壁，且襯層不位於此側壁上。第二導電部具有一角落連接第二導電部的此側壁和頂面，並且保護部位於此角落上。

Description

記憶體裝置及其製造方法
本發明實施例是有關於記憶體裝置，且特別是有關於記憶體裝置中的接觸件及其製造方法。
動態隨機存取記憶體(Dynamic Ramdom Access Memory，DRAM)裝置廣泛地應用於消費性電子產品中，例如個人電腦、智慧型手機或平板電腦。一般而言，製造動態隨機存取記憶體裝置的步驟包含在基底上形成金屬氧化物(metal oxide semiconductor，MOS)電晶體和接觸件，後續在接觸件上形成電容器，電容器透過接觸件電性連接至基底和金屬氧化物半導體電晶體。
為了增加動態隨機存取記憶體裝置內的元件密度以及改善其整體表現，目前動態隨機存取記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。然而，當最小元件(例如接觸件)的尺寸持續縮小時，許多挑戰隨之而生。舉例而言，在溝槽內填充材料層中可能會形成缺陷例如空孔，這導致動態隨機存取記憶體裝置的可靠度下降。因此，業界仍需要改進動態隨機存取記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。
本發明的一些實施例提供記憶體裝置的製造方法，此方法包含在基底中形成隔離區，以定義出在第一方向上排列的多個主動區，以及形成多對字元線於基底中，其中每一主動區對應於一對字元線，且每一主動區具有位於字元線與隔離區之間的汲極區以及位於一對字元線之間的源極區。此方法還包含在基底上形成第一介電層覆蓋這些字元線，其中第一介電層具有第一開口暴露出隔離區和相鄰二主動區的汲極區，在第一開口的下方部分中填充第一導電材料層，順應性地形成襯層於第一開口之上方部分的側壁和第一導電材料層的頂面上，以及在形成襯層之後，在第一開口的上方部分中填充第二導電材料層。此方法還包含對第一開口中的第二導電材料層和襯層執行回蝕刻製程，以形成凹陷，順應性地形成保護層於凹陷的側壁和底部及第一介電層的頂面上，以及執行蝕刻製程以形成第二開口穿過保護層、第二導電材料層、襯層和第一導電材料層且暴露出隔離區。此方法還包含形成第二介電層覆蓋保護層和第一介電層且填滿第二開口，以及移除部分的第一介電層、保護層和第二介電層，以使得第二導電材料層、第一介電層和第二開口中的第二介電層具有齊平的頂面。
本發明的一些實施例提供記憶體裝置，此記憶體裝置包含基底以及設置於基底中的隔離區、多個主動區和多對字元線，其中每一主動區對應於一對字元線，且每一主動區具有位於字元線與隔離區之間的汲極區以及位於一對字元線之間的源極區。此記憶體裝置還包含第一介電層設置於基底上且覆蓋這些字元線，其中第一介電層具有開口暴露出隔離區和相 鄰二主動區的汲極區，以及一對接觸件和介電部設置於開口中，其中介電部將這對接觸件隔開。這對接觸件中的每一個包含第一導電部設置於基底上，第二導電部設置於第一導電部之上，以及襯層設置於第一導電部與第二導電部之間且位於開口的側壁上，其中第二導電部具有與介電部接觸的側壁，且襯層不位於第二導電部的此側壁上。第二導電部具有一角落連接第二導電部的此側壁和頂面，並且保護部位於此角落上。
100‧‧‧記憶體裝置
102‧‧‧基底
104、104A、104B‧‧‧主動區
105‧‧‧汲極區
106、106A、106B、106C‧‧‧隔離區
108‧‧‧字元線
110‧‧‧位元線
110A、110B‧‧‧導電層
110C‧‧‧罩幕層
111、126、128、130‧‧‧絕緣層
112‧‧‧接觸件
114‧‧‧第二導電材料層
114’‧‧‧第二導電部
116、116’‧‧‧襯層
118‧‧‧位元線接觸件
120‧‧‧閘極電極
122‧‧‧閘極襯層
124‧‧‧閘極介電層
132、150、152‧‧‧介電層
133、134、148‧‧‧開口
135‧‧‧凹陷
136‧‧‧第一導電材料層
136’一第一導電部
138、138’‧‧‧矽化物層
144‧‧‧空孔
146、146’‧‧‧保護層
146”‧‧‧保護部
150’‧‧‧介電部
154‧‧‧電容器
156‧‧‧下電極層
158‧‧‧介電層
160‧‧‧上電極層
D1、D2、D3、D4‧‧‧方向
H1、H1’、H2‧‧‧高度
θ1‧‧‧銳角
θ2‧‧‧鈍角
為讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下：
第1圖是根據本發明的一些實施例繪示的記憶體裝置的上視示意圖。
第2A-2E和2E’圖是根據本發明的第一實施例，說明形成記憶體裝置在不同階段的剖面示意圖。
第3圖是根據本發明的第一實施例繪示的記憶體裝置的剖面示意圖。
第4A-4H和4H’圖是根據本發明的第二實施例，說明形成記憶體裝置在不同階段的剖面示意圖。
第5圖根據本發明的第二實施例繪示的記憶體裝置的剖面示意圖。
以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會 為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。
第1圖是根據本發明的一些實施例繪示的記憶體裝置100的上視示意圖。記憶體裝置100包含基底102、主動區104、隔離區106、字元線108、位元線110、接觸件112以及位元線接觸件118。主動區104包含主動區104A和主動區104B。接觸件112包含第一導電部136’(未顯示)、矽化物(silicide)層138’(未顯示)、襯層116’和第二導電部114’。為了圖式簡潔明確，第1圖僅顯示以上部件，其餘部件可見於第3圖或第5圖的剖面示意圖，其沿著第1圖之I-I線截取。
請參考第1圖，隔離區106形成於基底102中，並包含隔離區106A、隔離區106B和隔離區106C。隔離區106A沿著方向D2延伸且在方向D1上排列。隔離區106B沿著方向D4延伸，而隔離區106C沿著方向D3延伸。隔離區106B與隔離區106C在方向D2上各自排列，並且隔離區106B與隔離區106C在方向D1上交替排列。
方向D1大致上垂直於方向D2，方向D1與方向D3相交於一銳角θ1，且方向D1與方向D4相交於一鈍角θ2。
隔離區106界定出基底102中的主動區104。明確而言，兩個隔離區106A與兩個隔離區106B界定出一個主動區104A，並且兩個隔離區106A與兩個隔離區106C界定出一個主動區104B。
位元線110形成於基底102上方且沿著方向D1延伸。位元線110在方向D2上對應於主動區104排列。字元線108 形成於基底102中且沿著方向D2延伸。字元線108在方向D1上以一對字元線108對應於一個主動區104A或一個主動區104B的方式排列。
在一些實施例中，主動區104與位元線110之重疊處具有位元線接觸件118。當基底102上方的位元線110橫越相鄰的一對字元線108時，位元線110透過位元線接觸件118電性連接至主動區104的源極區(未顯示)，源極區在主動區104中且大致上位於相鄰的一對字元線108的相對內側之間。
請參考第1和第5圖(或第3圖)，每一個主動區104上設置有兩個接觸件112，且接觸件112對應設置於主動區104的兩個汲極區105上，汲極區105在主動區104中且大致位於相鄰的一對字元線108的兩相對外側與隔離區106A之間。接觸件112包含第一導電部136’、矽化物層138’、襯層116’和第二導電部114’。如第1圖所示，襯層116’以「ㄈ」字形的方式包圍第二導電部114’的三個側壁，襯層116’並未形成於第二導電部114’之面向隔離區106A的側壁上。
第2A-2E和2E’圖及第4A-4H和4H’圖根據本發明不同實施例，說明本發明之記憶體裝置100在不同製造階段的剖面示意圖。其中，各圖左半部顯示沿第1圖I-I線截取的剖面示意圖，各圖右半部顯示沿第1圖II-II線截取的剖面示意圖。
以下參考第1圖、第2A-2E和2E’圖、第3圖說明本發明第一實施例。請參考第2A圖，提供基底102。在一些實施例中，基底102可以是元素半導體基底，例如矽基底或鍺基底；化合物半導體基底，例如碳化矽基底或砷化鎵基底；絕緣體上 的半導體(semiconductor-on-insulator，SOI)基底或類似半導體基底。
接著，在基底102中形成隔離區106以定義出基底102的主動區104。在一些實施例中，隔離區106的材料可以是絕緣材料，例如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)或類似材料，並且可透過蝕刻製程和沉積製程來形成隔離區106。
接著，在基底102中形成字元線108。如第2A圖所示，相鄰的一對字元線108設置於兩個隔離區106A之間。字元線108包含閘極電極120、閘極襯層122和閘極介電層124。閘極介電層124圍繞閘極電極120以將閘極電極120與基底102電性隔離。閘極電極120的材料可以是導電材料，例如非晶矽、多晶矽、金屬、金屬氮化物、導電金屬氧化物或類似材料。閘極襯層122的材料可以是導電材料，例如是氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)或類似材料。閘極介電層124的材料可以是氧化矽、氮化矽、氮氧化矽、高介電常數的介電材料或類似材料。
接著，在字元線108上形成絕緣層126，在隔離區106C兩側的一對字元線108上方的絕緣層126之間形成絕緣層128，並且在絕緣層126和絕緣層128上形成絕緣層130。在一些實施例中，絕緣層126的材料為氮化矽，絕緣層128的材料為氧化矽，絕緣層130的材料為氮化矽。
接著，在相鄰的一對字元線108間形成於方向D2延伸的位元線接觸件開口(未顯示)以暴露出位於相鄰的一對字 元線108間的源極區(未顯示)。之後，在基底102上方形成位元線110以及形成位於位元線110側壁上的絕緣層111。在一些實施例中，位元線110可包含導電層110A、導電層110B以及罩幕層110C。其中，位元線110的導電層110A具有填入位元線接觸件開口(未顯示)中的部分，導電層110A的此部分可作為第1圖所示的位元線接觸件118，以電性連接至源極區(未顯示)。
接著，在基底102上方形成介電層132，並且在介電層132中形成於方向D2延伸的開口134，開口134暴露出隔離區106A的頂面和相鄰的兩個主動區104A和104B之相對於隔離區106A兩側的各自汲極區105。開口134的底部可側向地延伸至絕緣層126。介電層132的材料可以是氧化矽、氮化矽、氮氧化矽、前述之組合或類似材料。在一些實施例中，介電層132可以是多層介電材料層(未顯示)，舉例而言，介電層132的下方部分可以是旋塗式介電(spin-on dielectric，SOD)材料，且介電層132的上方部分可以是四乙氧基矽烷(tetraethoxysilane，TEOS)材料。在一些實施例中，可透過沉積製程形成介電層132，接著可透過蝕刻製程在介電層132中蝕刻出開口134。如第2A圖所示，在開口134形成的同時，相鄰的兩位元線之間會具有一開口133。
請參考第2B圖，在開口134的下方部分中形成第一導電材料層136。在一些實施例中，第一導電材料層136可以是半導體材料，例如摻雜或未摻雜的多晶矽，或者可以是金屬材料，例如銅(Cu)、鋁(Al)、鎢(W)、前述之組合或類似金屬材料。在一些實施例中，可透過沉積製程和回蝕刻製程來形成第 一導電材料層136。
在第一導電材料層136包含多晶矽的實施例中，可在開口134中之第一導電材料層136的頂面上形成矽化物(silicide)層138。
請參考第2C圖，在基底102上順應性(conformal)地形成襯層116，並在襯層116上順應性地形成第二導電材料層114。在此實施例中，襯層116及第二導電材料層114各自具有位於開口134上方部分側壁的垂直部分，以及位於開口134上方部分底部與介電層132上方的水平部分，並且第二導電材料層114並未填滿開口134的上方部分。襯層116的材料可以是氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、前述之組合或類似材料。第二導電材料層114可以是金屬材料，例如鎢(W)、銅(Cu)、鋁(Al)、金(Au)、鉻(Cr)、鎳(Ni)、鉑(Pt)、鈦(Ti)或前述之組合。
值得注意的是，隨著記憶體裝置的尺寸微縮化，在形成接觸件的製程步驟中，當填充導電材料於接觸件開口中時，可能會在接觸件開口中的導電材料內產生空孔。舉例而言，請同時參照第1圖及第2C圖，由於方向D2上相鄰的位元線間的開口133較窄，因此在填充導電材料時容易於開口133中的第二導電材料層114內形成空孔144。當後續對第二導電材料114進行蝕刻時，空孔144處暴露出的第二導電材料114會被進一步蝕刻而使得空孔144變大(如後第2D圖所示)，進而使得接觸件112與後續形成的電容器間的接觸面積變小，導致電阻提升。
請參考第2D圖，接著，對第二導電材料層114進 行回蝕刻製程以移除第二導電材料層114的水平部分，並以第二導電材料層114的垂直部分作為蝕刻遮罩，以移除襯層116、矽化物層138和第一導電材料層136未被第二導電材料層114的垂直部分覆蓋的部分。開口148穿過第二導電材料層114、襯層116、矽化物層138和第一導電材料層136直到暴露出隔離區106A的頂面。在一些實施例中，形成開口148的蝕刻製程可以是針對個別材料層使用不同蝕刻配方的多個蝕刻步驟。在一些其他實施例中，形成開口148的蝕刻製程可以是單一蝕刻步驟。
如第2D圖所示，在形成開口148之後，於開口134的側壁上形成一對接觸件112，各接觸件112包括第二導電部114’、襯層116’、矽化物層138’和第一導電部136’。值得注意的是，當空孔144存在時(第2C圖)，上述的蝕刻製程會對空孔144處暴露出的第二導電材料層114蝕刻使得空孔144擴大，而導致第二導電材料層114的進一步損失。
請參考第2E圖，接著，在基底102上方毯覆性地形成介電層150(未顯示)，並對介電層150、介電層132、第二導電部114’和襯層116’執行平坦化製程。在本發明一實施例中，例如可以罩幕層110C為停止層進行平坦化製程。如圖所示，在平坦化製程之後，接觸件112的第二導電部114’與襯層116’的頂面被暴露出來，並且介電層150在開口148中的剩餘部分150’(後續稱為介電部150’)、介電層132、第二導電部114’和襯層116’具有齊平的頂面。介電部150’將開口134中的一對接觸件112隔開。
請參考第2E’圖，在本發明一實施例中，亦可執 行前述的平坦化製程直到第二導電材料層擴孔處的介電層150皆被移除為止，以增加接觸件112與電容器154(顯示於第3圖)的接觸面積，減少電阻值。
參考第3圖，接著，在接觸件112上形成電容器154，並在電容器154上方形成介電層152，以形成記憶體裝置100。介電層152的材料可以是氧化矽、氮化矽、氮氧化矽或類似材料，並且可透過沉積製程形成介電層152。在一些實施例中，電容器154與接觸件112間可包括一接觸墊(未顯示)，用以加大電容器154的著陸(Landing)面積。電容器154包含下電極層156、介電層158以及上電極層160，且電容器154的下電極層156透過接觸件112電性連接至基底102。下電極層156和上電極層160的材料可以是金屬材料，例如鈦、鉭、氮化鈦、氮化鉭。介電層158的材料可以是高介電常數的介電材料，例如氧化鋯(Zr2O3)、氧化鋁(Al2O3)。
以下參考第1圖、第4A-4H和4H’圖及第5圖說明本發明第二實施例。其中，第4A-4B圖之製程與第2A-2B圖相同，在此不再贅述。並且，為使圖示簡明，如未特別說明，第二實施例中與第一實施例類似的元件係採用相同的標號表示，並可採用類似的材料及方式形成。
接續第4B圖，如第4C圖所示，在第一開口134之上方部分的側壁及第一導電材料層136的頂面上形成襯層116，並接著形成第二導電材料層114以填滿第一開口134之上方部分。詳細而言，可先在基底102上順應性(conformal)地形成襯層116，接著在基底102上毯覆性(blanket)地形成第二導電 材料層114，並進行一平坦化製程以形成開口134上方部分中的襯層116及第二導電材料層114。同樣值得注意的是，隨著記憶體裝置的尺寸微縮化，第二導電材料層114內可能會形成空孔144。
請參考第4D圖，對開口134上方部分中的第二導電材料層114和襯層116執行回蝕刻製程以形成凹陷135。在一些實施例中，可以罩幕層110C作為停止層以移除第二導電材料層114和襯層116。在其他實施例中，本發明亦可視接觸件112整體需要的高度設定回蝕刻的停止點。如第4D圖所示，在回蝕刻製程後，會暴露出第二導電材料層114中的空孔144。
請參考第4E圖，於基底102上順應性地形成保護層146。保護層146具有位於凹陷135之底部上和介電層132之頂面上的水平部分，以及位於凹陷135之側壁上的垂直部分，且保護層146並未將凹陷135完全填滿。保護層146的材料可以是氧化矽、氮化矽、氮氧化矽、前述之組合或類似材料，並且可透過沉積製程形成保護層146。特別說明的是，當空孔144存在時，保護層146會填充且覆蓋從第二導電材料層114暴露出來的空孔144(後文將保護層146填充於空孔144的部分稱為保護部146”)。
接著，實施蝕刻製程以形成如第4F圖所示的開口148。在一些實施例中，形成開口148的蝕刻製程可先移除保護層146的水平部分，接著利用保護層146的垂直部分作為蝕刻遮罩，以移除第二導電材料層114、襯層116、矽化物層138和第一導電材料層136未被保護層146之垂直部分覆蓋的部分。開口 148穿過保護層146、第二導電材料層114、襯層116、矽化物層138和第一導電材料層136直到暴露出隔離區106A的頂面。在一些實施例中，形成開口148的蝕刻製程可以是針對個別材料層使用不同蝕刻配方的多個蝕刻步驟。在一些其他實施例中，形成開口148的蝕刻製程可以是單一蝕刻步驟。
如第4F圖所示，在形成開口148之後，於開口134的側壁上形成一對接觸件112以及保護層146’的剩餘部分(保護部146”)，各接觸件112包括第二導電部114’、襯層116’、矽化物層138’和第一導電部136’。特別說明的是，在本實施例中，當空孔144存在時，由於保護層146(保護部146”)會填充且覆蓋空孔144(第4E圖)，所以在執行開口148的蝕刻製程期間，保護部146”會保護住第二導電材料層114位於空孔144的部分(第4F圖)，因此，可避免空孔144處的第二導電材料層114被蝕刻而產生進一步的損失。
請參考第4G圖，在基底102上毯覆性地形成介電層150，介電層150填滿開口148和134並覆蓋介電層132。介電層150的材料可以是氧化矽、氮化矽、氮氧化矽、前述之組合或類似材料。在一些實施例中，介電層150的材料例如與保護層146的材料不同。
請參考第4H圖，接著，對介電層150、剩餘的部分保護層146’和介電層132執行平坦化製程。在一些實施例中，例如可以罩幕層110C為停止層進行平坦化製程。如圖所示，在平坦化製程之後，接觸件112的第二導電部114’暴露出來，並且介電層132、襯層116’、第二導電部114’、保護部146” 和介電層150在開口148中的剩餘部分150’(介電部150’)具有大致齊平的頂面。介電部150’將開口134中的一對接觸件112隔開。特別注意的是，本實施例中，在平坦化製程之後，保護部146”仍留在第二導電部114’的一角落上，此角落連接第二導電部114’與介電部150’接觸的側壁與第二導電部114’的頂面。
請再參考第4H圖，在本發明其他實施例中，也可透過毯覆性蝕刻製程(Blanket etch)暴露接觸件112的第二導電部114’，並使得介電層132、襯層116’、第二導電部114’、保護部146”和介電部150’具有大致齊平的頂面。
請參考第2E圖與第4H圖，由於在第二實施例中，保護部146”會保護住第二導電材料層114位於空孔處的部分，因此，第二實施例中接觸件112的第二導電部114’會具有較大的頂面，可進一步減少與電容器154的電阻值。
在其他實施例中，亦可執行平坦化製程直到保護部146”被完全移除，以進一步增加第二導電部114’的頂面面積(第4H’圖)。在此例中，由於第二實施例中的空孔144不會產生擴孔的情形，因此僅需移除少量的第二導電部114’及襯層116’即可移除保護部146”，使得接觸件112可大致維持與原高度H1相等的高度H1’。相對於第一實施例要移除大量的第二導電部114’及襯層116’而會導致接觸件112整體的高度減少為H2而言(第2E’圖)，本發明的第二實施例可維持住所需的接觸件112的高度H1，確保元件品質。
參考第5圖，相似於第3圖，在接觸件112上形成電容器154，並在電容器154上方形成介電層152，以形成記憶 體裝置100。電容器154和介電層152的材料及形成方法與第3圖相似，在此不再贅述。
另外說明的是，在本發明的第一實施例中，由於是透過第二導電材料層114直接作為形成接觸件112的蝕刻罩幕，因此接觸件112的第二導電部114’會受到蝕刻製程的影響而使得元件品質降低。另外，在順應性形成第二導電材料層114的步驟中，第二導電材料層114的金屬材料通常亦不易均勻的在開口134的側壁上形成一樣的厚度，而使得接觸件112的寬度產生變異。然而，在本發明的第二實施例中，由於是透過另外形成易均勻沉積的保護層146作為形成接觸件112的蝕刻罩幕，因此可準確的控制所需的接觸件112的高度及寬度，並確保元件品質。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (12)

  1. 一種記憶體裝置的製造方法，包括：在一基底中形成一隔離區以定義出在一第一方向上排列的多個主動區；形成多對字元線於該基底中，其中每一主動區對應於一對字元線，且每一主動區具有位於該字元線與該隔離區之間的一汲極區以及位於一對字元線之間的一源極區；在該基底上形成一第一介電層覆蓋該等字元線，其中該第一介電層具有一第一開口暴露出該隔離區和相鄰二主動區的該等汲極區；在該第一開口的一下方部分中填充一第一導電材料層；順應性地形成一襯層於該第一開口之一上方部分的側壁和該第一導電材料層的頂面之上；在形成該襯層之後，在該第一開口的該上方部分中填充一第二導電材料層；對該第一開口中的該第二導電材料層和該襯層執行一回蝕刻製程，以形成一凹陷；順應性地形成一保護層於該凹陷的側壁和底部及該第一介電層的頂面上；執行一蝕刻製程以形成一第二開口穿過該保護層、該第二導電材料層、該襯層和該第一導電材料層且暴露出該隔離區；形成一第二介電層覆蓋該保護層和該第一介電層且填滿該第二開口；以及移除部分的該第一介電層、該保護層和該第二介電層，以使得該第二導電材料層、該第一介電層和該第二開口中的該第二介電層具有一齊平的頂面。
  2. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中該保護層具有位於該凹陷之底部上和該第一介電層之頂面上的一水平部分，以及位於該凹陷之側壁上的一垂直部分。
  3. 如申請專利範圍第2項所述之記憶體裝置的製造方法，其中該蝕刻製程包括：移除該保護層的該水平部分；以及在移除該保護層的該水平部分之後，以該保護層的該垂直部分作為一蝕刻遮罩，蝕刻該第二導電材料層、該襯層和該第一導電材料層。
  4. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中在該第一開口的該上方部分中填充該第二導電材料層的步驟形成一空孔於該第二導電材料層中，其中在該回蝕刻製程之後，該空孔從該第二導電材料層暴露出來，其中順應性地形成該保護層的步驟更包括該保護層填入該空孔中，以及其中在移除部分的該第一介電層、該保護層和該第二介電層之後，該保護層的一剩餘部分留在該第二導電材料層上。
  5. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中該蝕刻製程形成該第二開口，使得在該第一開口中的該第一導電材料層、該襯層和該第二導電材料層形成在該第一開口中的一對接觸件，該對接觸件中的每一個包含該第一導電材料層、該襯層和該第二導電材料層，且該對接觸件被該第二介電層隔開。
  6. 如申請專利範圍第5項所述之記憶體裝置的製造方法，其中該對接觸件中的每一個之該第二導電材料層具有與該第二介電層接觸的一側壁，且該襯層不位於該側壁上。
  7. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中移除部分的該第一介電層、該保護層、與該第二介電層的步驟為一平坦化製程。
  8. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中移除部分的該第一介電層、該保護層、與該第二介電層的步驟為一毯覆性蝕刻製程。
  9. 如申請專利範圍第5項所述之記憶體裝置的製造方法，其中在移除部分的該第一介電層、該保護層和該第二介電層之後，更包括在該接觸件上形成一電容器，該電容器包括一下電極層、一上電極層和一介電層夾設於該下電極層與該上電極層之間，其中該下電極層透過該對接觸件電性連接至該基底。
  10. 如申請專利範圍第1項所述之記憶體裝置的製造方法，其中在該第一開口的該下方部分中填充該第一導電材料層之後，且在形成該襯層之前，更包括在該第一導電材料層的頂面上形成一矽化物層。
  11. 一種記憶體裝置，包括：一基底；一隔離區和多個主動區，設置於該基底中；多對字元線，設置於該基底中，其中每一主動區對應於一對字元線，且每一主動區具有位於該字元線與該隔離區之間的一汲極區以及位於一對字元線之間的一源極區；一第一介電層，設置於該基底上且覆蓋該等字元線，其中該第一介電層具有一開口暴露出該隔離區和相鄰二主動區的該等汲極區；以及一對接觸件和一介電部，設置於該開口中，且該介電部將該對接觸件隔開，其中該對接觸件中的每一個包括一第一導電部設置於該基底上、一第二導電部設置於該第一導電部之上，以及一襯層設置於該第一導電部與該第二導電部之間且位於該開口的側壁上，其中該第二導電部具有與該介電部接觸的一側壁，該襯層不位於該側壁上，其中該第二導電部具有一角落連接該第二導電部的該側壁和頂面，且一保護部位於該角落上。
  12. 如申請專利範圍第11項所述之記憶體裝置，更包括一電容器設置於該對接觸件上，該電容器包括一下電極層、一上電極層和一介電層夾設於該下電極層與該上電極層之間，其中該下電極層透過該對接觸件電性連接至該基底。
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