TWI581433B - 半導體結構及其製程 - Google Patents

Description

半導體結構及其製程

本發明係關於一種半導體結構及其製程，且特別係關於一種結合電容與電晶體的半導體結構及其製程。

半導體元件中之電容器通常是由兩個電極及位於二電極間之介電質所共同組成的。這種結構普遍應用在許多半導體元件上，例如，動態隨機存取記憶體(DRAM)。這種電容器的製程通常如下所述。首先，形成一導體層於底材上，定義圖案並蝕刻以形成電容器的下電極。接下來，形成一介電層於下電極之上。最後以另一個導體層覆蓋介電層即形成電容器。

電極的材料至少包括多晶矽、多晶矽化金屬及金屬。因此，目前半導體晶圓廠所提供的電容製造方法大約有三種：金屬-介電層-金屬(Metal-insulator-Metal,MIM)電容，多晶矽-介電層-多晶矽(Poly-insulator-Poly,PIP)電容，以及金屬氧化物(Metal Oxide Semiconductor,MOS)電容，以相容於CMOS製程俾使製程之整合得以簡化。MIM電容是利用兩層金屬層來形成電極板而做成電容。PIP電容是利用兩層多晶矽層來形成電極板而做成電容。MOS電容則是將MOS的汲極及源極連接在一起，與閘極形成兩個電極板而做成電容。

當積體電路之積極度增加，而電路中之各半導體元件之尺寸微縮後，如何整合各電晶體元件，例如電容與電晶體等元件，俾達到所需之電容值及運算功率且又能簡化製程並降低成本等，即成為業界之重要課題。

本發明提出一種半導體結構及其製程，其將電容之電極與電晶體之閘極及接觸插塞一起製作，以結合電晶體以及電容於同一半導體結構上，俾能簡化製程，進而降低成本。

本發明提供一種半導體結構，包含有一金屬閘極、一第二介電層以及一接觸插塞。金屬閘極位於一基底上以及一第一介電層中，其中金屬閘極具有一U形剖面的功函數金屬層以及一低電阻率材料位於U形剖面的功函數金屬層上。第二介電層位於金屬閘極以及第一介電層上。接觸插塞位於第二介電層上以及一第三介電層中，因而形成一電容結構。

本發明提供一種半導體製程，包含有下述步驟。首先，形成一第一介電層於一基底上。接著，形成一金屬閘極於第一介電層中，金屬閘極具有一U形剖面的功函數金屬層以及一低電阻率材料位於U形剖面的功函數金屬層上。接續，形成一第二介電層於金屬閘極以及第一介電層上。續之，形成一第三介電層於第二介電層上。繼之，形成一接觸插塞於第三介電層中，且位於金屬閘極的垂直方向上，因而形成一電容結構。

基於上述，本發明提出一種半導體結構及其製程，其係將 電容結構之製程與MOS電晶體製程整合，俾使電容結構能與MOS電晶體結構能以同一製程形成，如此即可簡化製程步驟，而達到降低成本之目的。具體而言，電容結構之下電極可與MOS電晶體之金屬閘極一同形成；之後，覆蓋第二介電層於MOS電晶體以及電容結構之下電極上，以作為電容結構之絕緣層並使MOS電晶體向上絕緣；最後，電容結構之上電極則可與用以將MOS電晶體向外電連接之接觸插塞一同形成。

10‧‧‧絕緣結構

20‧‧‧MOS電晶體

22、42‧‧‧閘極介電層

24、44‧‧‧閘極電極層

26、46‧‧‧蓋層

28、48‧‧‧間隙壁

29‧‧‧源/汲極

40‧‧‧犧牲電極

50‧‧‧接觸洞蝕刻停止層

110‧‧‧基底

120、120’‧‧‧第一介電層

130a‧‧‧第一金屬閘極

130b‧‧‧金屬閘極

132a、132b‧‧‧U形剖面的高介電常數介電層

132a’、132b’‧‧‧「一字形」剖面的高介電常數介電層

134a、134b‧‧‧U形剖面的功函數金屬層

136a、136b‧‧‧低電阻率材料

140‧‧‧第二介電層

150、150’‧‧‧第三介電層

160‧‧‧接觸插塞

170‧‧‧第四絕緣層

180‧‧‧第五絕緣層

A‧‧‧第一區

B‧‧‧第二區

C1‧‧‧第一接觸插塞

C2、C3‧‧‧第二接觸插塞

C4‧‧‧內連線結構

G1、G2‧‧‧犧牲閘極

P‧‧‧電容結構

R1、R2‧‧‧凹槽

T1、T2‧‧‧頂面

V‧‧‧接觸洞

V1、V2‧‧‧第二接觸洞

第1-9圖係繪示本發明一實施例之半導體製程之剖面示意圖。

第10圖係繪示本發明一實施例之半導體製程之剖面示意圖。

第1-9圖係繪示本發明一實施例之半導體製程之剖面示意圖。如第1圖所示，提供一基底110，其中基底110具有一第一區A以及一第二區B。在本實施例中，第一區A為一電晶體區，其為形成一MOS電晶體於其中，而第二區B為一電容區B，其為形成一電容結構於其中。本實施例係僅分別繪示一MOS電晶體於第一區A中，以及一電容結構於第二區B，以清楚並簡化揭示本發明，但其中MOS電晶體以及電容結構之個數非僅限於一個，其亦可為複數個，視實際之需要而定。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。

接著，形成一絕緣結構10於第二區B之基底110中。絕 緣結構10可例如為一淺溝絕緣(shallow trench isolation,STI)結構或者其他之氧化物結構，且其可例如由一淺溝絕緣製程或其他氧化製程形成，但本發明不以此為限。如此，絕緣結構10即可將後續形成於其上之電容結構與基底110絕緣，亦或者將後續形成於電容結構旁之MOS電晶體與電容結構彼此電性絕緣。在本實施例中特別將絕緣結構10設為一塊狀絕緣結構於大部分之第二區B的基底110中，以防止後續形成之電容結構電連接至基底110而漏電，但本發明不以此為限。在其他實施例中，第二區B之基底110中之絕緣結構10亦可由複數個較小之絕緣結構組成，視需求設置。

而後，形成一MOS電晶體20於第一區A的基底110上，以及一犧牲電極40於第二區B的基底110上。在本實施例中，MOS電晶體20之犧牲閘極G1以及犧牲電極40係於相同製程步驟形成以簡化製程。詳細而言，可先全面依序形成一介電層(未繪示)、一電極層(未繪示)以及一蓋層(未繪示)於基底110上；然後，圖案化蓋層、電極層以及介電層，以形成堆疊的一閘極介電層22及42、一閘極電極層24及44、以及一蓋層26及46，因此形成一犧牲閘極G1以及犧牲閘極G2，其中犧牲閘極G1由下而上包含閘極介電層22、閘極電極層24以及蓋層26，而相對應的，犧牲閘極G2由下而上則包含閘極介電層42、閘極電極層44以及蓋層46。在本實施例中，犧牲閘極G2則位於絕緣結構10的正上方，俾使後續作為電容之一電極時不會漏電至基底110。接著，全面覆蓋間隙壁材料層(未繪示)於犧牲閘極G1、G2以及基底110上，並圖案化間隙壁材料層，而形成一間隙壁28於犧牲閘極G1側邊的基底110上，並同時形成一間隙壁48於犧牲閘極G2側邊的基底110上，因而形成犧牲電極40於基底110上。續之，形成一源/汲極29於間隙壁28 側邊的基底110中，以形成MOS電晶體20。

更進一步而言，在進行上述步驟之間或進行完上述步驟後，可進行其他之MOS電晶體製程步驟，以進一步形成品質更佳之MOS電晶體20。例如，選擇性形成一輕摻雜源/汲極(未繪示)於犧牲閘極G1側邊的基底110中；選擇性形成磊晶結構(未繪示)於犧牲閘極G1側邊的基底110中等，並且在分別形成輕摻雜源/汲極或者磊晶結構之前，另外形成間隙壁(未繪示)於犧牲閘極G1側邊，以分別調整輕摻雜源/汲極或者磊晶結構與犧牲閘極G1之距離。MOS電晶體之製程步驟為本領域所熟知，故不再贅述。

接續，選擇性移除間隙壁28及48，如第2圖所示。續之，依序覆蓋一接觸洞蝕刻停止層50以及一第一介電層120’於犧牲閘極G1、犧牲閘極G2以及基底110上。接觸洞蝕刻停止層50可例如為一氮化層或者一已摻雜之氮化層等。第一介電層120’可例如為一氧化層，其可以化學氣相沈積(chemical vapor deposition,CVD)製程形成，但本發明不以此為限。繼之，可先進行一平坦化製程(未繪示)，以形成平坦化的一第一介電層120，並移除位於犧牲閘極G1及G2上的接觸洞蝕刻停止層50；然後進行一蝕刻製程，移除犧牲閘極G1、犧牲閘極G2，因而形成二凹槽R1及R2，如第3圖所示。在其他實施例中，犧牲閘極G1、犧牲閘極G2之部分結構，例如蓋層26及46，可能在進行平坦化製程時即先移除。

如第4圖所示，依序覆蓋一高介電常數介電層(未繪示)、一功函數金屬層(未繪示)以及一低電阻率材料(未繪示)於凹槽R1及R2以及第一介電層120；然後，平坦化低電阻率材料、功函 數金屬層以及高介電常數介電層至暴露出第一介電層120，而形成堆疊的一U形剖面的高介電常數介電層132a及132b、一U形剖面的功函數金屬層134a及134b、以及一低電阻率材料136a及136b，分別於凹槽R1及R2中，因此，形成MOS電晶體20之一第一金屬閘極130a於第一區A之第一介電層120中，以及一金屬閘極130b於第二區B之第一介電層120中。詳細而言，第一金屬閘極130a包含一U形剖面的高介電常數介電層132a、一U形剖面的功函數金屬層134a以及一低電阻率材料136a；金屬閘極130b則包含一U形剖面的高介電常數介電層132b、一U形剖面的功函數金屬層134b以及一低電阻率材料136b。如此，本發明以相同製程即可形成金屬閘極130b以及第一金屬閘極130a，而金屬閘極130b以及第一金屬閘極130a位於同一水平面。在本實施例中，絕緣結構10位於金屬閘極130b之正下方，是以可防止電流至金屬閘極130b向下流入基底110。在本發明中，由於係以同一金屬閘極製程來同時形成第一金屬閘極130a，以及作為一電容結構之下電極的金屬閘極130b，是以其材料(與第一金屬閘極130a相同)除了符合MOS電晶體20所需之電性要求外，較佳亦可進一步考量所形成之電容結構之導電性需求以及儲存電荷之需求。另外，金屬閘極130b以及第一金屬閘極130a可更包含選擇性的阻障層(未繪示)於U形剖面的高介電常數介電層132a及132b、U形剖面的功函數金屬層134a及134b、以及低電阻率材料136a及136b之間；緩衝層(未繪示)於U形剖面的高介電常數介電層132a及132b與基底110之間。

U形剖面的高介電常數介電層132a及132b可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、 氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組；U形剖面的功函數金屬層134a及134b係為一滿足電晶體所需功函數要求以及電極之導電需求的金屬，其可為單層結構或複合層結構，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、鋁化鈦(titanium aluminide,TiAl)或氮化鋁鈦(aluminum titanium nitride，TiAlN)等；低電阻率材料136a及136b可由鋁、鎢、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等所構成。

此外，本實施例是以一後置高介電常數介電層之後閘極(Gate-Last for High-K Last)製程為例，是以本實施例如第4圖所示，具有一U形剖面的高介電常數介電層132a及132b分別圍繞U形剖面的功函數金屬層134a及134b。在其他實施例中，本發明亦可應用於一前置高介電常數介電層之後閘極(Gate-Last for High-K First)製程，因而可如第10圖所示，係繪示本發明一實施例之半導體製程之剖面示意圖。此實施例之閘極介電層22及42即為一高介電常數介電層，而不再移除；換言之，在形成凹槽R1及R2(如第3圖)時，僅蝕刻至暴露出閘極介電層22及42。然後，直接將功函 數金屬層堆疊於閘極介電層22及42上。如此，則形成具有一「一字形」剖面的高介電常數介電層132a’及132b’，分別於U形剖面的功函數金屬層134a及134b以及基底110(以及絕緣結構10)之間。但其仍是以同一金屬閘極製程來形成金屬閘極130b以及第一金屬閘極130a。

如第5圖所示，形成一第二介電層140於金屬閘極130b、第一金屬閘極130a以及第一介電層120上。第二介電層140可例如為一氮化層、一氮氧化層、一含碳的氮化矽層或一氧化層等絕緣材料層。在本實施例中，第二介電層140作為一電容結構之絕緣層，是以其介電常數等較佳為考量電容結構之電性所需而選擇例如上述所舉之絕緣材料層等。再者，第二介電層140又可將MOS電晶體與後續形成於其上之金屬內連線結構絕緣。

接著，圖案化第二介電層140以及第一介電層120，以形成複數個第一接觸洞(未繪示)於第二介電層140以及第一介電層120中；然後，將導電材料填入第一接觸洞中，以形成複數個第一接觸插塞C1於第二介電層140以及第一介電層120中，並物理性接觸MOS電晶體20的源/汲極29。第一接觸插塞C1可例如由鎢、鋁或銅等材料所組成。再者，在填入導電材料以形成第一接觸插塞C1之前，可選擇性進行一自對準金屬矽化物(salicide)製程，以形成一金屬矽化物N於第一接觸洞中之源/汲極29以及第一接觸插塞C1之間，因而可降低源/汲極29與第一接觸插塞C1之接觸阻抗。當然，在其他實施例中，可在形成源/汲極29之後隨即形成金屬矽化物於源/汲極29上，接著全面覆蓋介電層，然後才形成第一接觸洞。

如第6-7圖所示，形成一第三介電層150’於第二介電層140上。第三介電層150’可例如為一氧化層，其可以化學氣相沈積(chemical vapor deposition,CVD)製程形成，但本發明不以此為限。詳細而言，可先全面覆蓋一第三介電層(未繪示)，再將其圖案化，而形成第三介電層150’，其具有二第二接觸洞V1以及一接觸洞V，而暴露出至少部分之第一接觸插塞C1以及部分之第二介電層140，如第6圖所示。第二介電層140可為單層或多層。在一較佳的實施例中，第二介電層140為多層，並包含對於一蝕刻製程，具有不同蝕刻率的堆疊的至少二材料層。例如，當第二介電層140為雙層，其為由下而上為堆疊的一氮化層以及一氧化層，則當進行蝕刻製程以形成第二接觸洞V1以及接觸洞V於第三介電層150’時，則可將氧化層作為蝕刻停止層，確保蝕刻製程可停在氮化層，而不致過蝕刻。如此一來，第二介電層140接觸後續形成於接觸洞V之接觸插塞的一部份的頂面T1會低於第二介電層140之位於接觸插塞旁的其他部分的頂面T2。

然後，再圖案化第三介電層150’，而形成第三介電層150，其更具有二第二接觸洞V2延伸至第二介電層140，暴露出至少部分之第一金屬閘極130a以及金屬閘極130b，如第7圖所示。

接著，同時填入導電材料(未繪示)於接觸洞V、第二接觸洞V1以及V2中並再平坦化導電材料，以形成一接觸插塞160於第三介電層150中，其位於金屬閘極130b的垂直方向上；以及，二第二接觸插塞C2分別物理性接觸第一接觸插塞C1，二第二接觸插塞C3分別物理性接觸第一金屬閘極130a以及金屬閘極130b，如第 8圖所示。在本實施例中，以同一接觸插塞製程同時形成第二接觸插塞C2及C3，以及用以作為電容上電極的接觸插塞160。如此一來，即完成一電容結構P之製作，此電容結構P由接觸插塞160作為上電極、第二介電層140作為絕緣層以及金屬閘極130b作為下電極而構成。第二接觸插塞C3則可藉由物理性連接金屬閘極130b而將電容結構P之一端向外電連接，並且第二接觸插塞C2及C3可藉由物理性連接第一接觸插塞C1以及第一金屬閘極130a而將MOS電晶體20向外電連接。接觸插塞160以及第二接觸插塞C2及C3可例如由鋁或銅或鎢等材料所組成。在本實施例中，接觸插塞160即為作為一電容結構之上電極，是以其材料除了符合MOS電晶體20外連至其他結構所需之電性要求外，其較佳亦可進一步考量所形成之電容結構之導電性需求選用導電材質。

如第9圖所示，依序形成一第四絕緣層170以及一第五絕緣層180於第三介電層150、接觸插塞160以及第二接觸插塞C2及C3上，並且形成一內連線結構C4於第四絕緣層170以及第五絕緣層180中。詳細而言，可先全面依序覆蓋一第四絕緣層(未繪示)以及一第五絕緣層(未繪示)於第三介電層150、接觸插塞160以及第二接觸插塞C2及C3上，然後利用凹槽優先(trench first)、介層洞優先(via first)及自對準(self-aligned)等之雙鑲嵌製程，來先圖案化第五絕緣層以及第四絕緣層，而形成凹槽(未繪示)以及介層洞(未繪示)第四絕緣層170以及第五絕緣層180中。之後，填入導電材料(未繪示)於凹槽中並將導電材料平坦化，而形成內連線結構C4於第四絕緣層170以及第五絕緣層180中。內連線結構C4物理性連接接觸插塞160，而將電容結構P之一端向外電連接。再者， 內連線結構C4又物理性連接第二接觸插塞C2，將MOS電晶體20向外電連接。在本實施例中，內連線結構C4具有多個雙鑲嵌結構，但本發明不以此為限。內連線結構C4可例如由鋁或銅等材料所組成。

綜上所述，本發明提出一種半導體結構及其製程，其係將電容結構之製程與MOS電晶體製程整合，俾使電容結構能與MOS電晶體結構能以相同製程形成，如此即可簡化製程步驟，而達到降低成本之目的。具體而言，電容結構之下電極可與MOS電晶體之金屬閘極一同形成，因而下電極之結構與金屬閘極相同，其可具有U形剖面的功函數金屬層以及低電阻率材料位於U形剖面的功函數金屬層上，且本發明所形成之電容結構之下電極會與MOS電晶體之金屬閘極位於同一水平面；之後，覆蓋第二介電層於MOS電晶體以及電容結構之下電極上，一方面可將MOS電晶體與後續形成於其上之金屬絕緣，另一方面則可作為電容結構之絕緣層；最後，電容結構之上電極則可與用以將MOS電晶體向外電連接之第二接觸插塞一同形成。

10‧‧‧絕緣結構

20‧‧‧MOS電晶體

110‧‧‧基底

120‧‧‧第一介電層

130a‧‧‧第一金屬閘極

130b‧‧‧金屬閘極

140‧‧‧第二介電層

150‧‧‧第三介電層

160‧‧‧接觸插塞

170‧‧‧第四絕緣層

180‧‧‧第五絕緣層

A‧‧‧第一區

B‧‧‧第二區

C1‧‧‧第一接觸插塞

C2、C3‧‧‧第二接觸插塞

C4‧‧‧內連線結構

P‧‧‧電容結構

Claims (20)

1. 一種半導體結構，包含有：一金屬閘極位於一基底上以及一第一介電層中，其中該金屬閘極具有一U形剖面的功函數金屬層以及一低電阻率材料位於該U形剖面的功函數金屬層上；一第二介電層位於該金屬閘極以及該第一介電層上；以及一接觸插塞位於該第二介電層上以及一第三介電層中，因而形成一電容結構，其中該接觸插塞作為上電極、該第二介電層作為絕緣層以及該金屬閘極作為下電極。
2. 如申請專利範圍第1項所述之半導體結構，更包含：一絕緣結構，位於該基底中以及該金屬閘極的正下方。
3. 如申請專利範圍第1項所述之半導體結構，其中該金屬閘極更包含一U形剖面的高介電常數介電層，位於該U形剖面的功函數金屬層下。
4. 如申請專利範圍第1項所述之半導體結構，其中該金屬閘極更包含一「一字形」剖面的高介電常數介電層，位於該U形剖面的功函數金屬層以及該基底之間。
5. 如申請專利範圍第1項所述之半導體結構，其中該U形剖面的功函數金屬層包含一氮化鈦層、一鋁鈦層或一碳化鈦層。
6. 如申請專利範圍第1項所述之半導體結構，其中該低電阻率材料包含鎢或鋁。
7. 如申請專利範圍第1項所述之半導體結構，其中該第二介電層包含一氮化層、一氮氧化層、一含碳的氮化矽層或一氧化層。
8. 如申請專利範圍第1項所述之半導體結構，其中該第二介電層為單層或多層。
9. 如申請專利範圍第1項所述之半導體結構，其中該第二介電層包含對於一蝕刻製程，具有不同蝕刻率的堆疊的二材料層。
10. 如申請專利範圍第1項所述之半導體結構，其中該第二介電層之接觸該接觸插塞的一部份的頂面低於該第二介電層之位於該接觸插塞旁的其他部分的頂面。
11. 如申請專利範圍第1項所述之半導體結構，更包含：一MOS電晶體，包含一第一金屬閘極，且該第一金屬閘極與該金屬閘極位於同一水平面。
12. 如申請專利範圍第11項所述之半導體結構，更包含：複數個第一接觸插塞，位於該第二介電層以及該第一介電層中，且物理性接觸該MOS電晶體的一源/汲極。
13. 如申請專利範圍第11項所述之半導體結構，更包含：複數個第二接觸插塞，位於該第三介電層中，且物理性接觸該金屬閘極以及該MOS電晶體。
14. 一種半導體製程，包含有： 形成一第一介電層於一基底上；形成一金屬閘極於該第一介電層中，該金屬閘極具有一U形剖面的功函數金屬層以及一低電阻率材料位於該U形剖面的功函數金屬層上；形成一第二介電層於該金屬閘極以及該第一介電層上；形成一第三介電層於該第二介電層上；以及形成一接觸插塞於該第三介電層中，且位於該金屬閘極的垂直方向上，因而形成一電容結構，其中該接觸插塞作為上電極、該第二介電層作為絕緣層以及該金屬閘極作為下電極。
15. 如申請專利範圍第14項所述之半導體製程，在形成該第一介電層之前，更包含：形成一絕緣結構，於該基底中以及該金屬閘極的正下方。
16. 如申請專利範圍第14項所述之半導體製程，其中該金屬閘極更包含一U形剖面的高介電常數介電層或一「一字形」剖面的高介電常數介電層，位於該U形剖面的功函數金屬層以及該基底之間。
17. 如申請專利範圍第14項所述之半導體製程，其中該第二介電層為單層或對於同一蝕刻製程，具有不同蝕刻率的堆疊的多層。
18. 如申請專利範圍第14項所述之半導體製程，其中該第二介電層之接觸該接觸插塞的一部份的頂面低於該第二介電層之位於該接觸插塞旁的其他部分的頂面。
19. 如申請專利範圍第14項所述之半導體製程，在形成該第二介電 層之前，更包含：形成一MOS電晶體於該第一介電層中，其中該MOS電晶體包含一第一金屬閘極，與該金屬閘極同一製程形成，且位於同一水平面。
20. 如申請專利範圍第19項所述之半導體製程，在形成該第三介電層之後，更包含：形成複數個第二接觸插塞於該第三介電層中，分別物理性接觸該MOS電晶體以及該金屬閘極，且該些第二接觸插塞與該接觸插塞於同一製程中形成。