CN103681612B - 晶种层结构和方法 - Google Patents

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Abstract

晶种层结构和方法。一种晶种层包括在通孔开口的底部上形成的底部晶种层部分、在通孔开口的侧壁的上部上形成的侧壁晶种层部分以及在底部晶种层部分和侧壁晶种层部分之间形成的拐角晶种层部分。侧壁晶种层部分具有第一厚度。拐角晶种层部分具有第二厚度，并且第二厚度大于第一厚度。

Description

晶种层结构和方法
技术领域
本发明涉及半导体器件，具体而言涉及晶种层结构和方法。
背景技术
由于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断改进，半导体产业经历了快速增长。对于大多数情况来说，集成密度方面的这种改进是由于最小部件尺寸的不断减小，这允许更多的元件集成在给定面积上。最近随着对甚至更小的电子器件的需求的增加，对更小型且更具创造性的半导体管芯的封装技术的需求也在不断增加。
这些有创造性的封装技术中的一种是制造互连结构，例如通孔和金属线。互补金属氧化物半导体(CMOS)器件可以包括各种半导体结构，诸如晶体管、电容器、和/或电阻器等。包括金属线的一个或多个导电层形成在半导体结构的上方并通过相邻的介电层分离开。通孔形成在介电层中从而在相邻的金属线之间提供电连接。总之，金属线和通孔互连半导体结构并在半导体结构和CMOS器件的外部接触件之间提供导电沟道。
可以通过使用双镶嵌工艺形成金属线及其相邻的通孔。根据双镶嵌结构的制造工艺，包括通孔部分和沟槽部分的双镶嵌开口形成在介电层内。可以通过本领域已知的光刻技术形成双镶嵌开口。通常，光刻涉及沉积光刻胶材料，然后根据指定的图案进行照射(曝光)和显影从而去除一部分光刻胶材料。剩余的光刻胶材料保护下面的材料免于进行随后的处理步骤，诸如蚀刻。蚀刻工艺可以是湿式或干式、各向异性或各向同性的蚀刻工艺，但优选的是各向异性干式蚀刻工艺。在蚀刻工艺之后，可以去除剩余的光刻胶材料。还应该注意到，可以通过一种或多种可选的工艺步骤(例如先通孔或先沟槽镶嵌工艺)形成镶嵌互连开口。
双镶嵌开口形成之后，可以沿着双镶嵌开口的侧壁和底部形成阻挡层和晶种层。可以通过合适的制造技术形成阻挡层，诸如各种物理汽相沉积(PVD)技术等。可以通过使用合适的制造技术形成晶种层，诸如PVD、无电镀等。
而且，可以对双镶嵌开口施用电镀工艺。结果，双镶嵌开口被导电材料填充。导电材料可以包括铜，但是可以可选地利用其他合适的材料，诸如铝、合金、钨、银、掺杂的多晶硅、这些的组合和/或类似的材料。
发明内容
为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种装置，包括：在衬底上方形成的介电层；在所述介电层中形成的通孔开口；以及沿着所述通孔开口的侧壁以及底部形成的晶种层，其中所述晶种层包括：在所述通孔开口的底部上形成的底部晶种层部分；沿着所述通孔开口的侧壁的上部形成的侧壁晶种层部分，其中所述侧壁晶种层部分具有第一厚度；和在所述底部晶种层部分和所述侧壁晶种层部分之间形成的拐角晶种层部分，其中所述拐角晶种层部分具有第二厚度，并且所述第二厚度大于所述第一厚度。
在所述的装置中，所述通孔开口是双镶嵌结构的通孔部分。
在所述的装置中，所述第二厚度与所述通孔开口的纵横比成比例。在一个实施例中，当所述通孔开口的纵横比是1.6时，所述第二厚度等于约80埃；以及当所述通孔开口的纵横比是2.0时，所述第二厚度等于约180埃。
所述的装置还包括在所述晶种层下面形成的阻挡层。
所述的装置还包括在所述通孔开口中填充的导电材料。在一个实施例中，所述的装置还包括：在所述导电材料上方形成的金属覆盖件；以及在所述金属覆盖件上方形成的蚀刻停止层。
根据本发明的另一方面，提供了一种方法，包括：在衬底上方沉积介电层；在所述介电层中形成双镶嵌开口，其中所述双镶嵌开口包括：通孔开口和沟槽开口；在所述双镶嵌开口的表面上方沉积晶种层；对所述晶种层的底部施用再溅射工艺；以及对所述晶种层的底部实施沉积工艺。
所述的方法还包括：在所述双镶嵌开口的表面上方沉积晶种层的步骤之前，沿着所述双镶嵌开口的侧壁和底部形成阻挡层。
所述的方法还包括：使用物理汽相沉积工艺沉积晶种层。
在所述的方法中，对所述晶种层的底部施用所述再溅射工艺的步骤还包括：使用氩等离子体束撞击所述晶种层的底部。
所述的方法还包括：用铜填充所述双镶嵌开口。在一个实施例中，所述的方法，还包括：施用平坦化工艺来去除多余的铜。
在所述的方法中，所述晶种层包括：沿着所述通孔开口的侧壁并靠近所述通孔开口的侧壁的上部形成的侧壁晶种层部分，其中所述侧壁晶种层部分具有第一厚度；以及在所述通孔开口的底部和所述侧壁晶种层部分之间形成的拐角晶种层部分，其中所述拐角晶种层部分具有第二厚度，并且所述第二厚度大于所述第一厚度。
根据本发明的又一方面，提供了一种方法，包括：在衬底上方沉积第一介电层；在所述第一介电层中形成通孔开口；沿着所述通孔开口的侧壁和底部沉积晶种层；对所述晶种层的底部实施再溅射工艺；对所述晶种层的底部施用沉积工艺；以及用导电材料填充所述通孔开口。
所述的方法还包括：施用平坦化工艺以去除位于所述第一介电层的顶面上方的导电材料。在一个实施例中，所述的方法还包括：在导电材料的上方形成金属覆盖件；以及在所述金属覆盖件的上方沉积蚀刻停止层。
在所述的方法中，所述导电材料是铜。
所述的方法还包括：在沿着所述通孔开口的侧壁和底部沉积所述晶种层的步骤之前，沿着所述通孔开口的侧壁和底部沉积阻挡层。
在所述的方法中，通过使用氩等离子体束撞击所述晶种层的底部实施所述再溅射工艺。
附图说明
为了更充分地理解本发明及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1示出根据各个实施例具有在通孔开口的侧壁和底部上方形成的晶种层的通孔开口的截面图；
图2示出根据各个实施例在衬底中已形成多种电路之后的半导体器件；
图3示出根据各个实施例在衬底上方形成第一介电层之后的图2所示的半导体器件的截面图；
图4示出根据各个实施例在第一介电层中形成开口之后的图3所示的半导体器件的截面图；
图5示出根据各个实施例在开口的侧壁和底部上方形成阻挡层之后的图4所示的半导体器件的截面图；
图6示出根据各个实施例在阻挡层上方形成晶种层之后的图5所示的半导体器件的截面图；
图7示出根据各个实施例对晶种层实施再溅射工艺之后的图6所示的半导体器件的截面图；
图8示出根据各个实施例对晶种层的底部实施物理汽相沉积(PVD)工艺之后的图7所示的半导体器件的截面图；
图9示出根据各个实施例在开口中填充导电材料之后的图8所示的半导体器件的截面图；
图10示出根据各个实施例实施平坦化工艺去除多余的导电材料之后的图9所示的半导体器件的截面图；
图11示出根据各个实施例在通孔上方形成金属覆盖件和蚀刻停止层之后的图10所示半导体器件的截面图；以及
图12示出根据各个实施例具有图1所示的晶种层结构的另一半导体器件的截面图。
除非另有说明，不同附图中的相应编号和符号通常是指相应的部件。绘图附图用于清楚地示出各个实施例的相关方面而不必按比例绘制。
具体实施方式
下面，详细讨论本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的具体实施例仅示出制造和使用本发明实施例的具体方式，而不用于限制本发明的范围。
参照具体环境中的实施例来描述本发明，即晶种层结构和半导体器件的形成方法。然而，本发明的实施例也可以适用于各种半导体器件。在下文中，将参照附图详细说明各个实施例。
图1示出根据各个实施例具有沿着通孔开口的侧壁和底部形成的晶种层的通孔开口的截面图。如图1所示，可以具有沿着通孔开口的侧壁、通孔开口的底部和介电层150的顶面共形形成的晶种层。晶种层可以由诸如铜等导电材料形成。可以通过使用诸如物理汽相沉积(PVD)等合适的制造技术形成晶种层。
根据不同的位置可以将晶种层分成四部分。第一部分151直接形成在介电层150的上方。第二部分152沿着通孔开口的侧壁形成并靠近侧壁的上部。第三部分153形成在通孔开口的侧壁上并靠近侧壁的底部。第四部分154形成在通孔开口的底部上。
如图1所示，将通孔开口的深度定义为L。将通孔的顶部开口的宽度定义为d。将通孔的纵横比定义为AR，其等于L/d。根据各个实施例，当在高纵横比通孔中形成晶种层时，晶种层的厚度，尤其是晶种层的第三部分153的厚度可能对图1所示的通孔的可靠性有直接影响。
在高纵横比通孔中，诸如AR值大于1.6的通孔，传统的晶种层(未示出)可能不能为随后形成的铜(例如通孔填充材料，诸如铜)提供良好的粘附性。具体地说，在由PVD工艺形成的传统晶种层中，第三部分153(又称作晶种层的底部拐角)比第二部分152薄。晶种层的这种较薄的底部拐角可能导致通孔中的阻挡层(未示出)和随后形成的铜材料(未示出)之间的粘附性较弱。这种弱粘附性在可靠性测试中可能导致开路通孔(openvia)。
相比之下，如图1所示，晶种层的底部拐角部分(例如第三部分153)比晶种层的上部(例如第二部分152)厚。具体地说，将晶种层在高度h处的厚度定义为T2。根据各个实施例，h大约是通孔深度的10％。将第二部分152的厚度定义为T1。
为了使通孔中的阻挡层和随后形成的导电材料之间具有良好的粘附性，T2大于T1。根据各个实施例，当AR是1.6左右时，T2大于约80埃。另外，当AR是2.0左右时，T2大于约180埃。下文将参照图2至图11描述图1所示晶种层的第三部分153的详细形成工艺。
总之，在传统的晶种层中，在热测试过程中，薄晶种层尤其是薄底部拐角可能不能在阻挡层和随后形成的铜之间提供强粘附性。由于热应力，可能出现一些可靠性问题，诸如铜回拉(copper pullback)。结果，由于随后形成的铜和阻挡层之间的断开，可能发生开路故障。
具有图1所示的较厚底部拐角的一个有利特征是该较厚的底部拐角(例如第三部分153)有助于改进随后形成的铜和阻挡层之间的粘附性。粘附性的改进防止随后形成的铜被拉回而且有助于在随后形成的铜和阻挡层之间实现可靠的连接。根据各个实施例，在湿度热应力试验之后，由铜回拉问题导致的开路通孔故障率可以从约70％(传统的晶种层)改善至约0％(图1所示的晶种层)。
图2至图11示出根据各个实施例制造图1所示的半导体器件的中间步骤。图2示出根据各个实施例在衬底中已形成多种电路之后的半导体器件。衬底102可以由硅形成，但是该衬底也可以由其他III族、IV族和/或V族元素形成，诸如硅、锗、镓、砷，以及这些的组合。
衬底102也可以是绝缘体上硅(SOI)的形式。SOI衬底可以包括在硅衬底中形成的绝缘体层(例如埋氧层等)的上方形成的半导体材料(例如硅、锗和/或类似的材料)层。另外，可以使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底和/或类似的衬底。
衬底102还可以包括多种电路(未示出)。形成在衬底102上的电路可以是适用于特定应用的任何类型的电路。根据一些实施例，电路可以包括各种n型金属氧化物半导体(NMOS)和/或p型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝和/或类似的器件。这些电路可以互连以执行一种或多种功能。该功能可以包括存储器结构、处理结构、传感器、放大器、功率分配、输入/输出电路和/或类似的功能。
如图2所示，金属氧化物半导体(MOS)晶体管105及其相关的接触塞118用于表示半导体器件的电路。MOS晶体管105形成在衬底102中。MOS晶体管105包括两个漏极/源极区106。如图2所示，漏极/源极区106形成在栅极堆叠件的相反侧上。栅极堆叠件包括在衬底102上方形成的栅极介电层112、在栅极介电层112上方形成的栅电极和栅极间隔件116。如图2所示，在MOS晶体管105的相反侧上可以形成两个隔离区104。
隔离区104可以是浅沟槽隔离(STI)区，并且可以通过蚀刻衬底102以形成沟槽然后用本领域已知的介电材料填充沟槽来形成。例如，可以用诸如氧化物材料、高密度等离子体(HDP)氧化物和/或类似的介电材料填充隔离区104。可以对顶面施用诸如CMP工艺的平坦化工艺，结果使得多余的介电材料可以被去除。
栅极介电层112可以是介电材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、这些的组合和/或类似的介电材料。栅极介电层112的相对介电常数可以大于约4。这种材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、这些的组合和/或类似的材料。在栅极介电层112包括氧化物层的一些实施例中，可以通过PECVD工艺使用四乙氧基硅烷(TEOS)和氧气作为前体来形成栅极介电层112。根据各个实施例，栅极介电层112的厚度可以在约8至约200的范围内。
栅电极114可以包括导电材料，诸如金属(例如钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如氮化钛、氮化钽)、掺杂的多晶硅、其他导电材料、这些的组合和/或类似的导电材料。在栅电极114是多晶硅的一些实施例中，可以通过低压化学汽相沉积(LPCVD)沉积掺杂或未掺杂的多晶硅至厚度介于约400至约2400的范围内来形成栅电极114。
可以通过在栅电极114和衬底102上方沉积一个或多个间隔层(未示出)形成间隔件116。间隔层116可以包括合适的介电材料，诸如SiN、氮氧化物、SiC、SiON、氧化物和/或类似的介电材料。可以通过诸如CVD、PECVD、和/或溅射等常用的技术来形成间隔层116。
可以在栅极介电层112的相反侧上的衬底102中形成漏极/源极区106。在衬底102是n型衬底的一些实施例中，可以通过注入合适的p型掺杂物(诸如硼、镓、铟和/或类似的掺杂物)形成漏极/源极区106。可选地，在衬底102是p型衬底的一些实施例中，可以通过注入合适的n型掺杂物(诸如磷、砷和/或类似的掺杂物)形成漏极/源极区106。
层间介电层115形成在衬底102的顶部上。层间介电层115可以由例如低k介电材料(诸如氧化硅)形成。可以通过本领域已知的任何合适的方法形成层间介电层115，诸如旋涂、化学汽相沉积(CVD)和等离子体增强化学汽相沉积(PECVD)。还应该注意到，本领域技术人员将意识到虽然图2示出单个层间介电层，但是层间介电层115可以包括多个介电层。
如图2所示，层间介电层115形成在衬底102的上方。在层间介电层115中可以形成有接触塞118。形成穿过层间介电层115的接触塞118，从而在MOS晶体管105和在层间介电层115上方形成的互连结构(未示出)之间提供电连接。
可以通过使用光刻技术在层间介电层115上沉积和图案化光刻胶材料来形成接触塞118。根据接触塞118的位置和形状暴露一部分光刻胶。可以使用诸如各向异性干式蚀刻工艺的蚀刻工艺在层间介电层115中形成开口。
在填充接触塞孔之前可以沉积导电衬层。该导电衬层优选是共形的，并且可以包括Ta、TaN、WN、WSi、TiN、Ru和这些的任意组合的单层。该导电衬层通常可以用作阻挡层，用于防止诸如铜的导电材料扩散进入下面的衬底102。可以使用合适的沉积工艺沉积导电衬层，诸如CVD、PVD、原子层沉积(ALD)和/或类似的技术。
然后在开口中填充导电材料。可以使用CVD、PVD或ALD沉积导电材料。在导电衬层上方沉积导电材料来填充接触塞开口。通过使用诸如化学机械抛光(CMP)技术的平坦化工艺从层间介电层115的顶面去除导电材料的多余部分。导电材料可以是铜、钨、铝、银、钛、氮化钛、钽和这些的组合和/或类似的材料。
在层间介电层115上方形成金属间介电层138。在金属间介电层138中可以嵌有两根金属线134和136。金属间介电层138可以由诸如氟硅酸盐玻璃(FSG)和/或类似的低k介电材料形成。可以通过诸如PECVD技术、和/或高密度等离子体化学汽相沉积(HDPCVD)等合适的沉积技术形成金属间介电层138。
图3示出根据各个实施例在衬底上方形成第一介电层之后的图2所示的半导体器件的截面图。第一介电层145可以由诸如氟硅酸盐玻璃(FSG)和/或类似的低k介电材料形成。第一介电层145可以起到金属间介电层的作用。可以通过合适的沉积技术形成第一介电层145，诸如PECVD技术、高密度等离子体化学汽相沉积(HDPCVD)和/或类似的技术。
图4示出根据各个实施例在第一介电层中形成开口之后的图3所示的半导体器件的截面图。根据在金属线134上形成的通孔的位置在第一介电层145中形成开口402。可以通过任何合适的半导体图案化技术形成开口402，诸如蚀刻工艺、激光烧蚀工艺和/或类似的工艺。
图5示出根据各个实施例在开口的侧壁和底部上方形成阻挡层之后的图4所示的半导体器件的截面图。阻挡层502沿着开口402的侧壁和底部共形形成。阻挡层可以由合适的金属材料形成，诸如钛、氮化钛、钽、氮化钽、以及这些的组合和/或类似的金属材料。可以使用合适的制造技术形成阻挡层502，诸如ALD、PECVD、等离子体增强物理汽相沉积(PEPVD)和/或类似的技术。根据各个实施例，阻挡层502的厚度可以在约20埃至约200埃的范围内。
图6示出根据各个实施例在阻挡层上方形成晶种层之后的图5所示的半导体器件的截面图。晶种层602可以由铜、镍、金、这些的任意组合和/或类似的材料形成。晶种层可以由合适的沉积技术形成，诸如PVD、CVD和/或类似的技术。晶种层的厚度可以在约50埃至约1000埃的范围内。
另外，晶种层602可以与改进晶种层602的粘附性能的材料形成合金，使得晶种层602可以起到粘附层的作用。例如，晶种层602可以与诸如镁或铝的材料形成合金，这种材料将迁移至晶种层和阻挡层之间的界面并将增强这两层之间的粘附性。可以在形成晶种层602的过程中引入合金化材料(alloying material)。该合金化材料可以包括不多于约10％的晶种层602。应该注意到，由于图1所示的较厚的底部拐角，合金工艺可以是可选的步骤，因为该较厚的底部拐角可以帮助改善阻挡层和晶种层之间的粘附性。
图7示出根据各个实施例对晶种层实施再溅射工艺之后的图6所示的半导体器件的截面图。可以通过使用氩等离子体束实施再溅射工艺。具体地说，使氩等离子体束靶向于晶种层602的底部。通过控制再溅射工艺的等离子体的偏置电压，氩离子撞击晶种层602的底部。由于与氩离子碰撞，晶种层602的底部的铜离子可以获得显著的动量。结果，获能的铜离子可以克服晶种层602的晶体表面的结合力。而且，铜离子溅向晶种层602的侧壁，尤其是侧壁的底部拐角702。结果，与侧壁的上部704相比，底部拐角702的厚度增加。
图8示出根据各个实施例对晶种层的底部实施PVD工艺之后的图7所示的半导体器件的截面图。在图7所示的再溅射工艺之后，与通过PVD工艺形成的晶种层的底部相比，晶种层的底部的厚度变薄。可以对晶种层的底部802实施PVD工艺从而使得晶种层的底部802的厚度可以增加至与常规PVD工艺所产生的厚度相同的水平。
图9示出根据各个实施例在开口中填充导电材料之后的图8所示的半导体器件的截面图。如图9所示，可以在开口(例如图8所示的开口402)中填充导电材料902从而形成与金属线134连接的通孔。导电材料902可以是铜，但也可以是任何合适的导电材料，诸如铜合金、铝、钨、银、这些的任何组合和/或类似的导电材料。可以通过合适的技术形成导电材料902，诸如无电镀工艺、CVD、电镀和/或类似的技术。
图10示出根据各个实施例实施平坦化工艺去除多余的导电材料之后的图9所示的半导体器件的截面图。可以通过使用诸如研磨、抛光和/或化学蚀刻、蚀刻和研磨技术的组合的合适技术实施平坦化工艺。根据各个实施例，可以通过使用CMP工艺实施平坦化工艺。在CMP工艺中，使蚀刻材料和研磨材料的组合与半导体器件的顶面接触，然后使用研磨垫(未示出)研磨去除多余的铜以及部分阻挡层和晶种层直到暴露出第一介电层145。
图11示出根据各个实施例在通孔上方形成金属覆盖件(metal cap)和蚀刻停止层之后的图10所示半导体器件的截面图。通孔的导电材料(诸如铜)显示出与上覆的介电保护层的粘附性较差。为了改进通孔的铜和上覆的介电层之间的差粘附性，在通孔的铜和上覆的介电层之间形成金属覆盖层1102。金属覆盖层1102可以是钴/钨/磷(CoWP)金属覆盖件。可以通过使用诸如无电沉积技术等合适的半导体沉积技术形成CoWP金属覆盖层1102。
蚀刻停止层1104由具有与相邻层不同的蚀刻选择性的介电材料形成。在一些实施例中，蚀刻停止层1104可以由SiN、SiCN、SiCO、CN、这些的组合和/或类似材料形成。可以通过诸如CVD等合适的沉积技术沉积蚀刻停止层1104。
图12示出根据各个实施例具有图1所示的晶种层结构的另一半导体器件的截面图。除了通孔是通过双镶嵌工艺形成之外，半导体器件1200的结构与图11所示的半导体器件1100的结构相似。在图12所示的双镶嵌结构1202中，通孔部分可以与图11所示的通过单镶嵌工艺形成的通孔具有相同的晶种层。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明的精神和范围的情况下，进行各种改变、替换和更改。
而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明应很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (20)

1.一种半导体器件装置，包括：
在衬底上方形成的介电层；
在所述介电层中形成的通孔开口；以及
沿着所述通孔开口的侧壁以及底部形成的晶种层，其中所述晶种层包括：
在所述通孔开口的底部上形成的底部晶种层部分；
沿着所述通孔开口的侧壁的上部形成的侧壁晶种层部分，其中所述侧壁晶种层部分具有第一厚度；和
在所述底部晶种层部分和所述侧壁晶种层部分之间形成的拐角晶种层部分，其中所述拐角晶种层部分具有第二厚度，并且所述第二厚度大于所述第一厚度。
2.根据权利要求1所述的装置，其中，所述通孔开口是双镶嵌结构的通孔部分。
3.根据权利要求1所述的装置，其中所述第二厚度与所述通孔开口的纵横比成比例。
4.根据权利要求3所述的装置，其中：
当所述通孔开口的纵横比是1.6时，所述第二厚度等于80埃；以及
当所述通孔开口的纵横比是2.0时，所述第二厚度等于180埃。
5.根据权利要求1所述的装置，还包括：
在所述晶种层下面形成的阻挡层。
6.根据权利要求1所述的装置，还包括：
在所述通孔开口中填充的导电材料。
7.根据权利要求6所述的装置，还包括：
在所述导电材料上方形成的金属覆盖件；以及
在所述金属覆盖件上方形成的蚀刻停止层。
8.一种形成半导体器件的方法，包括：
在衬底上方沉积介电层；
在所述介电层中形成双镶嵌开口，其中所述双镶嵌开口包括：
通孔开口；和
沟槽开口；
在所述双镶嵌开口的表面上方沉积晶种层；
对所述晶种层的底部施用再溅射工艺，其中，所述晶种层的底部离子溅向所述晶种层的侧壁，并且其中，所述晶种层的所述侧壁的下部比上部厚；以及
对所述晶种层的底部实施沉积工艺。
9.根据权利要求8所述的方法，还包括：
在所述双镶嵌开口的表面上方沉积晶种层的步骤之前，沿着所述双镶嵌开口的侧壁和底部形成阻挡层。
10.根据权利要求8所述的方法，还包括：
使用物理汽相沉积工艺沉积晶种层。
11.根据权利要求8所述的方法，对所述晶种层的底部施用所述再溅射工艺的步骤还包括：
使用氩等离子体束撞击所述晶种层的底部。
12.根据权利要求8所述的方法，还包括：
用铜填充所述双镶嵌开口。
13.根据权利要求12所述的方法，还包括：
施用平坦化工艺来去除多余的铜。
14.根据权利要求8所述的方法，其中所述晶种层包括：
沿着所述通孔开口的侧壁并靠近所述通孔开口的侧壁的上部形成的侧壁晶种层部分，其中所述侧壁晶种层部分具有第一厚度；以及
在所述通孔开口的底部和所述侧壁晶种层部分之间形成的拐角晶种层部分，其中所述拐角晶种层部分具有第二厚度，并且所述第二厚度大于所述第一厚度。
15.一种形成半导体器件的方法，包括：
在衬底上方沉积第一介电层；
在所述第一介电层中形成通孔开口；
沿着所述通孔开口的侧壁和底部沉积晶种层；
对所述晶种层的底部实施再溅射工艺，其中，所述晶种层的底部离子溅向所述晶种层的侧壁，并且其中，所述晶种层的所述侧壁的下部比上部厚；
对所述晶种层的底部施用沉积工艺；以及
用导电材料填充所述通孔开口。
16.根据权利要求15所述的方法，还包括：
施用平坦化工艺以去除位于所述第一介电层的顶面上方的导电材料。
17.根据权利要求16所述的方法，还包括：
在导电材料的上方形成金属覆盖件；以及
在所述金属覆盖件的上方沉积蚀刻停止层。
18.根据权利要求15所述的方法，其中：
所述导电材料是铜。
19.根据权利要求15所述的方法，还包括：
在沿着所述通孔开口的侧壁和底部沉积所述晶种层的步骤之前，沿着所述通孔开口的侧壁和底部沉积阻挡层。
20.根据权利要求15所述的方法，其中：
通过使用氩等离子体束撞击所述晶种层的底部实施所述再溅射工艺。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US10825724B2 (en) 2014-04-25 2020-11-03 Taiwan Semiconductor Manufacturing Company Metal contact structure and method of forming the same in a semiconductor device
CN108140578B (zh) * 2015-10-23 2022-07-08 应用材料公司 通过表面毒化处理的由下而上的间隙填充
US10157785B2 (en) * 2017-05-01 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN115863259B (zh) * 2023-02-07 2023-05-05 合肥晶合集成电路股份有限公司 一种金属互连结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648899B1 (en) * 2008-02-28 2010-01-19 Novellus Systems, Inc. Interfacial layers for electromigration resistance improvement in damascene interconnects
CN102148192A (zh) * 2010-12-30 2011-08-10 上海交通大学 在硅通孔表面生长阻挡层与种子层的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117781A (en) * 1999-04-22 2000-09-12 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene processing
US6410418B1 (en) * 1999-08-18 2002-06-25 Advanced Micro Devices, Inc. Recess metallization via selective insulator formation on nucleation/seed layer
DE10227615A1 (de) * 2002-06-20 2004-01-15 Infineon Technologies Ag Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung
KR20100032644A (ko) * 2008-09-18 2010-03-26 삼성전자주식회사 선택적 플라즈마 처리를 이용한 반도체 소자의 금속배선 형성방법
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648899B1 (en) * 2008-02-28 2010-01-19 Novellus Systems, Inc. Interfacial layers for electromigration resistance improvement in damascene interconnects
CN102148192A (zh) * 2010-12-30 2011-08-10 上海交通大学 在硅通孔表面生长阻挡层与种子层的方法

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